KR20080040158A - 유기 박막 트랜지스터 기판 및 이의 제조방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 57
- 239000000758 substrate Substances 0.000 title claims abstract description 51
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims abstract description 66
- 239000010408 film Substances 0.000 claims description 57
- 238000000034 method Methods 0.000 claims description 52
- 230000002209 hydrophobic effect Effects 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- 239000004973 liquid crystal related substance Substances 0.000 description 11
- 239000010949 copper Substances 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 7
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 229910000838 Al alloy Inorganic materials 0.000 description 4
- 229910000881 Cu alloy Inorganic materials 0.000 description 4
- 229910001182 Mo alloy Inorganic materials 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 210000002858 crystal cell Anatomy 0.000 description 3
- NIHNNTQXNPWCJQ-UHFFFAOYSA-N o-biphenylenemethane Natural products C1=CC=C2CC3=CC=CC=C3C2=C1 NIHNNTQXNPWCJQ-UHFFFAOYSA-N 0.000 description 3
- TYHJXGDMRRJCRY-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) tin(4+) Chemical compound [O-2].[Zn+2].[Sn+4].[In+3] TYHJXGDMRRJCRY-UHFFFAOYSA-N 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910000599 Cr alloy Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- UFWIBTONFRDIAS-UHFFFAOYSA-N Naphthalene Chemical compound C1=CC=CC2=CC=CC=C21 UFWIBTONFRDIAS-UHFFFAOYSA-N 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- MWPLVEDNUUSJAV-UHFFFAOYSA-N anthracene Chemical compound C1=CC=CC2=CC3=CC=CC=C3C=C21 MWPLVEDNUUSJAV-UHFFFAOYSA-N 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000000788 chromium alloy Substances 0.000 description 2
- 229920000547 conjugated polymer Polymers 0.000 description 2
- VPUGDVKSAQVFFS-UHFFFAOYSA-N coronene Chemical compound C1=C(C2=C34)C=CC3=CC=C(C=C3)C4=C4C3=CC=C(C=C3)C4=C2C3=C1 VPUGDVKSAQVFFS-UHFFFAOYSA-N 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- IEQIEDJGQAUEQZ-UHFFFAOYSA-N phthalocyanine Chemical compound N1C(N=C2C3=CC=CC=C3C(N=C3C4=CC=CC=C4C(=N4)N3)=N2)=C(C=CC=C2)C2=C1N=C1C2=CC=CC=C2C4=N1 IEQIEDJGQAUEQZ-UHFFFAOYSA-N 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- YYMBJDOZVAITBP-UHFFFAOYSA-N rubrene Chemical compound C1=CC=CC=C1C(C1=C(C=2C=CC=CC=2)C2=CC=CC=C2C(C=2C=CC=CC=2)=C11)=C(C=CC=C2)C2=C1C1=CC=CC=C1 YYMBJDOZVAITBP-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000005507 spraying Methods 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- KUJYDIFFRDAYDH-UHFFFAOYSA-N 2-thiophen-2-yl-5-[5-[5-(5-thiophen-2-ylthiophen-2-yl)thiophen-2-yl]thiophen-2-yl]thiophene Chemical compound C1=CSC(C=2SC(=CC=2)C=2SC(=CC=2)C=2SC(=CC=2)C=2SC(=CC=2)C=2SC=CC=2)=C1 KUJYDIFFRDAYDH-UHFFFAOYSA-N 0.000 description 1
- GSOFREOFMHUMMZ-UHFFFAOYSA-N 3,4-dicarbamoylnaphthalene-1,2-dicarboxylic acid Chemical compound C1=CC=CC2=C(C(O)=N)C(C(=N)O)=C(C(O)=O)C(C(O)=O)=C21 GSOFREOFMHUMMZ-UHFFFAOYSA-N 0.000 description 1
- NAZODJSYHDYJGP-UHFFFAOYSA-N 7,18-bis[2,6-di(propan-2-yl)phenyl]-7,18-diazaheptacyclo[14.6.2.22,5.03,12.04,9.013,23.020,24]hexacosa-1(23),2,4,9,11,13,15,20(24),21,25-decaene-6,8,17,19-tetrone Chemical compound CC(C)C1=CC=CC(C(C)C)=C1N(C(=O)C=1C2=C3C4=CC=1)C(=O)C2=CC=C3C(C=C1)=C2C4=CC=C3C(=O)N(C=4C(=CC=CC=4C(C)C)C(C)C)C(=O)C1=C23 NAZODJSYHDYJGP-UHFFFAOYSA-N 0.000 description 1
- YTPLMLYBLZKORZ-UHFFFAOYSA-N Divinylene sulfide Natural products C=1C=CSC=1 YTPLMLYBLZKORZ-UHFFFAOYSA-N 0.000 description 1
- XBDYBAVJXHJMNQ-UHFFFAOYSA-N Tetrahydroanthracene Natural products C1=CC=C2C=C(CCCC3)C3=CC2=C1 XBDYBAVJXHJMNQ-UHFFFAOYSA-N 0.000 description 1
- GNMLZJPTKPGKHQ-UHFFFAOYSA-N [Sn].[In].[Sn]=O Chemical compound [Sn].[In].[Sn]=O GNMLZJPTKPGKHQ-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 150000002220 fluorenes Chemical class 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- YTVNOVQHSGMMOV-UHFFFAOYSA-N naphthalenetetracarboxylic dianhydride Chemical compound C1=CC(C(=O)OC2=O)=C3C2=CC=C2C(=O)OC(=O)C1=C32 YTVNOVQHSGMMOV-UHFFFAOYSA-N 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- SLIUAWYAILUBJU-UHFFFAOYSA-N pentacene Chemical compound C1=CC=CC2=CC3=CC4=CC5=CC=CC=C5C=C4C=C3C=C21 SLIUAWYAILUBJU-UHFFFAOYSA-N 0.000 description 1
- 125000002080 perylenyl group Chemical group C1(=CC=C2C=CC=C3C4=CC=CC5=CC=CC(C1=C23)=C45)* 0.000 description 1
- CSHWQDPOILHKBI-UHFFFAOYSA-N peryrene Natural products C1=CC(C2=CC=CC=3C2=C2C=CC=3)=C3C2=CC=CC3=C1 CSHWQDPOILHKBI-UHFFFAOYSA-N 0.000 description 1
- CLYVDMAATCIVBF-UHFFFAOYSA-N pigment red 224 Chemical compound C=12C3=CC=C(C(OC4=O)=O)C2=C4C=CC=1C1=CC=C2C(=O)OC(=O)C4=CC=C3C1=C42 CLYVDMAATCIVBF-UHFFFAOYSA-N 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- IFLREYGFSNHWGE-UHFFFAOYSA-N tetracene Chemical compound C1=CC=CC2=CC3=CC4=CC=CC=C4C=C3C=C21 IFLREYGFSNHWGE-UHFFFAOYSA-N 0.000 description 1
- 229930192474 thiophene Natural products 0.000 description 1
- 150000003577 thiophenes Chemical class 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
- H10K10/40—Organic transistors
- H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
- H10K10/462—Insulated gate field-effect transistors [IGFETs]
- H10K10/484—Insulated gate field-effect transistors [IGFETs] characterised by the channel regions
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- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
- H10K10/80—Constructional details
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Abstract
본 발명은 유기 박막 트랜지스터 기판 및 이의 제조방법에 관한 것으로, 특히 채널영역 내에 유기 반도체층이 균일하게 형성된 유기 박막 트랜지스터 기판 및 이의 제조방법에 관한 것이다.
이를 위하여, 본 발명은 기판 위에 절연막을 사이에 두고 교차하여 형성된 게이트 라인 및 데이터 라인, 상기 게이트 라인 및 데이터 라인의 교차로 형성된 화소 영역마다 각각 형성된 화소 전극, 상기 게이트 라인 및 데이터 라인과 접속되며, 상기 화소 전극과 접속된 유기 박막 트랜지스터, 상기 유기 박막 트랜지스터의 게이트 전극과 중첩되며 상기 절연막 상에 상기 유기 박막 트랜지스터의 소스 전극 및 드레인 전극으로 형성된 채널영역 내에 형성된 유기 반도체층을 포함하는 유기 박막 트랜지스터 기판 및 이의 제조방법을 제공한다.
Description
도 1은 본 발명의 제1 실시 예에 따른 유기 박막 트랜지스터 기판을 도시한 평면도이다.
도 2는 도 1에 도시된 유기 박막 트랜지스터 기판의 I-I'선을 따라 절단한 단면을 도시한 단면도이다.
도 3은 도 1에 도시된 유기 박막 트랜지스터 기판의 I-I'선을 따라 절단한 단면을 도시한 단면도로서, 뱅크 절연막의 제2 홀이 제1 홀을 단면적보다 큰 경우를 도시한 도면이다.
도 4는 도 3에 도시된 유기 박막 트랜지스터 기판의 단면도로서, 유기 절연막에 노출부가 형성된 것을 도시한 도면이다.
도 5a 내지 도 5g는 본 발명의 제1 실시 예에 따른 유기 박막 트랜지스터 기판의 제조방법을 마스크 공정별로 도시한 단면도들이다.
도 6 및 도 7은 본 발명의 제2 실시 예에 따른 유기 박막 트랜지스터 기판을 도시한 단면도들이다.
도 8a 내지 도 8f는 본 발명의 제2 실시 예에 따른 유기 박막 트랜지스터 기 판의 제조 방법 중 제3 마스크 공정을 도시한 단면도들이다.
<도면부호의 간단한 설명>
10: 기판 20: 게이트 전극
21: 게이트 라인 30: 게이트 절연막
40: 드레인 전극 41: 소스 전극
50: 유기 절연막 60: 유기 반도체층
61: 채널영역 70: 뱅크 절연막
71: 제2 홀 80: 보호막
90: 제1 홀 100: 화소 전극
200: 유기 박막 트랜지스터 211a: 제1 포토레지스트 패턴
211b: 제2 포토레지스트 패턴
본 발명은 유기 박막 트랜지스터 기판 및 이의 제조방법에 관한 것으로, 특히 채널내에 유기 반도체층이 균일하게 형성된 유기 박막 트랜지스터 기판 및 이의 제조방법에 관한 것이다.
일반적으로, 액정표시장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광 투과율을 조절함으로써 화상을 표시한다. 이를 위하여, 액정표시장치는 화상을 표 시하는 액정패널과, 액정패널을 구동하는 패널구동부 및 액정패널에 광을 공급하는 광원유닛을 구비한다.
액정패널은 매트릭스 형태로 배열된 액정셀들 각각이 패널구동부에서 공급된 화상 신호에 따라 광원유닛을부터 공급된 광의 투과율이 조절되어 화상을 표시한다. 액정패널을 각각의 액정셀들을 독립적으로 구동하기 위하여 각각의 액정셀들에 박막 트랜지스터가 형성된다.
박막 트랜지스터는 패널구동부에서 공급되는 게이트 온/오프 전압을 공급하는 게이트 전극과, 화상 신호를 공급하는 소스/드레인 전극이 형성되고, 소스/드레인 전극 사이의 채널을 형성하는 반도체층을 구비한다. 여기서, 반도체층은 주로 아몰포스 실리콘 또는 폴리 실리콘이 이용된다.
그러나 아몰포스 실리콘 또는 폴리 실리콘 등의 반도체층을 형성하기 위해서는 포토리소그라피 공정 및 식각 공정이 추가되어 공정이 복잡해지고 비용이 증가하는 문제점이 있다.
이러한 문제점을 방지하기 위하여 유기 반도체를 사용한 박막 트랜지스터를 사용한다. 즉, 유기 반도체는 그 비용이 저렴하며, 박막 트랜지스터의 제조 공정을 줄일 수 있는 장점이 있다.
그러나 유기 반도체를 사용한 박막 트랜지스터의 경우, 소스/드레인 전극 물질에 따라 계면 특성이 달라져 소스/드레인 사이의 채널에 유기 반도체층이 일정하게 형성되지 않는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 소스/드레인 사이의 유기 반도체층의 형성시 불균일성을 방지한 유기 박막 트랜지스터 기판 및 이의 제조방법을 제공하는 데 있다.
상기의 기술적 과제를 해결하기 위하여, 본 발명은 기판 위에 절연막을 사이에 두고 교차하여 형성된 게이트 라인 및 데이터 라인; 상기 게이트 라인 및 데이터 라인의 교차로 형성된 화소 영역마다 각각 형성된 화소 전극; 상기 게이트 라인 및 데이터 라인과 접속되며, 상기 화소 전극과 접속된 유기 박막 트랜지스터; 상기 유기 박막 트랜지스터의 게이트 전극과 중첩되며 상기 절연막 상에 상기 유기 박막 트랜지스터의 소스 전극 및 드레인 전극으로 형성된 채널영역 내에 형성된 유기 반도체층을 포함하는 유기 박막 트랜지스터 기판을 제공한다.
이때, 상기 게이트 전극 및 게이트 라인은 제1 도전층 및 제2 도전층으로 형성되고, 상기 소스 전극, 드레인 전극 및 데이터 라인은 제3 및 제4 도전층으로 형성되며, 상기 화소 전극은 상기 제1 도전층과 동일한 금속으로 동일 평면 위에 형성된다.
그리고 상기 소스 전극, 드레인 전극 및 데이터 라인 위에 상기 유기 반도체층이 내재되는 제1 홀이 형성된 유기 절연막을 포함하고, 상기 유기 반도체층은 상기 소스 전극, 드레인 전극 및 유기 절연막이 형성된 높이로 형성된다.
또한, 상기 유기 절연막 상부에 상기 유기 반도체층의 주입을 위한 제2 홀이 형성된 뱅크 절연막을 포함한다.
그리고 상기 유기 절연막 및 상기 뱅크 절연막 중 적어도 어느 하나는 소수성 처리된다.
여기서, 상기 게이트 전극 및 게이트 라인은 제1 도전층 및 제2 도전층으로 형성되고, 상기 소스 전극, 드레인 전극은 제3 도전층으로 형성되고, 상기 데이터 라인은 제4 도전층으로 형성되며, 상기 화소 전극은 상기 제1 도전층과 동일한 금속으로 동일 평면 위에 형성된다.
그리고 상기 소스 전극 및 드레인 전극 위에 상기 유기 반도체층을 내재하는 제2 홀이 구비된 뱅크 절연막을 포함한다.
이때, 상기 뱅크 절연막은 소수성 처리된다.
그리고 상기의 기술적 과제를 해결하기 위하여, 본 발명은 기판 위에 게이트 라인 및 게이트 전극을 포함하는 제1 도전패턴을 형성하는 단계; 상기 제1 도전패턴이 형성된 기판 위에 상기 제1 도전패턴과 중첩되도록 패터닝된 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 위에 소스 전극, 드레인 전극 및 데이터 라인을 포함하는 제2 도전패턴을 형성하는 단계; 상기 소스 전극과 드레인 전극 사이의 채널영역을 노출하는 홀을 갖는 뱅크 절연막을 형성하는 단계; 및 상기 채널영역에 상기 소스 전극 및 드레인 전극이 형성된 높이로 유기 반도체층을 형성하는 단계를 포함하는 유기 박막 트랜지스터 기판의 제조방법을 제공한다.
여기서, 상기 소스 전극 및 드레인 전극과 상기 뱅크 절연막 사이에 채널영 역을 노출하는 홀을 갖는 유기 절연막을 형성하는 단계를 더 포함한다.
그리고 상기 유기 절연막을 소수성 처리하는 단계를 더 포함한다.
이때, 상기 유기 반도체층을 상기 유기 절연막이 형성된 높이까지 형성하는 단계를 더 포함한다.
그리고 상기 뱅크 절연막을 소수성 처리하는 단계를 더 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 첨부한 도면들을 참조하여 상세하게 설명하기로 한다.
도 1은 본 발명의 제1 실시 예에 따른 유기 박막 트랜지스터 기판을 도시한 평면도이고, 도 2 내지 도 4는 도 1에 도시된 유기 박막 트랜지스터 기판의 I-I'선을 따라 절단한 단면을 도시한 단면도들이다.
도 1 내지 도 4를 참조하면, 본 발명의 제1 실시 예에 따른 유기 박막 트랜지스터 기판은 기판(10) 위에 게이트 절연막(30)을 사이에 두고 교차구조로 형성된 게이트 라인(21) 및 데이터 라인(42)과, 게이트 라인(21) 및 데이터 라인(42) 교차부에 형성된 유기 박막 트랜지스터(200)와 유기 박막 트랜지스터(200)와 접속된 화소 전극(100)을 포함한다. 여기서, 화소 전극(100)은 게이트 라인과 동일 평면상에 형성된다.
구체적으로, 게이트 라인(21)은 게이트 구동회로(도시하지 않음)로부터 공급된 게이트 온/오프 전압을 유기 박막 트랜지스터(200)의 게이트 전극(20)으로 공급 한다. 이러한 게이트 라인(21)과 게이트 전극(20)은 기판(10) 위에 제1 도전층(20a, 100a)과 제2 도전층(20b, 100b)이 적층된 복층 구조를 갖는다. 예를 들면, 게이트 라인(21)과 게이트 전극(20)의 제1 도전층(20a, 100a)은 투명 도전층을 이용하고, 제2 도전층(20b, 100b)은 불투명 도전층을 이용한다. 제1 도전층(20a, 100a)으로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 투명한 금속층등을 사용하고, 제2 도전층(20b, 100b)으로는 Cu, Mo, Al, Cu 합금, Mo 합금, Al 합금 등을 이용한다.
데이터 라인(42)은 게이트 라인(21)과 게이트 절연막(30) 및 유기 절연막(50)을 사이에 두고 교차하여 형성되어 서브 화소 영역을 정의하며 데이터 라인(42)은 데이터 구동회로(도시하지 않음)로부터의 화소 신호를 화소 전극(100)에 공급한다. 이러한 데이터 라인(42)은 게이트 절연막(30) 위에 제3 도전층(40a, 41a)과 제4 도전층(40b, 41b)이 적층된 복층 구조를 갖는다. 예를 들면, 데이터 라인(42)의 제3 도전층(40a, 41a)은 투명 도전층을 이용하고, 제4 도전층(40b, 41b)은 불투명 도전층을 이용한다. 여기서, 제3 도전층(40a, 41a)으로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 투명한 금속 물질 등을 사용하고, 제4 도전층(40b, 41b)으로는 Cu, Mo, Al, Cu 합금, Mo 합금, Al 합금 등을 이용한다.
게이트 절연막(30)은 SiNx 또는 SiOx 등의 무기 절연막 또는 유기 절연막을 사용하거나, 유기 절연막과 무기 절연막이 이중으로 형성된 2중 절연막을 형성할 수 있다. 이때, 게이트 절연막(30)으로 무기 절연막을 사용하는 경우 후술할, 유 기 박막 트랜지스터(200)의 턴온 및 턴오프 동작시 온 전류 및 오프 전류의 특성을 향상시킬 수 있다.
유기 박막 트랜지스터(200)는 게이트 라인(21)에 공급되는 게이트 온/오프 전압에 응답하여 데이터 라인(42)에서 공급되는 화소 신호가 화소 전극(100)에 충전되어 유지되게 한다. 이러한 유기 박막 트랜지스터(200)는 게이트 라인(21)에서 돌출되어 형성된 게이트 전극(20)과, 데이터 라인(42)에서 돌출된 소스 전극(41)과, 소스 전극(41)과 마주하며 화소 전극(100)과 접속된 드레인 전극(40)과, 게이트 절연막(30)을 사이에 두고 중첩된 소스 전극(41) 및 드레인 전극(40) 사이에 채널을 형성하는 유기 반도체층(60)을 포함한다. 여기서, 게이트 전극(20)은 유기 반도체층(60)과 게이트 절연막(30)을 사이에 두고 중첩된다. 이때, 소스 전극(41) 및 드레인 전극(40)은 제3 및 제4 도전층(40b, 41b)이 이중으로 형성된다. 유기 반도체층(60)은 게이트 전극(20)과 중첩되는 영역에서 소스 전극(41) 및 드레인 전극(40)으로 형성된 채널영역(61) 및 유기 절연막(50)에 의해 마련된 제1 홀(90) 내에 형성된다. 이러한 유기 반도체층(60)은 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), α-6T, α-4T, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌 테트라카르복실릭 디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌 테트라카르복실 디안하이드라이드(perylenetetracarboxylic dianhydride) 및 그 유도체, 프탈로시아닌(phthalocyanine) 및 그 유도체, 나프탈렌 테트라카르복실릭 디이미 드(naphthalene tetracarboxylic diimide) 및 그 유도체, 나프탈렌 테트라카르복실릭 디안하이드라이드(naphthalene tetracarboxylic dianhydride) 및 그 유도체, 치환된 또는 비치환된 티오펜(thiophene)을 포함하는 공액계 고분자 유도체, 치환된 플루오렌(fluorene)을 포함하는 공액계 고분자 유도체 등과 같은 유기 반도체 물질로 이루어진다.
유기 절연막(50)은 소스 전극(41) 및 드레인 전극(40)을 패터닝 하기 위하여 형성된 포토레지스트로 형성된다. 그리고 유기 절연막(50)은 유기 반도체층(60)이 제1 홀(90) 바깥으로 넘치는 것을 방지하기 위하여 소수성 처리된다. 그리고 유기 절연막(50)은 소스 전극(41) 및 드레인 전극(40)의 상부면에 얇게 코팅되어 추후 유기 절연막(50) 상부에 형성될 뱅크 절연막(70)이 용이하게 형성되도록 한다.
유기 절연막(50) 상부에는 채널영역(61) 및 제1 홀(90)을 노출하는 제2 홀(71)이 형성된 뱅크 절연막(70)을 포함한다. 뱅크 절연막(70)은 유기 절연막(50)과 동일하게 소수성 처리된다. 이때, 뱅크 절연막(70)에 형성된 제2 홀(71)은 그 하부면이 도 2에 도시된 바와 같이, 제1 홀(90)의 상부면과 동일한 면적으로 형성된다.
한편, 제2 홀(71)이 제1 홀(90)보다 더 큰 면적으로 형성되도록 도 3에서와 같이 뱅크 절연막(70)을 형성할 수도 있다. 즉, 유기 반도체층(60)을 제1 홀(90)에 주입할 때, 유기 반도체 주입 마진을 고려하여 제2 홀(71)을 제1 홀(90)에 대비하여 더 크게 형성한다. 이에 따라, 유기 반도체층(60)의 주입시 얼라인 미스에 의한 불량을 방지할 수 있다.
유기 반도체층(60)은 제2 홀(71)을 따라 게이트 절연막(30) 상부에 소스 전극(41) 및 드레인 전극(40) 사이의 채널영역(61)과 유기 절연막(50)으로 인하여 형성된 제1 홀(90) 내에 형성된다. 즉, 유기 반도체층(60)은 유기 절연막(50)이 형성된 높이까지 내재 되어 형성된다. 이에 따라, 유기 반도체층(60)이 게이트 절연막(30)의 계면에 형성되므로 균일하게 형성된다.
한편, 도 4에 도시된 바와 같이, 유기 절연막(50)은 소스 전극(41) 및 드레인 전극(40)의 상부가 일부 노출된 노출부(62)를 더 포함할 수 있다. 즉, 유기 절연막(50)은 소스 전극(41)과 드레인 전극(40)의 상부가 약 1㎛ 이내로 노출되어 유기 반도체층(60)이 노출부(62)까지 형성된다.
유기 반도체층(60) 상부에 뱅크 절연막(70)의 제2 홀(71)로 인하여 마련된 영역에 유기 반도체층(60)을 보호하는 보호막(80)이 형성된다.
화소 전극(100)은 기판(10) 위에 게이트 전극(20) 및 게이트 라인(21)의 제1 도전층(20a, 100a)이 사용된다. 그리고 화소 전극(100)은 드레인 전극(40)과 접속된다. 이러한 화소 전극(100)은 투명한 금속 물질 예를 들면, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등이 사용된다.
도 5a 내지 도 5g를 참조하여 본 발명의 제1 실시 예에 따른 유기 박막 트랜지스터 기판의 제조방법을 설명하기로 한다.
도 5a는 본 발명의 제1 실시 예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 제1 마스크 공정을 도시한 단면도이다.
도 5a를 참조하면, 제1 마스크 공정으로 게이트 라인(21), 게이트 전극(20) 및 화소 전극(100)을 포함하는 제1 도전패턴을 형성한다.
구체적으로, 기판(10) 위에 스퍼터링 등의 증착방법을 통해 제1 도전층(20a, 100a)과 제2 도전층(20b, 100b)이 차례로 적층된다. 제1 도전층(20a, 100a)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 투명 도전층이 약 400Å 정도의 두께로 증착된다. 이러한 제1 도전층(20a, 100a)은 식각비에 따라 아몰포스 ITO(Indium Tin Oxide) 또는 폴리 ITO(Indium Tin Oxide) 중 어느 하나로 형성된다. 제2 도전층(20b, 100b)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 구리합금, 알루미늄 합금, 몰리브덴 합금, 크롬 합금 등의 불투명 금속을 포함하는 금속 중 적어도 어느 하나로 약 2000Å 정도의 두께로 증착된다. 이러한 제1 및 제2 도전층(20a, 100a, 20b, 100b)이 형성된 후, 포토리소그라피 공정 및 식각 공정을 통해 패터닝 됨으로써 게이트 라인(21), 게이트 전극(20) 및 화소 전극(100)을 포함하는 제1 도전패턴이 형성된다.
도 5b는 본 발명의 제1 실시 예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 제2 마스크 공정을 도시한 단면도이다.
도 5b를 참조하면, 제2 마스크 공정을 통해 게이트 절연막(30)을 형성한다.
구체적으로, 제1 도전패턴이 형성된 기판(10) 위에 게이트 절연막(30)이 형성된다. 이때, 게이트 절연막(30)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 증착방법을 이용하여 SiNx, SiOx 등의 무기 절연막, 또는 유기 절연막이 형성되거나, 무기 절연막과 유기 절연막이 적층된 2중 절연막의 형태로 형성될 수 있다.
도 5c는 본 발명의 제1 실시 예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 제3 마스크 공정을 도시한 단면도이다.
도 5c를 참조하면, 제3 마스크 공정을 통해 게이트 절연막(30)이 형성된 기판(10) 위에 소스 전극(41), 드레인 전극(40) 및 데이터 라인(42)을 포함하는 제2 도전패턴과, 제2 도전패턴 상부에 유기 절연막(50)을 형성한다.
구체적으로, 게이트 절연막(30)과 화소 전극(100)의 상부에 스퍼터링 등의 증착 방법으로 제3 및 제4 도전층(141, 142)을 형성한다. 그리고, 제4 도전층(40b, 41b) 상부에 감광성 유기 절연 물질을 형성한 후 포토리소그라피 공정 및 식각 공정을 통해 데이터 패턴을 형성함과 아울러 화소 전극(100)의 제2 도전층(20b, 100b)을 식각하여 투명 도전층(100a)만 남긴다. 스퍼터링 등의 증착 방법으로 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등의 투명 도전층을 증착한다. 이때, 제3 도전층(40a, 41a)은 제1 도전층(20a, 100a)과 마찬가지로 아몰포스 ITO 또는 폴리 ITO를 400Å 정도의 두께로 증착한다. 다음으로, 제4 도전층(40b, 41b)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 구리합금, 알루미늄 합금, 몰리브덴 합금, 크롬 합금을 포함하는 불투명 금속들 중 적어도 어느 하나로 약 2000Å 정도의 두께로 증착된다. 이러한 제3 및 제4 도전층(141, 142)이 형성된 후, 포토리소그라피 공정 및 식각 공정을 통해 패터닝 됨으로써 소스 전극(41), 드레인 전극(40) 및 데이터 라인(42)을 포함하는 제2 도전패턴이 형성된다. 상기의 감광성 유기 절연막(50)은 유기 절연막(50)으로 사용된다. 이러한 유기 절연막(50)은 추후 형성될 유기 반도체층(60) 과의 반응을 억제하며, 제1 홀(90) 내에 유기 반도체층(60)의 형성이 용이하도록 소수성 처리된다.
도 5d는 본 발명의 제1 실시 예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 제4 마스크 공정을 도시한 단면도이다.
도 5d를 참조하면, 제4 마스크 공정을 통해 뱅크 절연막(70)을 형성한다.
구체적으로, 소스 전극(41), 드레인 전극(40), 데이터 라인(42) 및 소스 전극(41) 및 드레인 전극(40) 위에 형성된 유기 절연막(50)이 형성된 기판(10) 위에 스핀리스 또는 스핀 코팅 등의 방법을 통해 감광성 유기 절연 물질을 전면에 도포한다. 이어서, 제4 마스크를 이용하여 노광 및 현상을 통해 제2 홀(71)을 갖는 뱅크 절연막(70)이 형성된다. 여기서, 제2 홀(71)은 제1 홀(90)과 중첩되어 형성된다. 이때, 도 2 및 도 3에 도시된 바와 같이 제2 홀(71)은 제1 홀(90)의 면적보다 크거나 같도록 형성된다. 즉, 뱅크 절연막(70)은 감광성 유기 절연 물질을 노광 및 현상 한 후 남겨져 형성된다. 이때, 뱅크 절연막(70)의 제2 홀(71)의 면적을 크기 하기 위하여 슬릿 마스크를 사용할 수 있다. 즉, 도 3에 도시된 뱅크 절연막(70)을 형성하기 위하여 슬릿 마스크를 사용하여 제1 홀(90)과 대응되는 영역 및 제1 홀(90)보다 더 넓게 형성되는 영역 각각에 슬릿이 형성된 마스크를 사용함으로써 제1 홀(90)의 면적보다 넓은 면적을 갖는 제2 홀(71)을 형성한다. 제2 홀(71)의 면적이 넓어짐에 따라 추후 형성될 유기 반도체층(60)의 주입공정시 공정마진을 확보할 수 있다.
도 5f 및 5g는 본 발명의 제1 실시 예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 유기 반도체층을 형성하는 단계를 도시한 단면도이다.
도 5f 및 5g를 참조하면, 분사 장치를 이용하여 제1 및 뱅크 절연막(70)에 의해 마련된 제1 및 제2 홀(90, 71) 내에 액체 상태의 유기 반도체를 분사한다. 다음으로, 액체 상태의 유기 반도체를 경화시켜 유기 반도체층(60)을 형성한다. 이후, 유기 반도체층(60)이 형성된 상부에 분사 장치를 이용해 유기 절연액을 분사한 후 경화시켜 보호막(80)을 형성한다. 이때, 유기 반도체를 분사하기 전에 뱅크 절연막(70)에 소수성 처리를 한다. 다시 말하면, 유기 반도체 및 보호막(80)은 친수성 물질이므로 뱅크 절연막(70)에 소수성 처리를 함으로써 유기 반도체층(60)이 오버 플로우 되지 않도록 한다.
도 6은 본 발명의 제2 실시 예에 따른 유기 박막 트랜지스터 기판의 단면을 도시한 단면도이다. 도 6는 도 2과 대비하여 유기 절연막(50)을 제거한 후 제 2 유기 절연막(50)이 형성된 것을 제외하고는 동일한 구성요소를 구비하므로 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
도 6을 참조하면, 본 발명의 제2 실시 예에 따른 유기 박막 트랜지스터 기판은 소스 전극(41) 및 드레인 전극(40) 위에 유기 반도체층(60)이 내재되도록 제2 홀(71)이 형성된 뱅크 절연막(70)이 형성된다.
구체적으로, 소스 전극(41) 및 드레인 전극(40) 위에 유기 절연막(50)이 스트립되어 제거되고, 감광성 유기 절연 물질로 형성된 뱅크 절연막(70)이 형성된다. 즉, 소수성 처리된 유기 절연막(50)이 세정공정 등으로 인하여 소수성 처리를 위한 플로오린이 제거되므로 유기 반도체층(60)이 불균일하게 형성될 수 있다. 따라서, 유기 절연막(50)을 제거하고 뱅크 절연막(70)을 형성한 후 소수성 처리를 하여 유기 반도체층(60)이 균일하게 형성되도록 한다. 이때, 뱅크 절연막(70)은 채널영역(61)에 제2 홀(71)이 형성되어 유기 반도체층(60)을 주입할 수 있도록 한다. 이때, 뱅크 절연막(70)은 채널영역(61) 즉, 소스 전극(41)과 드레인 전극(40)이 분리된 영역에 유기 반도체가 내재되도록 제2 홀(71)이 형성된다. 이때, 제2 홀(71)은 도 6에 도시된 바와 같이 뱅크 절연막(70)에 형성된 채널영역(61)과 동일한 면적으로 형성되거나, 도 7에 도시된 바와 같이 제2 홀(71)을 제1 홀(90)보다 크게 형성하여 유기 반도체의 주입시 공정 마진을 확보하기 위하여 채널영역(61)보다 더 크게 형성될 수 있다.
소스 전극(41)과 드레인 전극(40)은 투명 도전 물질인 제3 도전층(40a, 41a)으로 형성된다. 소스 전극(41)과 드레인 전극(40)은 제4 도전층(40b, 41b)이 제거되고 제3 도전층(40a, 41a)만 형성될 수 있다. 그리고 제3 도전층(40a, 41a)으로 형성된 소스 전극(41) 및 드레인 전극(40)이 분리되어 형성된 채널영역(61) 내에만 유기 반도체층(60)이 형성된다.
이에 따라, 유기 반도체층(60)이 게이트 절연막(30) 상에만 형성되어 균일한 막을 형성할 수 있다. 또한, 제2 홀(71)의 크기를 줄임으로써 유기 박막 트랜지스터(200)의 크기를 줄일 수 있으므로 개구율이 증가하며, 적은 양의 유기 반도체를 사용하여 비용을 절감할 수 있다.
본 발명의 제2 실시 예에 따른 유기 박막 트랜지스터 기판의 제조방법은 도 5a 내지 도 5b에 도시된 본 발명의 제1 실시 예와 제1 내지 제2 마스크 공정은 동 일하며, 제3 마스크 공정은 도 8a 내지 도 8f에 도시된 바와 같다.
도 8a 내지 도8f는 본 발명의 제2 실시 예에 따른 유기 박막 트랜지스터 기판의 제조방법 중 제3 마스크 공정을 도시한 단면도들이다.
도 8a 내지 도 8f를 참조하면, 제3 마스크 공정을 통해 소스 전극(41) 드레인 전극(40) 및 데이터 라인(42)을 포함하는 제2 도전패턴을 형성한다.
먼저, 제1 도전패턴과 게이트 절연막(30)이 형성된 기판(10) 위에 도 8a에 도시된 바와 같이 제3 도전층(141) 및 제4 도전층(142)을 스퍼터링 방법을 통해 증착하여 형성한다. 제3 도전층(141)으로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등이, 제4 도전층(142)으로는 Cu, MO, Al 등의 단일 금속 또는 이들의 합금 등이 이용된다.
다음으로, 제4 도전층(142) 위에 포토레지스트가 형성된 다음, 반투과 마스크 또는 슬릿 마스크를 이용한 포토리소그라피 공정으로 포토레지스터가 노광 및 현상됨으로써 도 8b에 도시된 바와 같이 서로 다른 두께를 갖는 제1 및 제2 포토레지스트 패턴(211a, 211b)이 형성된다.
제3 마스크는 베이스 기판 위에 광을 차단하는 차단층이 형성된 차단영역과, 베이트 기판 위에 다수의 슬릿이 형성된 슬릿영역과, 베이스 기판만으로 이루어져 광을 모두 투과시키는 투과영역이 형성된다. 도 8b에 도시된 바와 같이, 차단영역은 데이터 라인(42)이 형성될 영역에 위치하여 노광 공정시 광을 차단함으로써 현상 공정 후 제2 포토레지스트 패턴(211b)이 남는다. 슬릿영역은 소스 전극(41) 및 드레인 전극(40)이 형성될 영역에 위치하여 노광 공정시 광을 회절시켜 현상 공정 후 제2 포토레지스트 패턴(211b)보다 두께가 얇은 제1 포토레지스트 패턴(211a)이 남는다. 그리고 투과영역은 광을 모두 투과시켜 현상 후 포토레지스트가 제거된다. 다음으로, 도 8c에 도시된 바와 같이 제1 식각 공정을 통해 제4 도전층(142) 중 채널영역(61)의 상부에 형성된 제4 도전층(142)과, 화소 전극(100)을 덮는 제4 도전층(142)이 제거되어 제3 도전층(141)을 노출시킨다. 다음으로, 도 8d에 도시된 바와 같이 플라즈마를 이용한 애싱 공정으로 제1 포토레지스트 패턴(211a)을 제거함과 아울러 제2 포토레지스트 패턴(211b)의 두께는 얇아진다. 다음으로, 도 8e에 도시된 바와 같이 제2 식각 공정을 통해 채널영역(61)을 형성하도록 제3 도전층(141)을 제거하고, 화소 전극(100)을 덮는 제3 도전층(141)을 제거한다. 그리고, 제2 포토레지스트 패턴(211b)이 남겨진 부분을 제외하고는 제4 도전층(142) 및 제2 도전층(100b)이 제거하여, 소스 전극(41) 및 드레인 전극(40)을 제3 도전층(141)으로 형성하며, 화소 전극(100)은 제1 도전층(100a)이 남겨져 형성된다. 다음으로, 데이터 라인(42) 위에 형성된 제2 포토레지스트 패턴(211b)을 스트립 공정을 통해 제거한다.
그리고, 뱅크 절연막(70)을 형성한다. 뱅크 절연막(70)을 형성하는 공정은 본 발명의 제1 실시 예에 따른 유기 박막 트랜지스터 기판의 제조방법 중 제4 마스크 공정과 동일하므로 구체적인 설명은 생략하기로 한다. 또한, 유기 반도체층(60)을 형성하는 공정 및 보호막(80)을 형성하는 공정 또한 본 발명의 제1 실시 예에 따른 유기 박막 트랜지스터 제조방법과 동일하다. 이때, 유기 반도체층(60)은 소스 전극(41) 및 드레인 전극(40)과 같은 높이로 형성된다.
상술한 바와 같이, 본 발명의 실시 예에 따른 유기 박막 트랜지스터 기판 및 이의 제조방법은 유기 반도체층을 소스 전극 및 드레인 전극의 높이와 동일하게 형성함으로써 게이트 절연막의 상부에만 유기 반도체층이 형성되어 균일한 유기 반도체층을 형성하여 박막 트랜지스터 특성이 향상된다.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술분야에 통상의 지식을 가진 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
Claims (13)
- 기판 위에 절연막을 사이에 두고 교차하여 형성된 게이트 라인 및 데이터 라인;상기 게이트 라인 및 데이터 라인의 교차로 형성된 화소 영역마다 각각 형성된 화소 전극;상기 게이트 라인 및 데이터 라인과 접속되며, 상기 화소 전극과 접속된 유기 박막 트랜지스터;상기 유기 박막 트랜지스터의 게이트 전극과 중첩되며 상기 절연막 상에 상기 유기 박막 트랜지스터의 소스 전극 및 드레인 전극으로 형성된 채널영역 내에 형성된 유기 반도체층을 포함하는 유기 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 게이트 전극 및 게이트 라인은 제1 도전층 및 제2 도전층으로 형성되고, 상기 소스 전극, 드레인 전극 및 데이터 라인은 제3 및 제4 도전층으로 형성되며, 상기 화소 전극은 상기 제1 도전층과 동일한 금속으로 동일 평면 위에 형성된 것을 특징으로 하는 유기 박막 트랜지스터 기판.
- 제 2 항에 있어서,상기 소스 전극, 드레인 전극 및 데이터 라인 위에 상기 유기 반도체층이 내 재되는 제1 홀이 형성된 유기 절연막을 포함하고, 상기 유기 반도체층은 상기 소스 전극, 드레인 전극 및 유기 절연막이 형성된 높이로 형성된 것을 특징으로 하는 유기 박막 트랜지스터 기판.
- 제 3 항에 있어서,상기 유기 절연막 상부에 상기 유기 반도체층의 주입을 위한 제2 홀이 형성된 뱅크 절연막을 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판.
- 제 3 및 제4 항 중 어느 한 항에 있어서,상기 유기 절연막 및 상기 뱅크 절연막 중 적어도 어느 하나는 소수성 처리된 것을 특징으로 하는 유기 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 게이트 전극 및 게이트 라인은 제1 도전층 및 제2 도전층으로 형성되고, 상기 소스 전극, 드레인 전극은 제3 도전층으로 형성되고, 상기 데이터 라인은 제4 도전층으로 형성되며, 상기 화소 전극은 상기 제1 도전층과 동일한 금속으로 동일 평면 위에 형성된 것을 특징으로 하는 유기 박막 트랜지스터 기판.
- 제 6 항에 있어서,상기 소스 전극 및 드레인 전극 위에 상기 유기 반도체층을 내재하는 제2 홀 이 구비된 뱅크 절연막을 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판.
- 제 7 항에 있어서,상기 뱅크 절연막은 소수성 처리된 것을 특징으로 하는 유기 박막 트랜지스터 기판.
- 기판 위에 게이트 라인 및 게이트 전극을 포함하는 제1 도전패턴을 형성하는 단계;상기 제1 도전패턴이 형성된 기판 위에 상기 제1 도전패턴과 중첩되도록 패터닝된 게이트 절연막을 형성하는 단계;상기 게이트 절연막 위에 소스 전극, 드레인 전극 및 데이터 라인을 포함하는 제2 도전패턴을 형성하는 단계;상기 소스 전극과 드레인 전극 사이의 채널영역을 노출하는 홀을 갖는 뱅크 절연막을 형성하는 단계; 및상기 채널영역에 상기 소스 전극 및 드레인 전극이 형성된 높이로 유기 반도체층을 형성하는 단계를 포함하는 유기 박막 트랜지스터 기판의 제조방법.
- 제 9 항에 있어서,상기 소스 전극 및 드레인 전극과 상기 뱅크 절연막 사이에 채널영역을 노출 하는 홀을 갖는 유기 절연막을 형성하는 단계를 더 포함하는 유기 박막 트랜지스터 기판의 제조방법.
- 제 10 항에 있어서,상기 유기 절연막을 소수성 처리하는 단계를 더 포함하는 유기 박막 트랜지스터 기판의 제조방법.
- 제 10 항에 있어서,상기 유기 반도체층을 상기 유기 절연막이 형성된 높이까지 형성하는 단계를 더 포함하는 유기 박막 트랜지스터 기판의 제조방법.
- 제 9 항에 있어서,상기 뱅크 절연막을 소수성 처리하는 단계를 더 포함하는 유기 박막 트랜지스터 기판의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020060107768A KR20080040158A (ko) | 2006-11-02 | 2006-11-02 | 유기 박막 트랜지스터 기판 및 이의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060107768A KR20080040158A (ko) | 2006-11-02 | 2006-11-02 | 유기 박막 트랜지스터 기판 및 이의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080040158A true KR20080040158A (ko) | 2008-05-08 |
Family
ID=39647876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060107768A KR20080040158A (ko) | 2006-11-02 | 2006-11-02 | 유기 박막 트랜지스터 기판 및 이의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20080040158A (ko) |
-
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- 2006-11-02 KR KR1020060107768A patent/KR20080040158A/ko not_active Application Discontinuation
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