KR100393324B1 - 집적 무기/유기 보상 박막 트랜지스터 회로 및 그 제조방법 - Google Patents

집적 무기/유기 보상 박막 트랜지스터 회로 및 그 제조방법 Download PDF

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마티아스 본제
다니엘 비. 토마슨
클라우크 하겐
데이비드 제이. 건드래치
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Abstract

집적 무기/유기 보상 박막 트랜지스터 회로는 공유 기판 상에 제공되고 동작가능하게 연결되는 제1 및 제2 트랜지스터를 포함하며, 제1 트랜지스터는 무기 박막 트랜지스터이고 제2 트랜지스터는 유기 박막 트랜지스터이다. 무기 박막 트랜지스터는 n-채널 트랜지스터이고 유기 박막 트랜지스터는 p-채널 트랜지스터이고, 또는 역으로 사용하는 것이 가능하다. 각각의 게이트 전극이 트랜지스터 각각에 대하여 제공되고, 유기 액티브 반도체 물질은 무기 박막 트랜지스터로부터 전기적으로 절연된 유기 박막 트랜지스터에서 p-채널 반도체의 경우이다. 이러한 종류의 트랜지스터 회로의 제1 제조방법에서, 유기 박막 트랜지스터의 소스 및 드레인 전극용 물질이 유기 박막 트랜지스터의 박막 구조에서 동일층 상에 증착되고, 각 경우에 유기 p-채널 트랜지스터에서 유기 액티브 반도체 물질이 무기 n-채널 트랜지스터로부터 절연되도록 제공되고, 유기 n-채널 트랜지스터에서 유기 액티브 반도체 물질이 무기 p-채널 트랜지스터로부터 선택적으로 절연되도록 제공된다.

Description

집적 무기/유기 보상 박막 트랜지스터 회로 및 그 제조 방법 {AN INTEGRATED INORGANIC/ORGANIC COMPLEMENTARY THIN-FILM TRANSISTOR CIRCUIT AND A METHOD FOR ITS PRODUCTION}
보상 금속/산화물 반도체로서 구현되는 실리콘 집적회로는 마이크로프로세서 등과 같은 많은 마이크로일렉트로닉 분야의 시장을 지배하고 있다. 그러나 보상회로는 또한, 디지털 회로용의 매우 낮은 정적 전력 소비를 제공하므로 더욱 일반적인 분야, 예를 들면 배터리로 동작되는 휴대용 전자 제품분야에 관련 있다. 그러나, 상업적으로 수익성이 있는 보상의 집적 박막 회로를 구현하는 것이 어렵다는 것이 판명되었다.
수소화된 실리콘 박막 트랜지스터(a-Si:H TFT)는 그 박막 구성요소에서의 새로운 적용분야를 발견하였으며, 특히 액티브 매트릭스를 가지는 액정 디스플레이에 적용된다. 그러나, 보상 a-Si:H 회로는, 그 홀 이동도가 일반적으로 전자 이동도보다 더 낮으므로 문제점이 있다. 최근 유기 액티브층을 가지는 TFT가 제조되었고 비정질 실리콘 소자(a-Si:H 소자)로 획득될 수 있는 것에 필적할 만한 성능을 가진다.
예를 들면, 미합중국 특허 제 5,347,144호(Garnier al.)에는 소스와 드레인 전극 사이의 박막 반도체층을 포함하는 MIS 구조를 구비한 박막 전계 효과 트랜지스터에 관하여 기술하고 있다. 상기 박막의 반도체층은, 제2 표면이 도전 그리드와 접촉하는 절연물질로 만들어진 박막 표면과 접촉한다. 상기 반도체는, 결정된 분자량을 가지는 최소한 하나의 다중결합된 유기 화합물로 제조된다. Garnier al. 특허 등은 유기 반도체 물질로서 여러 가지 다양한 다환 방향족 탄화수소 및 이들 중에서 폴리아센을 언급한다. 상기 Garnier al. 등의 특허의 트랜지스터는, 특히 스위치 또는 증폭장치로서 적합하다고 한다.
또한 상기 문헌에서는 간단한 유기 보상 박막 트랜지스터 회로가 논의되지만, 원하는 실행 특성을 나타내지 않는다. 별개의 기판 상에 유기 및 무기 소자의 조합 및 외부 연결을 통하여 보상 회로를 형성하려는 추가의 노력이 시도되었다.
그러나, 미합중국 특허 제5,625,199호(Baumbach al.)에서는 무기 n-채널 박막 트랜지스터 및 유기 p-채널 박막 트랜지스터를 가지는 보상회로가 기술된다. n-채널 박막 트랜지스터는 액티브 물질로서 수소화된 비정질 실리콘을 사용하고 p-채널 유기 박막 트랜지스터는 액티브 반도체 물질로서 α-헥사디에닐렌(α-6T)을 사용한다. Baumbach al. 특허에 따른 보상 박막 트랜지스터 회로는 집적 보상 인버터 또는 다른 보상 회로를 수행하는데 사용될 수 있다.
그러나, Baumbach al. 특허에 따른 집적 보상 무기/유기 박막 트랜지스터는 더욱 포괄적인 트랜지스터 회로 내에서의 일반적인 응용에서 뿐만 아니라 공정의 관점으로부터의 다수의 불리한 점들로 가득차 있다. 따라서, Baumbach al. 특허는 유기 반도체 층의 양측에 각각 소스 및 드레인 전극을 제공하는 것을 제안하는데, 우선 그것은 불필요하며, 부가적으로 제조시 다수의 불리한 점을 초래한다. 또한, 유기 박막 트랜지스터의 소스 및 드레인 콘택이 서로 다른 단계에서 형성되어야 하고, 쉐도우 마스크가 사용되지 않는다면 유기 반도체의 상단에 콘택을 패터닝하는 것 또한 어려울 것이다.
Baumbach al. 특허에 따른 보상 박막 트랜지스터는 유기 박막 트랜지스터내에 절연된 유기 반도체 물질도 또한 가지지 않는다. 동일한 부호의 전위를 사용하여 무기 트랜지스터를 턴온하고 유기 트랜지스터를 턴오프할 수 있으며 또 그 역으로도 할 수 있는 것이 바람직할 것이므로, 이것이 문제점일 수 있다. Baumbach al. 특허에 따른 보상 박막 트랜지스터에서, 만약 보상 박막 트랜지스터가 복잡한 회로에 사용된다면 바람직하지 않은 큰 누설전류가 문제가 될 수 있다. Baumbach al. 특허에 따른 인버터는 인용된 미국 특허에서 기술된 바와 같이 7.2V의 공급 전압에서 약 5V로 스위치된다. Baumbach al. 특허에 따른 보상 박막 트랜지스터의 또다른 문제점으로는, 공유 게이트 전극이 n-채널 및 p-채널 트랜지스터 양자에 대해 사용된다는 것이다. 보상소자로부터 제조된 더욱 복잡한 트랜지스터 회로는 공유전극이 이들에 사용되지 않을 필요가 있다. 단순한 인버터 회로에서도 공유게이트 전극은 증가된 표유 전기용량을 부여할 것이다. 또한 Baumbach al. 특허에 따른 보상 박막 트랜지스터는, 무기 트랜지스터로서 n-채널 트랜지스터를 사용하고 유기 트랜지스터로서 p-채널 트랜지스터를 사용한다고 지적되어 있으며, 그것은 제안된 재료 면에서 명백한 일이다. 그러나, Baumbach al. 특허로부터 n형의 액티브 반도체를 형성하기 위하여 사용되는 유기 물질은 비교적 복잡하고 제조공정이 고가이며 따라서 당분간은 실현되기 어렵다는 것이 명백하다.미합중국 특허 제 5,612,228호(Shieh al.)에는 각각의 게이트 전극을 구비한 박막 트랜지스터 제조방법에 관하여 기술하고 있다. 상기 무기 및 유기 박막 트랜지스터들은 각각 n형 및 p형이며, 양 트랜지스터에서 소스 및 드레인 전극들이 각각 동일한 레벨로 보상회로 내에 집적되는 것으로 도시된다. 상기 유기 박막 트랜지스터는 p형의 액티브 반도체 물질로 패턴되는 것으로 도시되고, 표유 전기용량에 의한 문제점이 방지됨이 명백하다. Shieh al. 특허에서는 액티브 반도체 물질의 증착시에 저온 공정에 의지하나, 유기 반도체 물질에 적용되는 종래의 패터닝 방법에서 내재된 문제점을 고려하지 않는다. Shieh al. 특허에 기술된 소자, 특히 금속전극이 n형 트랜지스터의 액티브 및 패턴된 반도체 물질 상단에 증착된 소자는 n형 유기 물질을 가지는 실시예의 조건에 따르지 않는다.
본 발명은 무기/유기 보상 박막 트랜지스터 회로에 관한 것으로, 특히 공유 기판 상에 제공되고 동작가능하게 연결되는 제1 및 제2 트랜지스터를 포함하며, 제1 트랜지스터는 무기 박막 트랜지스터이고 제2 트랜지스터는 유기 박막 트랜지스터이며, 별개의 게이트 전극들이 각각의 트랜지스터에 제공되고, 상기 보상 박막 트랜지스터 회로는 다층 박막 구조를 형성하는 그러한 박막 트랜지스터 회로에 관한 것이다.
본 발명은 또한 공유 기판 상에 제공되고 동작가능하게 연결되는 제1 및 제2 트랜지스터를 포함하는 집적 무기/유기 보상 박막 트랜지스터 회로를 제조하는 방법에 관한 것으로, 상기 제1 트랜지스터는 무기 박막 트랜지스터이고 상기 제2 트랜지스터는 유기 박막 트랜지스터이며, 상기 보상 박막 트랜지스터 회로는 연속하여 증착 및 패턴된 다층 박막 구조를 형성하고, 상기 방법은, 공유기판 상에서 상기 제1 및 제2 트랜지스터에 대하여 각각의 게이트 전극이 증착되고, 상기 유기 박막 트랜지스터의 박막 구조에서 동일 레벨 상에 유기 박막 트랜지스터의 소스 전극 및 드레인 전극용의 물질을 증착하는 단계를 포함하는 그러한 보상 박막 트랜지스터 회로의 제조방법에 관한 것이다.본 발명은 또한 집적 무기/유기 보상 박막 트랜지스터 회로의 제조방법에 관한 것으로, 특히 공유 기판 상에 제공되고 동작가능하게 연결되는 제1 및 제2 트랜지스터를 포함하며, 제1 트랜지스터는 무기 박막 트랜지스터이고 제2 트랜지스터는 유기 박막 트랜지스터이며, 상기 보상 박막 트랜지스터 회로는 연속 증착되고 패터닝된 박막층들로 구성된 다층의 박막구조를 형성하는 그러한 박막 트랜지스터 회로 제조방법에 관한 것이다.
도 1은 미합중국 특허 제 5,625,199호에 예시된 바와 같이 종래 기술에 따른 보상 박막 트랜지스터 회로를 개략적으로 도시한 단면도.
도 2a는 본 발명에 따른 보상 박막 트랜지스터 회로의 제1 실시예의 개략 단면도.
도 2b는 본 발명에 따른 보상 박막 트랜지스터 회로의 제2 실시예의 개략 단면도.
도 2c는 도 2b의 실시예의 변형예의 개략 단면도.
도 3a는 본 발명에 따른 보상 박막 트랜지스터 회로의 제3 실시예의 개략 단면도.
도 3b는 본 발명에 따른 보상 박막 트랜지스터 회로의 제4 실시예의 개략 단면도.
도 3c는 본 발명에 따른 보상 박막 트랜지스터 회로의 제5 실시예의 개략 단면도.
도 3d는 도 3c의 실시예의 변형예의 개략 단면도.
도 4a-4r은 본 발명에 따른 방법의 실시예에서 그 공정 단계들을 개략적으로 도시한 단면도들.
도 5a-5d는 본 발명에 따른 방법을 이용한 3중층 에칭공정의 단계들을 개략적으로 도시한 단면도들.
도 6a-6c는 본 발명에 따른 방법을 이용한 백-채널 에칭공정의 단계들을 개략적으로 도시한 단면도.
도 7a는 본 발명에 따른 보상 박막 트랜지스터로 구체화된 인버터를 통하여 개략적으로 도시한 단면도.
도 7b는 도 7a에서 인버터의 회로도.
도 7c는 도 7a에서 박막 기술로 구체화된 실제 인버터의 마이크로포토그래프를 기초로 한 선도.
도 8a는 도 7a에서와 같이 구체화된 인버터에 대한 전압 이동 곡선.
도 8b는 도 7a에서와 같이 구체화된 인버터에 대한 순간 전류 그래프.
도 9a는 본 발명에 따른 보상 박막 트랜지스터로 구체화된 실제 NAND 게이트의 마이크로포토그래프를 기초로 한 선도.
도 9b는 도 9a에서 NAND 게이트의 회로도.
도 9c는 도 7a에서 NAND 게이트의 출력 전압 그래프.
도 10은 본 발명에 따른 보상 박막 트랜지스터로 구체화된 실제 5단계 링 오실레이터의 마이크로포토그래프를 기초로 한 선도.
도 11는 도 10에서 링 오실레이터의 회로도.
도 12a-12c는 공급전압의 함수로서 도 10의 링 오실레이터에 대한 게이트 지연, 전력 소비, 및 전력 소비 적을 각각 도시한 그래프.
도 13a-13c는 본 발명에 따른 보상 박막 트랜지스터로 구체화된 실제 11단계 링 오실레이터의 공급전압의 함수로서 게이트 지연, 전력 소비, 및 전력 소비적을 각각 도시한 그래프이다.
따라서 본 발명의 제1의 목적은, 종래의 기술과 관련된 상기의 문제점들을 극복하고, 특히, 대형 트랜지스터 회로에 사용하기에 적합한 집적 보상 무기/유기 박막 트랜지스터 회로를 제공하는 것이다. 본 발명의 또 다른 목적은 값싼 제조 비용으로 제조되며 동시에 낮은 정격 전력 소비를 가지므로 배터리로 동작되는 휴대용 장치에 사용되는 보상 박막 트랜지스터 회로를 제공하고자 하는 것이다.
본 발명의 또 다른 목적은, 복잡하지 않고 비싸지 않은 집적 보상 무기/유기 박막 트랜지스터 회로 제조방법을 제공하고자 하는 것으로, 간단한 공정으로 가능하며, 우수한 전기적 특성을 가지는 소자가 획득되고, 그럼으로써 특히 무기 트랜지스터로서 n-채널 트랜지스터를 사용하고 유기 트랜지스터로서 p-채널 트랜지스터를 사용하고 역으로 사용하는 것이 또한 가능한 그러한 집적 보상 무기/유기 박막 트랜지스터 회로 제조방법을 제공하고자 하는 것이다.
상술된 목적 및 그 외의 목적을 달성하기 위하여 본 발명에 따른 집적 보상 무기/유기 박막 트랜지스터 회로는, 무기 박막 트랜지스터가 n-채널 트랜지스터이고 유기 박막 트랜지스터가 p-채널 트랜지스터이고, 또한 역으로 사용하는 것이 가능하며, 각 경우에 상기 유기 액티브 트랜지스터 물질은 각각 p-채널 유기 반도체 물질 또는 n-채널 유기 반도체 물질이고, 상기 유기 반도체 물질은 상기 아이솔레이션 층 또는 층들이 제2 트랜지스터의 영역 내에서 중단되도록 적당히 패턴된 아이솔레이팅층 상에 대략 전체적인 층으로 제공되고, 이에 의하여 임의의 경우에 상기 제2 트랜지스터 내의 유기 액티브 반도체는 그 소스 및 드레인 전극과 접촉하고 제1 트랜지스터에 대하여 완전히 전기적 절연된다.
본 발명에 따른 무기 액티브 반도체 물질은, 바람직하게는 수소화된 비정질 실리콘(a-Si:H), 수소화된 또는 비수소화된 미정질 실리콘(μc -Si:H; μc-Si), 수소화된 또는 비수소화된 다결정 실리콘(pc-Si:H; pc-Si), 단결정 실리콘, 구리-도핑된 다결정 게르마늄(pc-Ge:Cu), 카드뮴 셀레나이드(CdSe), 카드뮴 텔루라이드(CdTe), 또는 상기 물질을 기초로 하는 단결정 형태의 복합 무기 반도체들 중에서 선택된다.
무기 박막 트랜지스터가 n-채널 트랜지스터인 곳에서, 무기 액티브 반도체 물질은 바람직하게는 비정질 실리콘(a-Si:H)이고, 그리고 무기 박막 트랜지스터가 p-채널 트랜지스터인 곳에서, 무기 액티브 반도체 물질은 바람직하게는 p-채널 실리콘 물질, 보다 바람직하게는 p-채널 수소화된 비정질 실리콘(a-Si:H)이다.
바람직한 실시예에서 무기 박막 트랜지스터에서 액티브 반도체 물질은 비분자량을 가지는 적어도 하나의 다중결합된 유기 화합물을 포함한다. 바람직하게는 상기 다중결합된 유기 화합물 또는 화합물들은, 결합된 올리고머, 다환 방향족 탄화수소, 또는 폴리엔(polyenes) 중에서 선택된다. 다환 방향족 탄화수소의 경우 폴리아센(polyacenes)이 바람직하다.
유기 박막 트랜지스터가 p-채널 트랜지스터인 경우에, 유기 액티브 반도체 물질은 바람직하게는 펜타센(pentacene)이고, 그리고 유기 박막 트랜지스터가 n-채널 트랜지스터인 경우에는, 유기 액티브 반도체 물질은 바람직하게는 구리 헥사데카플루오로프탈로시아닌(hexadecafluorophtalocyanine)이다.
최종적으로, 본 발명에 따르면, 유기 박막 트랜지스터의 소스 전극 및 드레인 전극이 유기 박막 트랜지스터의 박막 구조에서 하나의 동일한 레벨로 제공되는 것이 바람직하다.
본 발명에 따른 집적 보상 무기/유기 박막 트랜지스터 회로의 제1 제조방법은, n-채널 무기 액티브 반도체 물질 및 p-채널 유기 액티브 반도체 물질을 각각 증착함으로써, 무기 박막 트랜지스터를 n-채널 트랜지스터로 형성하고, 유기 박막 트랜지스터를 p-채널 트랜지스터로 형성하고, 또는 이에 대응하여 n-채널 유기 액티브 반도체 물질 및 p-채널 무기 액티브 반도체 물질을 각각 증착함으로써, 유기 박막 트랜지스터를 n-채널 트랜지스터로 형성하고, 무기 박막 트랜지스터를 p-채널 트랜지스터로 형성하며, 제2 트랜지스터의 소스 및 드레인 전극 및 게이트 아이솔레이터를 노출시키도록 적절히 패터닝함으로써 제1 트랜지스터 상부에 그리고 제2 트랜지스터의 영역 내에서 중단되도록 적어도 하나의 전체적인 아이솔레이팅층을 제공하고, 그리고 상기 아이솔레이션 층 또는 층들이 상단부 상에 전체적인 층으로 그리고 상기 제2 트랜지스터의 노출부를 덮도록 상기 유기 액티브 반도체 물질을 제공하고, 이에 의하여 상기 제2 트랜지스터 내의 유기 액티브 반도체가 그 소스 및 드레인 전극과 접촉하고 그리고 상기 아이솔레이팅 층 또는 층들의 상기 단속적(broken)인 프로파일의 요각부에 의하여 제1 트랜지스터에 대하여 완전히 전기적 절연되는 그러한 단계를 포함한다.
본 발명에 따른 집적 보상 무기/유기 박막 트랜지스터 회로의 제2 제조방법은, 공유기판 상에 두 트랜지스터 각각에 대하여 제1 금속의 별개의 게이트 전극을 형성하고, 각 게이트 전극 상부에 별개의 실리콘 질화물(SiNx)의 무기 아이솔레이터를 증착하고, 제1 트랜지스터의 게이트 전극을 형성하는 게이트 전극들 중의 하나 상에 수소화된 비정질 실리콘(a-Si:H)의 형태로 무기 액티브 반도체를 증착하고, 제1 트랜지스터의 소스 및 드레인 콘택으로서 n+도핑된 수소화된 비정질 실리콘(n+a-Si:H)층 또는 수소화된 미정질 실리콘(n+μc -Si:H)층, 또는 수소화된 다결정 실리콘(n+pc-Si:H)층을 증착 및 패터닝하고, 상기 소스 및 드레인 콘택 상부에 제2 금속의 형태로 제1 트랜지스터의 소스 및 드레인 전극을 증착 및 패터닝하고, 상기 박막 구조에서 동일층 레벨에서 제3 금속의 형태로 제2 트랜지스터의 소스 및 드레인 전극을 증착 및 패터닝하고, 전체 유기 박막 트랜지스터 상부에 아이솔레이팅 이중층을 형성하고 이 이중층을 제2 트랜지스터 내에 소스 및 드레인 전극 및 게이트 아이솔레이터가 노출되도록 패터닝하고, 그 후 펜타센층이 상기 아이솔레이팅 이중층 및 제2 트랜지스터의 노출부 상에 증착되고, 상기 노출된 부분에서의 펜타센층이 유기 박막 트랜지스터의 액티브 반도체 물질을 형성하고, 그리고 상기 아이솔레이팅 이중층의 프로파일의 요각부 엣지에 의하여 단속적인 추가의 펜타센층에 대하여 전기적으로 절연되도록 제공되는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 상술된 제2 방법의 바람직한 실시예에서, 무기 박막 트랜지스터 형성 단계들은 반전된 엇갈린 3층구조를 형성하는 3중층 공정으로 구체화된다.
본 발명에 따른 상술된 제2 방법의 바람직한 실시예에서, 무기 박막 트랜지스터 형성 단계들은 백-채널(back-channel) 에칭공정으로 구체화된다.
본 발명에 따른 상술된 제2 방법의 바람직한 실시예에서, 유기 박막 트랜지스터에서 펜타센의 형성시 액티브 반도체는 폴리메틸메타크릴레이트(PMMA) 및 노볼락 포토레지스트의 단속적인 이중층의 요각(re-entrant) 프로파일에 의하여 절연된다.
결국, 아이솔레이팅 이중층 상부에 증착된 펜타센층은 제거될 수 있다.
본 발명은 첨부도면을 참조로 바람직한 실시예를 상세히 설명함으로써 보다 명백해질 것이다.
먼저, 출발점으로서 상술된 미합중국 특허 제 5,625,199호(Baumbach al.)가 종래기술의 설명을 위하여 주어진다. 도 1에 도시된 바와 같이, 무기 n-채널 박막 트랜지스터 및 유기 p-채널 박막 트랜지스터를 가지는 보상회로가 도시된다. 양 트랜지스터에 대하여 금속의 공유 게이트전극(2)이 기판(1) 상에 제공된다. 게이트 전극(2) 상에, 게이트 아이솔레이터를 형성하고 일반적으로 비도전성 폴리머로 형성되는 유전체(3)가 제공된다. 상기 게이트 아이솔레이터(3) 상에는, 무기 n-채널 트랜지스터의 액티브층을 형성하는 도핑되지 않은 비정질 실리콘층(4)이 형성된다. 상기 a-Si층(4) 상에는 n-채널 트랜지스터의 소스 및 드레인 영역 사이에 단락회로를 방지하는 역할을 하는 패터닝된 아이솔레이션층(5)이 제공된다. 층(3, 4, 및 5) 상에 추가의 n+비정질 실리콘층(6)이 증착되어, 액티브 비정질 실리콘층(4)에 대해 전기적 콘택을 제공한다. 상기 소스/드레인 전극(7)은 n-채널 트랜지스터의 소스·드레인 전극이 단락되지 않도록 패턴 증착된다. 상기 금속층(7)은 또한 상기 회로에서 n-채널 및 p-채널 트랜지스터가 서로 연결되도록 패턴된다. 결과적으로 상기 층(7)은 p-채널 트랜지스터를 향하여 연장되고 그 내부에 소스 콘택을 형성한다. 소스/드레인 전극(7)을 액티브 유기 반도체층(9), 예를 들면 α-헥사디에닐렌(α-6T)으로 진공승화(vacuum sublimation)에 의하여 증착 형성된 액티브 유기 반도체층(9)에 대하여 절연시키기 위하여 아이솔레이팅 물질층(8), 예를 들면 실리콘 질화물, 폴리이미드 또는 또다른 유전체의 층(8)이 형성된다. 최종적으로, 종래의 회로는 p-채널 트랜지스터의 드레인전극(10)을 포함한다. 콘택 금속은 Au 또는 Ag의 증발 건조 또는 스퍼터된 층으로 구성되며, 양의 공급 전압에 접속될 것이다. 이 종래의 보상 트랜지스터 회로에는 마지막 단계에서 회로를 보호하기 위하여 패시베이션층(11), 예를 들면 실리콘 질화물 또는 폴리이미드 등으로 형성된 패시베이션층(11)이 코팅된다.본 발명에 따른 보상 트랜지스터 회로의 제1 실시예의 단면도가 도2에 도시된다. 각각의 무기 및 유기 트랜지스터에 대한 별개의 게이트 전극이 기판 상에 증착되고, 게이트 아이솔레이터를 형성하는 실리콘 질화물층에 의하여 덮힌다. 무기 액티브 반도체 물질은 여기서 수소화된 비정질 실리콘(a-Si:H)의 형태로 도시되고, 이 물질은 무기 트랜지스터의 게이트 전극과 맞도록 제공되지만, 또한 무기 트랜지스터의 소스 또는 드레인 용의 n+도핑된 영역을 형성하는 곳을 넘어 연장된다. 드레인 및 소스 용으로 적당한 콘택 물질은 액티브 반도체 물질 상부에 증착되고, 실리콘 질화물의 패턴된 아이솔레이션 층에 의해 서로 절연된다. 무기 트랜지스터의 소스 전극 물질은 게이트 전극에서의 금속 외의 또다른 금속으로 구성된다. 마찬가지로, 유기 트랜지스터의 소스 및 드레인 전극 물질은, 그 유기 트랜지스터의 소스 및 드레인 전극이 각 경우에 박막 구조에서 동일 레벨 상에 배치되도록 게이트 아이솔레이터 상에 증착된다. 무기 및 유기 트랜지스터의 소스 및 드레인 콘택 상부에 각각 폴리메틸메타크릴레이트 및 노볼락 포토레지스트의 이중층이 제공되나, 유기 트랜지스터의 소스 및 드레인 전극 사이의 부분이 노출되고, 이 영역에서의 아이솔레이팅 이중층의 단면이 요각 프로파일을 가지도록 패터닝된다. 상기 유기 액티브 반도체 물질은, 현재 아이솔레이팅 이중층 상부의 층 형태로 제공되며 여기서 이것은 제거되지 않고 그 노출된 부분 내에 있어, 상기 반도체 물질은 유기 트랜지스터의 소스 및 드레인 전극 양자와 접촉하고 또한 동시에 유기 트랜지스터의 게이트 전극과 맞추어진다. 그 단속적인 요각 프로파일 및 아이솔레이팅 이중층이 유기 트랜지스터 및 무기 트랜지스터 사이에 확실한 전기적 절연을 제공한다. 물론, 상기 액티브 유기 반도체 물질은 아이솔레이팅 이중층을 덮는 곳에서 선택적으로 제거될 수 있으나, 도 2a에서는 그것은 유지된다.
상기 액티브 무기 반도체 물질은 수소화된 비정질 실리콘으로 제한되지 않으며, 수소화된 미정질 또는 다결정 실리콘도 포함하는 것으로 이해되어진다. 소스 및 드레인 물질은 또한 별개로 증착되며, 채널 영역, 예를 들면 n+도핑된 수소화된 미정질 실리콘 채널영역과 구별된다. 마찬가지로, 상기 유기 트랜지스터에서 상기 액티브 유기 반도체 물질은 펜타센으로 제한되지 않으며, 적당한 특성을 가지는 다중결합된 유기 화합물로 만들어지고 그러한 몇 개의 유기 화합물에 의하여 형성된다. 그러한 다중결합된 유기 화합물의 예로서 그리고 공지된 기술로서, 결합된 올리고머가 언급되고, 그 유닛은 치환된 페닐렌 그룹, 4 내지 20개의 퓨즈된 링을 가지는 오르소-퓨즈드(ortho-fused) 또는 오르소-(ortho-) 및 페리-퓨즈드(peri-fused) 다환 방향족 탄화수소, T1및 T2는 -H 또는 저 알킬을 독립적으로 나타내고 r은 8 내지 50 까지 변화하는 정수로 나타내어지는 화학식 H-C(T1)=C(T2)-H을 가지는 폴리엔, 뿐만 아니라 반복하는 유닛이 최소한 하나의 5-링크 헤테로사이클을 포함하는 결합된 올리고머가 언급된다. 일반적으로, 유기 반도체 트랜지스터에서 액티브 반도체 물질로서 사용되는 다중결합된 화합물은 최소한 8개의 결합된 본드를 포함하며 약 2000 이하의 분자량을 가진다. 이 물질에 관하 여는 상술된 미 합중국 특허 제 5,347,144호(Garnier al.)에 더욱 상세히 논의된다.
도 2a에서 선택적 실시예로서, p-채널 트랜지스터의 액티브 반도체 물질의 아이솔레이션은 상기 보상 박막 트랜지스터 회로의 단순화된 변형으로 달성된다. 도 2b에서, 이것은 보상 박막 트랜지스터 회로 상부에 포토레지스트 층을 제공하는 것을 도시되고, 그 후에 유기 액티브 반도체 물질이 유기 박막 트랜지스터 외측에서 제거된다. 포토레지스트층의 마스크층은 도 2b에 도시된 바와 같이 유지될 수 있지만, 그것은 도 2c에 도시된 바와 같이 제거될 수도 있다. 각 경우에 상기 유기 트랜지스터에서 액티브 반도체 물질은 무기 트랜지스터에 대하여 전기적으로 절연되게 된다. 그와 관련하여, 이러한 물질은 포토레지스트의 처리를 위하여 통상의 포토레지스트 및 화학 제품으로 처리될 때 보통 손상되거나 파괴되기 때문에, 에칭에 의하여 액티브 유기 반도체 물질을 제거하는 것은 일반적으로 문제점으로 간주되었다는 것이 주목된다. 그러나 습식 물질을 이용한 습식 에칭공정은 매우 우수한 결과를 제공한다는 것이 밝혀졌다. 유기 광전자공학 물질 등의 패터닝에서 용매로서 폴리비닐 알코올 및 포토레지스트로서 젤라틴이 대안으로서 바람직하다. 게다가 포토리소그래피 및 프린팅 둘다는 에칭-특히 프린팅에 대한 다른 가능한 대안으로 결국에는 가장 간단하고 가장 저렴한 것으로 판명되었다.
도 3a는 본 발명에 따른 유기/무기 박막 트랜지스터의 단면도를 도시하며, 여기서 n-채널 유기 반도체를 가지는 유기 박막 트랜지스터가 채용된다. 도 3은 가능한 가장 간단한 실시예이며, 여기서 각각의 게이트 전극은 기판 상에 제공되고, 게이트 아이솔레이터는 두 경우에 동일 물질을 포함하고, 마찬가지로 소스/드레인 전극용 금속은 두 트랜지스터가 동일하다.
유기 n-채널 물질의 예로서 구리 헥사데카플루오로프탈로시아닌(hexadecafluorophtalocyanine)(F16CuPc)가 언급된다(Y.Y.Lin al.의 "Organic complementary ringoscillotors", Appl.Phys.Lett., Vol.74 No.18(1999)를 보라). 이 유기 반도체는 10-2cm/Vs 까지의 전계효과 이동도를 도시하고, 벅민스터플러렌(buckminsterfullerene)(C60) 등과 같은 n형의 다른 유기 반도체 물질만큼 외부 조건에 대해 민감하지 않다.
헥사데카플루오로프탈로시아닌(hexadecafluorophtalocyanine)(F16CuPc) 또는 다른 n형 유기 반도체 물질을 기초로 하는 유기 n-채널 박막 트랜지스터가 보상 박막 트랜지스터 회로를 형성하기 위하여 수개의 무기 p-채널 반도체 물질과 결합될 수 있다.
적당한 p형 무기 반도체 물질의 예로서 F16CuPc에 필적하는 전계효과 이동도를 가지는 p-채널 비정질 실리콘, 또는 보상 다결정 박막 기술(J. Doutreloigne al.의 "The electrical performance of a complementary CdSe:In/Ge:Cu thin film transistor technology for flat panel displays", Solid-State Electronics, Vol.34, No.2(1991) 참조)에서 인듐 도핑된 카드뮴 셀레나이드와 결합하여 사용되는 것으로 문헌상 기술되는 구리 도핑된 다결정 게르마늄(pc-Ge:Cu)이 언급된다. 다결정 게르마늄은 전계효과 이동도가 약 5-15㎠/Vs인 것으로 나타났으나, 비정질 실리콘보다 더욱 복잡해진 공정 단계를 필요로 한다.
도 3b는 n-채널 트랜지스터를 가지는 본 발명에 따른 보상 박막 트랜지스터 회로의 실시예를 도시한다. 도 3b에서의 실시예는 도 2a와 유사하지만, 두 트랜지스터에서 소스 및 드레인 전극에 대하여 동일한 금속이 사용된다. 아이솔레이팅 이중층은 도 2a에서와 같이 구현되며, 즉 폴리메타트릴레이트 및 노볼락 포토레지스트로 구성되어, n-채널 유기 반도체 상의 부분이 노출되고, 상기 아이솔레이팅 이중층이 요각 프로파일에 의하여 중단되도록 구성된다. n-채널 유기 트랜지스터에서 액티브 반도체는 p-채널 무기 트랜지스터로부터 절연될 것이며, 그것은 바람직하지만, 유기 액티브 n-채널 반도체 물질을 사용하는데 대한 필수조건은 아니다.
상기 유기 액티브 n-채널 반도체 물질의 아이솔레이션이 도 2b에 도시된 바와 같은 방법으로 형성되고, 도 3c에 도시된 바와 같이 포토레지스트는 이 n-채널 유기 액티브 반도체가 절연되도록 그렇게 에칭 및 마스크된다. 상기 에칭 마스크는, 즉 포토레지스트는 여기서 유기 n-채널 트랜지스터로부터 제거될 수 있으며, 도 3c의 실시예에 대하여 도 3d에 도시된 변형예가 획득된다.
도 4a 내지 4r을 참조하면, 집적 보상 a-Si:H 유기 트랜지스터 기술에 대한 공정도는 본 발명에 따른 보상 박막 트랜지스터 회로의 제조시 구체적 특징에 대한 설명을 부여한다. 상기 무기 a-Si:H 박막 트랜지스터는 역방향의 엇갈린(staggered) 3층구조를 제공하는 공정에서 만들어지며, 그것은 이하에서 더욱 면밀히 기술될 것이다. a-Si:H/SiN의 층이 플라즈마 강화된 화학 기상증착(plasma-enhanced CVD)을 이용하여 증착되었다. 연속하는 공정 단계로서 표준 리소그래피방법, 습식 에칭 기술 및 무기 박막 트랜지스터에 대한 소스 및 드레인 금속의 스퍼터 증착이 있다. 유기 박막 트랜지스터에 대한 소스 및 드레인 전극이 열 증발에 의하여 증착되었다. 유기 박막 트랜지스터의 액티브 반도체 물질을 아이솔레이트하기 위하여, 펜타센의 경우, 요각 포토레지스트 프로파일로서 상기 보상 트랜지스터 회로 내에 아이솔레이팅 이중층을 형성하는 폴리메틸메타크릴레이트(PMMA) 및 노볼락 포토레지스트로 구성되어 사용된다. p-채널 액티브 반도체 물질로서 펜타센을 구비한 박막 트랜지스터는 보통 양의 임계값을 가지므로, 즉 트랜지스터를 턴오프하기 위하여 양의 전압이 게이트 전극 상에 사용되어야 하므로, 이 단계는 필수적인 단계이다. 그러므로, 펜타센층에서의 전류누설을 방지하기 위하여 유기 트랜지스터에서 펜타센의 액티브 p-채널 반도체를 절연하는 것이 필요하다. 그러나 펜타센은 화학 공정의 대부분의 형태에 대해 민감하기 때문에 유기 반도체 층의 증착 후에 포토리소그래피를 사용하여 아이솔레이션을 달성하는 것은 어렵다. 본 발명의 방법을 이용한 아이솔레이션은 펜타센층의 증착 중에 유기 트랜지스터에서 요각 이중층 프로파일 위에서 이것을 단속적으로 만듦으로써 형성된다. 제조 중 사용된 최대 온도는 250℃였다.
이런 종류의 트랜지스터를 제조하기 위한 공정 단계들은 도 4a-4r을 참조하여 구체적인 짧은 참증으로 명백히 논의될 것이며, 그러나 그것은 당업자에게는 대체로 자명할 것이다. 도 4a에서 게이트 전극 금속은 스퍼터링에 의하여 기판 상에 증착되고 그후 각각의 게이트 전극은 도 4b에 도시된 바와 같이 제1 마스크 I로 패턴된다. 플라즈마 강화 화학기상 증착에 의하여, 그 다음 3중층 구조가 증착되며, 두 게이트 전극 상에 게이트 아이솔레이터 SiNx, 그 위에 수소화된 비정질 실리콘층 및 마지막으로 아이솔레이션층으로 구성되고, 다시한번 도 4c에 도시된 바와 같이 실리콘 질화물층으로 형성된다. 도 4d에 도시된 연속적인 단계에서 포토레지스트는 수소화된 비정질 실리콘으로 박막 트랜지스터를 실제로 형성하기 위하여 또다른 마스크 II로 패턴된다. 도 4e에서 최상단의 실리콘 질화물층이 에칭되고 도 4f에서 연속적인 공정 단계에서 수소화된 비정질 실리콘층이 에칭된다. 도 4g에 도시된 공정 단계에서 포토레지스트는, 제3 마스크에 의하여 i-스톱퍼 및 최하단의 실리콘 질화물층의 에칭을 위하여 패턴된다. i-스톱퍼 및 최하단의 실리콘 질화물층에 대한 에칭은 도 4h에 도시된다.
도 4i에 도시된 바와 같이 n-채널 트랜지스터의 소스 및 드레인 영역을 구체화하기 위하여 n+a-Si:H가 플라즈마 강화 화학 기상 증착에 의하여 증착되고, 도 4j의 후속하는 공정 단계에서 제4 마스크에 의하여 소스/드레인 전극 금속 리프트오프(lift-off) 용의 포토레지스트를 패터닝한다. 이것은 도 4k에 도시된 공정 단계에서 스퍼터되고 게이트 전극에 사용된 제1 금속과는 서로 다른 금속인(M2)로 나타내어진다. 도 4l에 도시된 공정 단계에서 유기 트랜지스터용의 소스/드레인 금속(M2)이 리프트오프되었고, 도 4m의 공정단계에서 무기 트랜지스터의 소스 및 드레인 영역을 제공하는 수소화된 비정질 실리콘의 n+층을 에칭한다.
그 다음 도 4n에 도시된 공정 단계에서 유기 박막 트랜지스터의 금속화의 리프트오프용의 포토레지스트가 패터닝된다. 이 패터닝은 제5 마스크(V)에 의하여 달성된다. 제3 금속(M3)의 금속층은 4o에 도시된 바와 같이 전체 트랜지스터 회로 상에 증착되고, 그 다음 이 금속층(M3)이 리프트오프되어, 유기 박막 트랜지스터가 상기 박막 구조에서 동일 레벨로 제공된 금속(M3)의 소스 및 드레인 전극으로 나타나게 된다. 무기 박막 트랜지스터에 대하여 유기 박막 트랜지스터를 전기적으로 절연하기 위하여 포토리소그래피에 의하여 폴리메틸메타크릴레이트(PMMA) 및 노볼락 포토레지스트로 구성된 이중층이 증착된다. 상기 아이솔레이팅 이중층은 상기 유기 박막 트랜지스터용의 금속(M3)의 소스 및 드레인 전극이 도 4q에 도시된 바와 같이아이솔레이팅 이중층의 단속적인 요각 프로파일들 사이에서 노출되도록 패터닝된다. 최종적으로, 유기 액티브 반도체 물질이 전체 회로 위에 펜타센의 형태로 증착되고, 그리고 유기 트랜지스터의 액티브 p-채널 반도체 물질이 그 노출된 부분에 제공된다. 아이솔레이팅 이중층을 덮는 펜타센층이 도시되지 않은 최종의 공정 단계에서 제거되는 것이 이해된다. 또한, 종래기술인 전체 보상 박막 회로에 전기적 절연 패시베이션 및 평탄화층이 증착될 수도 있지만, 여기에서는 구체적으로 나타내지 않는다. 본 발명에 따른 보상 유기 박막 트랜지스터 회로는 대략 도 4r에 도시된 바와 같이 나타나며, 도 2a에 도시된 실시예에 대응한다.
본 발명에 사용된 바와 같은 그리고 도 4c-h에 도시된 바와 같은 3중층 에칭공정이 도 5a-5d를 참조로 하여 더욱 상세히 논의될 것이다. 도 5a에 도시된 바와 같이 3중층 에칭공정에서, 실리콘 질화물층, 도핑되지 않은 수소화된 비정질 실리콘층, 및 추가의 실리콘 질화물층으로 구성된 3중층이 패턴된 게이트 전극 상에 증착된다. 최상부의 실리콘 질화물층이 도 5b에 도시된 바와 같이 패터닝되고, n+도핑된 비정질 수소화된 실리콘층이 도 5c에 도시된 바와 같이 전체적으로 증착된다. 소스 및 드레인 전극의 금속이 패턴되고 최상부의 실리콘 질화물층 상부에 도핑된 비정질 실리콘 물질이 도 5d에 도시된 바와 같이 에칭되었다. 최상부의 실리콘 질화물층이 무기 박막 트랜지스터 내의 채널 영역을 보호하므로, 이 에칭 단계는 위험한 역할을 하지 않는다. 그러나, 상기 3중층 공정은 두 개의 비정질 실리콘 증착 단계들을 필요로 하며, 소스 및 드레인 전극이 채널 길이로 패터닝된 최상부의 실리콘 질화물층의 상부에 패턴되어야 하기 때문에, 이것은 주어진 채널 길이에 대한 더욱 적극적인 포토리소그래피를 필요로 하게 된다.
백-채널 에칭공정이 도 6a-6c에 도시된다. 실리콘 질화물의 아이솔레이션층이 게이트 전극 및 기판 상부에 증착되고, 그 위에 도핑되지않은 수소화된 실리콘 및 n+도핑된 실리콘 및 그 위에 n+도핑된 수소화 비정질 실리콘층이 형성된다. 이것은 도 6a에 도시된다. 소스 및 드레인 전극이 패턴되고, 채널영역에서 도핑된 수소화된 비정질 실리콘이 에칭 제거된다. 이 공정은 도 6b 및 도 6c에 각각 도시된다. 백-채널 에칭공정은 매우 간단하지만, 채널영역에서 n+도핑된 수소화된 비정질 실리콘의 에칭은 중요한 단계이다. 일반적으로 백-채널 에칭은, 무기 박막 트랜지스터의 특성이 3층 에칭 공정에서 보다 더 나쁘게 된다.
도 7a는 본 발명에 따른 집적 보상 박막 트랜지스터 회로로 형성된 인버터의 개략 단면도이다. 기능적으로, 도 7a에서 인버터는 도 1에 도시된 바와 같이 종래의 기술에 따른 보상 트랜지스터 회로와 대략 일치하나, 도 2a에 도시된 바와 같은 본 발명에 따른 실시예를 기초로 한다. 거기에서처럼 인버터의 유기 트랜지스터는 p-채널 반도체 물질, 다시 말하면 펜타센에 기초를 두고 있으며, 도핑되거나 또는 도핑되지 않은 형태로 수소화된 비정질 실리콘은 무기 트랜지스터 내의 반도체 물질로서 사용된다. 인버터로의 입력신호가 게이트 전극으로 전달되기 때문에, 이 목적을 위하여 도 7a에서 왼쪽에 도시된 바와 같이 게이트 전극 콘택이 제공된다. 이 게이트 전극 콘택은 마스크 I을 사용하여 도 4a-4b에 도시된 바와 같이 동일한 공정 단계로 증착된다. 도 2a에서처럼 폴리메틸메타크릴레이트(PMMA) 및 노볼락 포토레지스트로 구성된 상기 아이솔레이팅 이중층은 무기 박막 트랜지스터에 대하여 유기 박막 트랜지스터 및 인버터 게이트 콘택을 전기적으로 절연할 것이다. 게다가 인버터의 게이트 전극 콘택 상부 뿐만 아니라 아리솔레이팅 이중층 상부에 제공되는 펜타센층도 또한 제거될 수 있다. 상기 인버터의 공지된 개략적인 회로도는 도 7b에 도시되고, 본 발명에 따른 보상 트랜지스터 회로 및 방법을 이용하여 구체화된 인버터가 도 7c에서 선도에 의하여 도시된다. 상기 유기 박막 트랜지스터는 여기서 도 7c의 왼쪽에 배치되고, 보상 박막 트랜지스터에서의 무기 박막 트랜지스터는 오른쪽에 배치된다.
도 8a는 1의 β비를 가지는 인버터용의 서로 다른 공급전압에 대한 전압 이동 곡선을 도시한다. 상기 β비는 여기서
에 의하여 정의된다.
이와 관련하여 CMOS 회로에서 두 트랜지스터는 구동부 및 부하 모두로서 동작될 수 있다는 것이 주목된다. 위상적 유사점으로 인하여 β는 p-채널 소자용 길이/폭 관계에 의하여 나누어진 n-채널 소자의 폭/길이(W/L) 관계로서 정의된다. -상기 인버터는 20V의 공급전압에 대하여 22V를 초과하는 이득으로 첨예한 전이를 도시한다. 인버터의 온(on) 전압은 공급전압과 같고 오프(off)전압은 0V이다. 이것은 본 발명에 따른 보상 박막 트랜지스터 회로의 전압레벨의 구체적인 지속성을 나타낸다. 인버터에 대한 전이 전류는 논리 전이 전압 근처에서 정상에 도달하고, 그밖에는 매우 낮으며, 이것은 도 8b로부터 명백하다. 이것은 본 발명에 따른 보상 박막 트랜지스터 회로가 정확한 보상 작용을 한다는 것을 보여준다.
본 발명에 따른 보상 박막 트랜지스터 회로에 의해, CMOS 기술에서 그밖에 잘 공지된 바와 같은 논리 게이트를 구체화시키는 것이 물론 가능하다. 본 발명에 따른 보상 트랜지스터 회로에 의하여 구체화된 보상 NAND 게이트의 일 예로서 도 9a에서 선도로 도시되고, 도 9b에서 대응하는 개략적인 회로도로 도시된다. 도 7c에 도시된 인버터에 NAND 게이트의 출력을 연결함으로써 보상 AND 게이트가 획득되고, 그 출력은 NAND 게이트로부터 출력신호의 반전이 된다. 상기 NAND 게이트용의 서로 다른 입력 전압에 대한 전압 이동 곡선이 도 9c에 도시되고, 이와 같은 단순한 인버터용의 전압 이동 곡선은 도 8a에 도시된 것과 동일한 특성을 가진다. 물론, CMOS 기술에서 공지된 모든 논리 게이트들 및 대응하는 불리언(Boolean) 펑션(function)들이 도 9a에 도시된 NAND 게이트 및 도 7c에 도시된 인버터를 사용하여 구체화됨을 당업자는 인지할 것이다. 본 발명에 따른 집적 보상 박막 트랜지스터 회로는 일반적으로 보상 박막 기술에 논리 게이트를 구체화하는데 사용된다.집적 보상 박막 회로에 의하여 링 오실레이터는 5 및 11개 인버터 단계들 및 서로 다른 β비로 각각 만들어진다. 이 링 오실레이터들은 5㎲만큼 낮은 단일 게이트 지연, 단계당 0.2㎼ 이하의 게이트 전력 소비 및 15pJ만큼 낮은 전력 지연 프로덕트를 나타낸다. 상기 게이트 지연은, 비교적 낮은 공급 전압에서 높은 동작 주파수가 획득되도록, 공급 전압 증가시 빠른 속도로 감소한다.
5개 단계 링 오실레이터의 선도가 도 10에 도시되고, 도 11에는 회로도가 도시된다. 5개 인버터 단계에 추가하여 부가되는 여섯 번째 인버터는 상기 링 오실레이터의 특성을 측정하는데 사용되는 오실로스코프의 전기용량 부하로부터 회로를 절연하기 위하여 사용된다. 측정된 오실레이션 주파수로부터 단일 인버터 단계의 지연이 유도될 수 있다. 도 12a는 도시된 5개 단계 링 오실레이터에 대한 단일 게이트 지연을 도시하고, 도 12b는 전력 소비를, 그리고 도 12c는 전력 지연 프로덕트를 도시하고, 이 모든 도면들은 β비가 1/2인 경우에 대한 특징들을 도시한다.
11개 인버터 단계를 가지는 링 오실레이터가 본 발명에 따른 집적 보상 박막 회로를 사용하여 대응하는 방식으로 구체화되나, 여기에 도시되지는 않는다. 도 13a, 13b 및 13c는 도 12a-12c에 도시된 바와 같이 이 11개 단계 링 오실레이터에 대한 특성을 도시하며, β비는 1/3이다.
본 발명에 따른 방법은 간단하고, 그러므로 저렴한 비용으로 본 발명에 따른 집적 보상 박막 트랜지스터 회로를 제조하는 것이 가능하게 된다. 보상 트랜지스터 회로는 고유의 낮은 정격 전력 소비를 가지며, 그것은 배터리 전력을 사용하는 제품에서 중요하다. 이것은, 소위 "랩탑(lap-top)"이라 불리는 휴대용 PC 내의 액정 디스플레이에 사용되는 제어회로 또는 프로그램가능한 태그 등과 같은 저-레벨의 실행을 위한 제어 회로에 적용될 수 있게 된다. 본 발명에 따른 회로에 의하면, 높은 스위칭 증폭, 및 논리 레벨의 매우 우수한 지속성, 및 낮은 정격 전력 소비가 달성된다. 본 발명에 따라 제조된 트랜지스터 회로에서, 링 오실레이터에 의하여 측정된 게이트 지연은 5㎲ 이하로 언급되고, 현재까지 가장 빠른 속도는 유기 트랜지스터를 사용하는 회로로 획득된다.
복합형 집적 보상 박막 기술은, 여기서 유기 박막 트랜지스터는 n-채널 트랜지스터이고 유기 트랜지스터는 p-채널 트랜지스터이고 또한 그 역으로도 성립되며, 예시된 실시예에 언급된 바와 같은 액티브 반도체 물질을 사용하는 것으로 물론 제한되지 않는다. 적당한 유기 뿐 아니라 무기 반도체 물질의 지속적인 개발은, 미래에 더욱 개선된 특성을 가지는 n- 및 p-채널 액티브 유기 반도체 물질 및 이와 마찬가지로 n- 및 p-채널 액티브 무기 반도체 물질이 모두 적용될 수 있도록 한다. 합성 무기 반도체 화합물이 관심을 끌며, 동일물이 단결정 실리콘에 적용된다. 다른 한편 당분간 갈륨 비화물은 가능성이 보다 낮으나, 미래에는 여기에 기술된 종류의 복합형 보상 박막 트랜지스터가 제외되지 않을 것이다.

Claims (18)

  1. 공유 기판 상에 제공되고 동작가능하게 연결되는 제1 및 제2 트랜지스터를 포함하는 집적 무기/유기 보상 박막 트랜지스터 회로로서,
    상기 제1 트랜지스터는 무기 박막 트랜지스터이고 상기 제2 트랜지스터는 유기 박막 트랜지스터이며, 별개의 게이트 전극들이 각 트랜지스터에 제공되고, 상기 보상 박막 트랜지스터 회로는 다층 박막 구조를 형성하며,
    상기 무기 박막 트랜지스터는 n-채널 트랜지스터이고 유기 박막 트랜지스터는 p-채널 트랜지스터이고, 또는 역으로 사용하는 것이 가능하며, 각 경우에 상기 유기 액티브 트랜지스터 물질은 p-채널 유기 반도체 물질 또는 n-채널 유기 반도체 물질이고, 상기 유기 반도체 물질은, 상기 아이솔레이션 층 또는 층들이 제2 트랜지스터의 영역에서 끊어지도록, 적어도 하나의 적당히 패턴된 아이솔레이팅층 상에 대략 전체적인 층(global layer)으로 제공되고, 이에 의하여 임의의 경우에 상기 제2 트랜지스터 내의 유기 액티브 반도체는 그 소스 및 드레인 전극과 접촉하며 제1 트랜지스터에 대하여 완전히 전기적 절연인 것을 특징으로 하는 집적 무기/유기 보상 박막 트랜지스터 회로.
  2. 제 1항에 있어서,
    상기 무기 액티브 반도체 물질은, 수소화된 비정질 실리콘(a-Si:H), 수소화된 또는 비수소화된 미정질(unhydrogenated microcrystalline) 실리콘(μc -Si:H; μc-Si), 수소화된 또는 비수소화된 다결정 실리콘(pc-Si:H; pc-Si), 단결정 실리콘, 구리-도핑된 다결정 게르마늄(pc-Ge:Cu), 카드뮴 셀레나이드(CdSe), 카드뮴 텔루라이드(CdTe), 또는 상기 물질을 기초로 하는 단결정 형태의 복합 무기 반도체들 중에서 선택되는 것을 특징으로 하는 집적 무기/유기 보상 박막 트랜지스터 회로.
  3. 제 2항에 있어서,
    상기 무기 박막 트랜지스터는 n-채널 트랜지스터이고, 여기서 상기 무기 액티브 반도체 물질은 수소화된 비정질 실리콘(a-Si:H)인 것을 특징으로 하는 집적 무기/유기 보상 박막 트랜지스터 회로.
  4. 제 2항에 있어서,
    상기 무기 박막 트랜지스터는 p-채널 트랜지스터이고, 여기서 상기 무기 액티브 반도체 물질은 p-채널 실리콘 물질인 것을 특징으로 하는 집적 무기/유기 보상 박막 트랜지스터 회로.
  5. 제 1항에 있어서,
    상기 유기 박막 트랜지스터에서의 상기 액티브 반도체 물질은 비분자량(specific molecular weight)을 가지는 적어도 하나의 다중결합된 유기 화합물을 포함하는 것을 특징으로 하는 집적 무기/유기 보상 박막 트랜지스터 회로.
  6. 제 5항에 있어서,
    상기 다중결합된 유기 화합물 또는 화합물들은, 결합된 올리고머, 다환 방향족 탄화수소 또는 폴리엔(polyenes) 중에서 선택되는 것을 특징으로 하는 집적 무기/유기 보상 박막 트랜지스터 회로.
  7. 제 6항에 있어서,
    상기 유기 박막 트랜지스터는 p-채널 트랜지스터이고, 여기서 상기 유기 반도체 물질은 펜타센(pentacene)인 것을 특징으로 하는 집적 무기/유기 보상 박막 트랜지스터 회로.
  8. 제 1항에 있어서,
    상기 유기 박막 트랜지스터는 n-채널 트랜지스터이고, 여기서 상기 유기 액티브 반도체 물질은 구리 헥사데카플루오로프탈로시아닌 (hexadecafluorophtalocyanine)(F16CuPc)인 것을 특징으로 하는 집적 무기/유기 보상 박막 트랜지스터 회로.
  9. 제 1항에 있어서,
    상기 유기 박막 트랜지스터의 소스 전극 및 드레인 전극은 상기 유기 박막 트랜지스터의 박막 구조에서 하나의 동일한 레벨로 제공되는 것을 특징으로 하는 집적 무기/유기 보상 박막 트랜지스터 회로.
  10. 공유 기판 상에 제공되고 동작 가능하게 연결되는 제1 및 제2 트랜지스터를 포함하며, 상기 제1 트랜지스터는 무기 박막 트랜지스터이고 상기 제2 트랜지스터는 유기 박막 트랜지스터이며, 상기 보상 박막 트랜지스터 회로는 연속적으로 증착 및 패턴된 박막층들을 가지는 다층 박막 구조를 형성한 집적 무기/유기 보상 박막 트랜지스터 회로의 제조방법으로서,
    공유 기판 상에 각각 제1 및 제2 트랜지스터용 별개의 게이트 전극을 증착하는 단계,
    유기 박막 트랜지스터의 박막구조에서 동일 레벨로 유기 박막 트랜지스터의 소스 및 드레인 전극용 물질을 증착하는 단계,
    n-채널 무기 액티브 반도체 물질 및 p-채널 유기 액티브 반도체 물질을 각각 증착함으로써, 무기 박막 트랜지스터를 n-채널 트랜지스터로 형성하고, 유기 박막 트랜지스터를 p-채널 트랜지스터로 형성하는 단계,
    또는 이에 대응하여 n-채널 유기 액티브 반도체 물질 및 p-채널 무기 액티브 반도체 물질을 각각 증착함으로써, 유기 박막 트랜지스터를 n-채널 트랜지스터로 형성하고, 무기 박막 트랜지스터를 p-채널 트랜지스터로 형성하는 단계,
    제2 트랜지스터의 소스 및 드레인 전극 및 게이트 아이솔레이터를 노출시키도록 적절히 패터닝함으로써 제1 트랜지스터 상부에 그리고 제2 트랜지스터의 영역 에서 중단된 적어도 하나의 전체적인 아이솔레이팅층을 제공하는 단계, 및
    상기 아이솔레이션 층 또는 층들의 상단부 상에 전체적인 층으로 그리고 상기 제2 트랜지스터의 노출부를 덮도록 상기 유기 액티브 반도체 물질을 제공하여, 이에 의하여 상기 제2 트랜지스터 내의 유기 액티브 반도체가 그 소스 및 드레인 전극과 접촉하고 그리고 상기 아이솔레이팅 층 또는 층들의 상기 단속적(broken)인 프로파일의 요각부에 의하여 제1 트랜지스터에 대하여 완전히 전기적으로 절연되는 단계를 포함하는 것을 특징으로 하는 집적 무기/유기 보상 박막 트랜지스터 회로의 제조방법.
  11. 공유 기판 상에 제공되고 동작가능하게 연결되는 제1 및 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 무기 박막 트랜지스터이고 상기 제2 트랜지스터는 유기 박막 트랜지스터이며, 상기 보상 박막 트랜지스터 회로는 연속적으로 증착 및 패턴된 박막층들을 가지는 다층 박막 구조를 형성하는 무기/유기 보상 박막 트랜지스터 회로의 제조방법으로서,
    공유기판 상에 두개의 트랜지스터 각각에 대하여 제1 금속의 별개의 게이트 전극을 증착하는 단계,
    각 게이트 전극 상부에 별개의 실리콘 질화물(SiNx)의 무기 아이솔레이터를 증착하는 단계,
    제1 트랜지스터의 게이트 전극을 형성하게 되는 게이트 전극들 중의 하나 상에 수소화된 비정질 실리콘(a-Si:H)의 형태로 무기 액티브 반도체를 증착하는 단계,
    제1 트랜지스터의 소스 및 드레인 콘택으로서 n+도핑된 수소화된 비정질 실리콘(n+a-Si:H)층 또는 수소화된 미정질 실리콘(n+μc -Si:H)층, 또는 수소화된 다결정 실리콘(n+pc-Si:H)층을 증착 및 패터닝하는 단계,
    상기 소스 및 드레인 콘택 상부에 제2 금속의 형태로 제1 트랜지스터의 소스 및 드레인 전극을 증착 및 패터닝하는 단계,
    상기 박막 구조에서 동일층 레벨로 제3 금속의 형태로 제2 트랜지스터의 소스 및 드레인 전극을 증착 및 패터닝하는 단계,
    전체 유기 박막 트랜지스터 상부에 아이솔레이팅 이중층을 형성하고, 이 이중층을 제2 트랜지스터 내에 소스 및 드레인 전극 및 게이트 아이솔레이터가 노출되도록 패터닝하는 단계,
    그 후 펜타센층이 상기 아이솔레이팅 이중층 및 제2 트랜지스터의 노출부 상에 증착되어, 상기 노출된 부분에서의 펜타센층은 유기 박막 트랜지스터의 액티브 반도체 물질을 형성하고, 상기 아이솔레이팅 이중층의 프로파일의 요각부 엣지에 의해 끊어진 추가의 펜타센층에 대하여 전기적으로 절연되도록 제공되는 단계를 포함하는 것을 특징으로 하는 무기/유기 보상 박막 트랜지스터 회로의 제조방법.
  12. 제 11항에 있어서,
    상기 무기 박막 트랜지스터 형성 단계들은 역방향의 엇갈린 3층구조를 형성하는 3중층 공정으로 구체화되는 것을 특징으로 하는 무기/유기 보상 박막 트랜지스터 회로의 제조방법.
  13. 제 11항에 있어서,
    상기 무기 박막 트랜지스터 형성 단계들은 백-채널 에칭공정으로 구체화되는 것을 특징으로 하는 무기/유기 보상 박막 트랜지스터 회로의 제조방법.
  14. 제 11항에 있어서,
    상기 유기 박막 트랜지스터에서 펜타센의 형태로 상기 액티브 반도체는 폴리메틸메타크릴레이트(PMMA) 및 노볼락 포토레지스트의 단속적인 이중층의 요각 프로파일에 의하여 절연되는 것을 특징으로 하는 무기/유기 보상 박막 트랜지스터 회로의 제조방법.
  15. 제 11항에 있어서,
    금을 열적 증발 건조함으로써 상기 유기 박막 트랜지스터의 소스 및 드레인 전극을 형성하는 것을 특징으로 하는 무기/유기 보상 박막 트랜지스터 회로의 제조방법.
  16. 제 11항에 있어서,
    상기 아이솔레이팅 이중층 상부에 증착된 펜타센층을 제거하는 것을 특징으로 하는 무기/유기 보상 박막 트랜지스터 회로의 제조방법.
  17. 제4항에 있어서,
    상기 p채널 실리콘 물질은 p-채널 수소화된 비정질 실리콘(a-Si:H)인 것을 특징으로 하는 무기/유기 보상 박막 트랜지스터 회로.
  18. 제6항에 있어서,
    상기 다환 방향족 탄화수소는 폴리아센(polyacenes)인 것을 특징으로 하는 무기/유기 보상 박막 트랜지스터 회로.
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