JP2008010566A - 半導体デバイス - Google Patents

Abstract

【課題】本発明は、縦型有機トランジスタ及び縦型無機トランジスタを用いたインバータ特性を示す半導体デバイスを提供することを課題とする。
【解決手段】第一の電極３１と、第一の電極上３１の第一の半導体層３２、３４と、第一の半導体層３２、３４上の第三の電極３５と、第一の半導体層３２、３４の導電型と導電型が異なる第三の電極上３５の第二の半導体層３６、３８と、第二の半導体層３６、３８に挿入された第五の電極３９と、第一の半導体層３２、３４に挿入された第二の電極３３と、第二の半導体層３６、３８中に挿入された第四の電極３７とを有することを特徴とする半導体デバイス。
【選択図】図６

Description

本発明は半導体デバイスに係り、特に、複数の縦型有機・無機トランジスタを用いたことを特徴とするインバータ特性を示す半導体デバイスに関するものである。

従来、高性能が求められるデバイスにおける電界効果型トランジスタ（ＦＥＴ，Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）としては、例えばＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが用いられることが一般的であった。一方、大電流を流すことが可能で、高い動作速度の実現が可能な電界効果型トランジスタとしては、縦型トランジスタ（ＳＩＴ，Ｓｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）が提案されている。

図１は、縦型トランジスタ（ＳＩＴ）の動作機構を説明する概略断面図である。縦型トランジスタは、一般的に、ｎ＋ソース電極１０１とｎ＋ドレイン電極１０２に挟まれた半導体層１０４に、ｐ＋ゲート１０３が挿入された構造をしている。ｐ＋ゲート電極１０３に電圧を印加したとき、両側にあるｐ＋ゲート１０３から半導体層１０４中に伸びてきた空乏層（図中点線で示した部分）１０５がお互いにちょうど接触するときの電圧に対して、ゲート電圧が小さい場合に、オン状態になる。オフ状態にするには、ｐ＋ゲート１０３とｎ＋ソース電極１０１との間に負の電圧を印加して、電位レベルを持ち上げる。つまり、ｎ＋ソース電極１０１とｎ＋ドレイン電極１０２との間に流れる電流Ｉｄｓは、ｐ＋ゲート１０３に印加された電圧とドレイン電圧Ｖｄｒによって生じる電位障壁の高さによって決まる。このような動作をする縦型トランジスタは、ノーマリーオン特性のトランジスタと呼ばれているが、ノーマリーオフ特性を有するように形成することも可能である。

このような縦型トランジスタは、ＭＯＳなどの電界効果型トランジスタと比較した場合、導電層の水平方向に電流を流す横型に対して、導電層の垂直方向に電流を流す縦型であるので、トランジスタの電流経路であるチャネル長を導電層厚さ程度に短くすることが可能であり、且つドレイン電流を大きく取ることができるので、トランジスタを高速度で動作させることが可能である。また、素子構造が簡単で素子サイズを小さくできる特徴を有している。

縦型トランジスタはこのような特徴を有しているため、例えば、有機ＥＬ層などの発光層の制御素子（スイッチング素子と呼ぶ場合もある）として用いられる場合には、有機ＥＬ層を用いた表示装置が、高速応答性を要求されるため、横型トランジスタよりも適していると言える。

一方、近年、軽量化や携帯性や柔軟性の必要性から、有機材料をエレクトロニクス分野にも用いることが提案されており、このため、有機材料を用いた様々な縦型トランジスタが提案されている。

このように、有機材料からなるトランジスタと有機材料からなる発光層を組み合わせることで、発光層と当該発光層の制御素子の双方を有機材料により形成した発光素子が実現できる（非特許文献１参照）。また、有機半導体を用いた縦型トランジスタとしては、ＣｕＰｃ（銅フタロシアニン）をソース電極、ドレイン電極で挟み、ゲート電極にスリット状のアルミニウム薄膜をＣｕＰｃ層に埋め込んで形成したものが報告されている（非特許文献２参照）。また、有機トランジスタを有する発光素子としては、正孔輸送材料としてα-ＮＰＤ（ビス−１-ＮナフチルＮフェニルベンジジン）、発光材料としてＡｌｑ_３（８−ヒドロキシキノレートアルミニウム錯化合物）を使用し、ゲート電極をα-ＮＰＤ層中に配置した、縦型有機発光トランジスタの性能が報告されている（非特許文献３参照）。
Ｔｈｉｎ Ｓｏｌｉｄ Ｆｉｌｍｓ ３３１（１９９８）５１−５４ 工藤ら、Ｔ．ＩＥＥ Ｊａｐａｎ，Ｖｏｌ．１１８−Ａ，Ｎｏ．１０，（１９９８） Ｐ１１６６−１１７１ 池上ら、電子情報通信学会、ＯＭＥ２０００−２０，Ｐ４７−５１

このように、縦型有機トランジスタは有機ＥＬ層などの発光層の制御素子として十分に利用可能であることが判明した。現在は、フレキシブルシートディスプレイの実現化へ向けた活発な研究開発がなされている。フレキシブルシートディスプレイの実現のためには、発光層の制御素子としての発光層に一対一で対応している個々のトランジスタを総括して制御する素子（論理素子）が必要であるが、この素子は未開発であるという問題があった。

本発明は、上記の点に鑑みてなされたものであり、インバータ特性を示すことができる半導体デバイスを提供することを目的とする。

上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。

請求項１の発明は、第一の電極と、前記第一の電極上の第一の半導体層と、前記第一の半導体層上の第三の電極と、前記第一の半導体層の導電型と導電型が異なる前記第三の電極上の第二の半導体層と、前記第二の半導体層上の第五の電極と、前記第一の半導体層に挿入された第二の電極と、前記第二の半導体層に挿入された第四の電極とを有することを特徴とするものである。

請求項２の発明は、請求項１に記載された、前記第二の電極及び前記第四の電極は、櫛状、メッシュ状、又は多孔板状であることを特徴とするものである。

請求項３の発明は、請求項１又は２に記載された、前記第一の電極には第一の電源電圧が印加されており、前記第二の電極及び前記第四の電極には入力電圧が印加されており、前記第三の電極から出力電圧が取り出されており、前記第五の電極には第二の電源電圧が印加されていることを特徴とするものである。

請求項４の発明は、請求項１乃至３のいずれか１項に記載された、前記第一の半導体層及び前記第二の半導体層は、それぞれ独立に、（１）ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、及びそれらの誘導体、並びに（２）フタロシアニン系化合物、アゾ系化合物、ペリレン系化合物、及びそれらの誘導体、並びに（３）ヒドラゾン系化合物、トリフェニルメタン系化合物、ジフェニルメタン系化合物、スチルベン系化合物、アリールビニル系化合物、ピラゾリン系化合物、トリフェニルアミン系化合物、トリアリールアミン系化合物、及びそれらの誘導体、並びに（４）ポリ−Ｎ−ビニルカルバゾール、ハロゲン化ポリ−Ｎ−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、及びそれらの変性体、並びに（５）フラーレン、及びカーボンナノチューブからなる群より選択される少なくとも一種の有機化合物、又は金属酸化物からなることを特徴とするものである。

請求項５の発明は、請求項１乃至３のいずれか１項に記載された、前記第一乃至第四電極は、それぞれ独立に、クロム、タリウム、チタン、銅、アルミニウム、モリブデン、タングステン、ニッケル、金、パラジウム、白金、銀、錫、リチウム、カルシウム、インジュウム錫酸化物、酸化亜鉛などの導電性金属酸化物、導電性ポリアニリン、導電性ポリピロール、導電性ポリチアジル、導電性ポリマーよりなる群から選択される少なくとも１種の材料を含むことを特徴とするものである。

請求項６の発明は、第一の電極と、前記第一の電極上の絶縁層と、前記絶縁層上の別領域に設けられた第一の半導体層及び前記第一の半導体層と導電型が異なる第二の半導体層と、前記第一の半導体層上に設けられた第二の電極及び第三の電極と、前記第二の半導体層上に設けられた第四の電極及び第五の電極とを有することを特徴とするものである。

請求項７の発明は、請求項６に記載された、前記第一の電極と前記絶縁層との間に導電性基板を有することを特徴とするものである。

請求項８の発明は、請求項６又は７に記載された、前記第一の電極には入力電圧が印加されており、前記第二の電極には第一の電源電圧が印加されており、前記第三の電極及び前記第四の電極には出力電圧が取り出されており、前記第五の電極には第二の電源電圧が印加されていることを特徴とするものである。

請求項９の発明は、請求項６乃至８のいずれか１項に記載された、前記第一の半導体層及び前記第二の半導体層は、それぞれ独立に、（１）ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、及びそれらの誘導体、並びに（２）フタロシアニン系化合物、アゾ系化合物、ペリレン系化合物、及びそれらの誘導体、並びに（３）ヒドラゾン系化合物、トリフェニルメタン系化合物、ジフェニルメタン系化合物、スチルベン系化合物、アリールビニル系化合物、ピラゾリン系化合物、トリフェニルアミン系化合物、トリアリールアミン系化合物、及びそれらの誘導体、並びに（４）ポリ−Ｎ−ビニルカルバゾール、ハロゲン化ポリ−Ｎ−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、及びそれらの変性体、並びに（５）フラーレン、及びカーボンナノチューブからなる群より選択される少なくとも一種の有機化合物、又は金属酸化物からなることを特徴とするものである。

請求項１０の発明は、請求項６乃至８のいずれか１項に記載された、前記第一乃至第五電極は、それぞれ独立に、クロム、タリウム、チタン、銅、アルミニウム、モリブデン、タングステン、ニッケル、金、パラジウム、白金、銀、錫、リチウム、カルシウム、インジュウム錫酸化物、酸化亜鉛などの導電性金属酸化物、導電性ポリアニリン、導電性ポリピロール、導電性ポリチアジル、導電性ポリマーよりなる群から選択される少なくとも１種の材料を含むことを特徴とするものである。

上述の如く本発明によれば、複数の縦型有機・無機トランジスタを用いたことを特徴とするインバータ特性を示す半導体デバイスを提供することができる。

次に、本発明を実施するための最良の形態について図面と共に説明する。

図２（Ａ）は、本発明の第1実施例を示す縦型トランジスタを説明するための、基本ユニット（縦型トランジスタ単素子）を模式的に示した断面図である。図２（Ａ）は、図２（Ｂ）に示した縦型トランジスタのａ−ａ断面図である。

図２に示した縦型トランジスタは、大略すると、キャリアを放出するソース領域３と、ソース領域３から当該キャリアを受け取るドレイン領域５と、ソース領域３及びドレイン領域５の間に形成されたゲート電極４とよりなる。

ゲート電極４の近傍には、ソース領域３およびドレイン領域５を構成する材料との界面において、ショットキー接合性を有するように材料構成している。その効果に関しては後述する。

ソース領域３に電気的に接続されるソース電極２と、ドレイン領域５に電気的に接続されるドレイン電極６が設けられており、接触抵抗を低減して効率よくソース領域３とドレイン領域５の間に電圧を印加することが可能と
なっている。この場合、ソース電極２とドレイン電極６は、ゲート電極４を挟んで対向するように形成されていると好適である。

また、ソース電極２は、インジュウム錫酸化物（ＩＴＯ）などの導電性材料からなり、基板１上に形成されている。基板１は、ガラスなどからなるが、これに限定されるものではなく、プラスチック、石英、アンドープ・シリコン、高ドープ・シリコン、マイカなどのうち少なくともいずれか一つの材料を用いて形成する。また、プラスチックとしては、ポリエチレン系、ポリカーボネート系、マイラー系、及びポリイミド系の材料を用いる。

ソース領域３は、ソース電極２を覆うようにソース電極２上に形成され、ソース領域３の上には、ゲート電極４が形成され、ゲート電極４の上にはドレイン領域５が形成され、さらにドレイン領域５上にはドレイン電極６が形成されている。

本実施例による、キャリアのポテンシャルエネルギーの高さを図で示すことは、かなり、困難であるので、図３は、一つの縦型トランジスタにおけるキャリアのポテンシャルエネルギーの高さを示すグラフである。

ソース電極２とドレイン電極６の間にバイアス電圧（Ｖ_ＤＳ）を印加した場合、キャリアのポテンシャルエネルギーは線形の傾斜で表すことができる（図中、Ｓ：ソース電極２からＤ：ドレイン電極６に向かう破線）。この場合、ソース電極２とドレイン電極６間の電圧差を大きくした場合に傾斜は急角度になる。一方、ゲート電極４にゲート電圧Ｖ_Ｇを加えていくと、ゲート電極４の周辺に空乏層が次第に広がるので、キャリア（図中、黒丸で表示）に対するエネルギー障壁（鞍部点ポテンシャル）が次第に高く（大きく）なる。

縦型トランジスタにおいては、このようにバイアス電圧Ｖ_ＤＳ及びゲート電圧Ｖ_Ｇの印加による、鞍部点ポテンシャルの増減を制御することで、ソース領域２からドレイン領域６に移動するキャリアの量を制御する。この場合、キャリアは、ゲート電極４の隙間を通ってソース領域２からドレイン領域５へと移動する。このため、ゲート電極４にはキャリアが移動する空間的な隙間を形成することが好ましく、例えばゲート電極４は櫛状に形成されており、キャリアは櫛状ゲート電極の隙間を空乏層制御された実効的な空間的隙間を通って移動する。ゲート電極４はこの形状に限定されるものではなく、例えばメッシュ状や多孔板状に形成して用いることができる。

図４（Ａ）〜（Ｃ）は、上記の縦型トランジスタに用いるゲート電極の形状の例を模式的に示した平面図である。これらの図は、ゲート電極を、ソース電極２又はドレイン電極６側から平面視した図である。

まず、図４（Ａ）は、ゲート電極７４は櫛状に形成され、櫛状の電極の隙間にはキャリアが移動する経路、すなわち電流経路７４ａが形成されている。

ゲート電極は、図４（Ｂ）に示すように形成されていてもよい。図４（Ｂ）に示すゲート電極８４は、複数の導電体が、互いに直交するようにして組み合わされて、いわゆるメッシュ状に構成されており、メッシュの目（穴）には、キャリアが移動する電流経路８４ａが形成されている。

また、ゲート電極は、図４（Ｃ）に示すように形成されていてもよい。図４（Ｃ）に示すゲート電極９４は、いわゆる多孔板状に形成され、平板状の導電体に、孔状のキャリアが移動する電流経路９４ａが多数形成されている形状を有している。このように、ゲート電極は、様々な形状で形成することが可能であるが、いずれもゲート電圧が印加される導電材料よりなる電圧印加部分を有し、当該電圧印加部分に隣接して電流経路が形成される構成となっている。

本発明は、上記の構成を有する縦型トランジスタを複数個組み合わせたものであり、ゲート電極に隣接するトランジスタの電流経路であるチャネル（上記７４ａ、８４ａ、９４ａを含む電流経路）長を、ソース領域３とドレイン領域５の膜厚に対応させている。そのため、薄い構成にすること、動作抵抗を低くして動作速度を向上させること、そして電流密度の向上がそれぞれ可能となる。

ゲート電極４とソース領域３及びドレイン領域５との接触をショットキー接触とすると、当該ショットキー接触により形成されるエネルギー障壁（鞍部点ポテンシャル高さ）を利用して、ソース領域３とドレイン領域５の間のリーク電流を低減可能になると共に、オン／オフ比を向上させることで、より応答速度を向上させることができる。

ソース電極２とソース領域３との間の、及びドレイン電極６とドレイン領域５との間のそれぞれの接触は、オーミック接触であると接触抵抗が低減されてトランジスタの特性が良好となる。

ソース電極２、ゲート電極４、及びドレイン電極６は、クロム（Ｃｒ）、タリウム（Ｔａ）、チタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、錫（Ｓｎ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、ＩＴＯ等の導電性の酸化物、並びに導電性ポリアニリン、導電性ポリピロール、及び導電性ポリチアジルのような導電性ポリマーよりなる群から選択される少なくとも１種の材料で構成されている。ソース電極２、ゲート電極４、及びドレイン電極６が上記材料で構成されている場合には、接触抵抗を低減して電気特性を改善することができる。そして、これらの電極材料は、蒸着、スパッタリング、化学蒸着、電着、無電解メッキ、スピンコーティング、印刷、及び塗布よりなる群から選択された方法により、形成される。

本実施例の図６に示すような縦方向に複合した縦型トランジスタの場合、ソース領域３２及びドレイン領域３４が、金属酸化物層により形成されているため、キャリアの移動度が高くなる。

金属酸化物層としては、例えば酸化亜鉛（ＺｎＯ）層を用いると好適であり、トランジスタのキャリアの移動度が高く、可視光を透過させることが可能なソース領域３２とドレイン領域３４を形成することが可能で、ｎ型の導電型を示す縦型トランジスタが実現される。

ＣＭＯＳ型のインバータを実現する場合には、ＺｎＯ縦型トランジスタの上に、例えば、ペンタセン有機半導体材料を用いると好適である。ソース領域３２及びドレイン領域３４は、ペンタセンにより形成されている。

ゲート電極３３は、例えば金（Ａｕ）より構成される。また、ゲート電極３７は、例えばアルミニウム（Ａｌ）より構成される。

本実施例で、ソース領域３２及びドレイン領域３４として用いる酸化亜鉛層のエネルギーバンドギャップは、常温で３．３ｅＶ〜３．６ｅＶである。このため、酸化亜鉛層は、常温で可視光を透過することができる。また、本実施例による金属酸化物、例えば酸化亜鉛は、アンドープでｎ型の半導体的な性質を示すが、ＩＩＩ族元素、例えばＡｌ（アルミニウム）、Ｇａ（ガリウム）、Ｉｎ（インジウム）、Ｂ(ボロン)等の元素を添加する量を制御することが可能である。1
また、電極と有機半導体界面に、電荷輸送層（電荷注入層）（図示しない）の少なくとも一層を設けることにより、電極と半導体界面のダイポールを小さくすることが可能である。これにより、電極から有機半導体層に対する電荷注入効率が向上し、縦型トランジスタのオン／オフ比が大きくなることにより、さらなる大電流化と高速動作が可能となる。

電荷輸送層（電荷注入層）の候補となる材料は、（ａ）ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、及びそれらの誘導体から選択される少なくとも１種のアセン分子材料、或いは、（ｂ）銅フタロシアニン系化合物（ＣｕＰｃ）、アゾ系化合物、ペリレン系化合物、及びそれらの誘導体から選択される少なくとも１種の顔料、或いは、（ｃ）ヒドラゾン系化合物、トリフェニルメタン系化合物、ジフェニルメタン系化合物、スチルベン系化合物、アリールビニル系化合物、ピラゾリン系化合物、トリフェニルアミン誘導体（ＴＰＤ）、トリアリールアミン系化合物、（２，２’，７，７’−ジフェニルアミノ−スピロ−９，９’ビフルオレン（Ｓｐｉｒｏ−ＴＡＤ）、Ｎ，Ｎ−７−ジ−１−ナフチル−Ｎ，Ｎ′−ジフェニル−４，４’−ジアミノ−ビフェニル（Ｓｐｉｒｏ−ＮＰＢ）、４，４’，４”−トリス［３−メチルフェニル−（フェニル）−アミノ］−トリフェニル−アミン（ｍＭＴＤＡＴＡ）、２，２’，７，７’−テトラキス（２，２−ジフェニルビニル）スピロ−９，９’−ビフルオレン（Ｓｐｉｒｏ−ＤＰＶＢｉ）、４，４’，ビス（２，２−ジフェニルビニル）ビフェニル（ＤＰＶＢｉ）、アルミニウム−トリソキシキノリン（Ａｌｑ）、８−ヒドロキシキノリンアルミニウム（Ａｌｑ_３）、トリス（４−メチル−８−ヒドロキシキノレート）アルミニウム錯化合物（Ａｌｍｑ_３）、及びそれらの誘導体から選択される少なくとも１種の低分子化合物、或いは、（ｄ）ポリ−ｐ−フェニレンビニレン（ＰＰＶ）、ビフェニル基を有するポリマー（Ｂｉｐｈｅｎｙｌ−Ｐｏｌｙｍｅｒｓ）、ジアルコキシ基を有するポリマー（Ｄｉａｌｋｏｘｙ−Ｐｏｌｙｍｅｒｓ）、アルコキシ−フェニル−ＰＰＶ、フェニル−ＰＰＶ、フェニル−ジアルコキシ−ＰＰＶコポリマー、ポリ（２−メトキシ−５−（２’−エチル−ヘキシルオキシ）−１，４−フェニレンビニレン）（ＭＥＨ−ＰＰＶ）、ＰＥＤＯＴ：ポリ（エチレンジオキシチオフェン）（ＰＥＤＯＴ）、ポリスチレンスルフォン酸（ＰＳＳ）、ポリアニリン（ＰＡＮＩ）、ポリ−Ｎ−ビニルカルバゾール、ハロゲン化ポリ−Ｎ−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、及びそれらの変性体から選択される少なくとも１種の高分子化合物、或いは、（ｅ）トリフェニルアミン誘導体（ＴＰＤ）、トリアリールアミン化合物、（２，２’，７，７’−ジフェニルアミノ−スピロ−９，９’ビフルオレン（Ｓｐｉｒｏ−ＴＡＤ）、Ｎ，Ｎ−７−ジ−１−ナフチル−Ｎ，Ｎ′−ジフェニル−４，４’−ジアミノ−ビフェニル（Ｓｐｉｒｏ−ＮＰＢ）、４，４’，４”−トリス［３−メチルフェニル−（フェニル）−アミノ］−トリフェニル−アミン（ｍＭＴＤＡＴＡ）、及びそれらの誘導体から選択される少なくとも１種の低分子化合物、或いは、（ｆ）ポリ（エチレンジオキシチオフェン）（ＰＥＤＯＴ）、ポリスチレンスルフォン酸（ＰＳＳ）、ポリアニリン（ＰＡＮＩ）、及びそれらの変性体から選択される少なくとも１種の高分子化合物のいずれかを含む材料よりなる。

次に、本実施例による縦型トランジスタの製造方法を示す。図５（Ｉ）〜（ＩＸ）について、手順を追って説明する。

図５（Ｉ）に示す工程では、基板３０の上面に電極材料を成膜して第一の電極であるソース電極３１を形成する。例えば、透明な０．７ｍｍ厚のガラス基板（コーニング社製無アルカリガラス１７３７Ｆ）の上面にＩｎ酸化物とＳｎ酸化物とからなるＩＴＯ透明電極をＲＦスパッタリングにより成膜して、膜厚が１１０ｎｍのソース電極３１を形成する。

図５（ＩＩ）に示す工程では、ソース電極３１を覆うように、ソース電極３１上に第一の半導体層であるソース領域３２を形成した。例えば、酸化亜鉛（ＺｎＯ）層を室温、０．８Ｐａの真空条件下においてＲＦパワー７５Ｗでスパッタリングによる成膜により、膜厚が６０ｎｍとなるように形成し、ソース領域を形成する。

図５（ＩＩＩ）に示す工程では、例えば、ソース領域３２の上面にラインとスペースが、それぞれ２０μｍの櫛型のメタルマスクを配置して、第二の電極であるゲート電極３３の材料であるＡｕを、室温、６．５×１０^−３Ｐａの真空条件下において真空蒸着法による成膜により、膜厚が３０ｎｍとなるように形成する
図５（ＩＶ）に示す工程では、酸化亜鉛（ＺｎＯ）層を室温、０．８Ｐａの真空条件下においてＲＦパワー７５Ｗでスパッタリングによる成膜により、膜厚が６０ｎｍとなるように形成し、第一の半導体層であるドレイン領域３４を形成する。

図５（Ｖ）に示す工程では、ドレイン領域３４上に、電極材料を成膜してドレイン電極３５を形成する。電極材料は、Ａｕを５０ｎｍの厚さに成膜して第三の電極であるドレイン電極３５を形成する。

図５（ＶＩ）に示す工程では、ドレイン電極３５の上に、第二の半導体道であり、次のソース領域層である、ペンタセン層３６を室温、１．３〜３．９×１０^−３Ｐａの真空条件下において真空蒸着法による成膜により、膜厚が７０ｎｍとなるように形成する。

図５（ＶＩＩ）に示す工程では、ペンタセン層３６の上面に、第四の電極である二つ目のゲート電極３７となる、例えば、ラインとスペースが、それぞれ、２０μｍの櫛型のメタルマスクを配置して、ゲート電極３７の材料であるＡｌを室温、６．５×１０^−３Ｐａの真空条件下において真空蒸着法による成膜により、膜厚が３０ｎｍとなるように形成する。

図５（ＶＩＩＩ）に示す工程では、第二の半導体層であり、二つ目のドレイン領域層である、ペンタセン層３８を室温、１．３〜３．９×１０^−３Ｐａの真空条件下において真空蒸着法による成膜により、膜厚が７０ｎｍとなるように形成する。

最後に、図５（ＩＸ）に示す工程では、電極材料は、Ａｕを５０ｎｍの厚さに成膜して、第五の電極であるドレイン電極３９を形成する。

その結果、図６に示した構造の縦型トランジスタが形成される。

図７は、図２に示した基本ユニット（縦型トランジスタ単素子）構造である。基板１を透明な０．７ｍｍ厚のガラス基板（コーニング社製無アルカリガラス１７３７Ｆ）によって、ソース電極２をＩＴＯ膜によって、ソース領域３をＺｎＯによって、ゲート電極４をＡｕによって、ドレイン領域５をＺｎＯによって、ドレイン電極６をＡｕによってそれぞれ図５（Ｉ）〜（Ｖ）に示した条件で作製したＺｎＯ縦型トランジスタの静特性である。ソース−ドレイン電圧、０Ｖ〜３Ｖの範囲で、数ｍＡオーダーの電流が、ゲート電圧、０Ｖ〜−１．５Ｖにより、−０．５Ｖステップで良好に変調されている。

図８は、図２に示した基本ユニット（縦型トランジスタ単素子）構造であって、基板１を透明な０．７ｍｍ厚のガラス基板（コーニング社製無アルカリガラス１７３７Ｆ）によって、ソース電極２をＩＴＯ膜によって、ソース領域３をペンタセンによって、ゲート電極４をＡｌによって、ドレイン領域５をペンタセンによって、ドレイン電極６をＡｕによってそれぞれ図５（Ｉ）〜（Ｖ）に示した条件で作製した、ペンタセン縦型トランジスタの静特性である。ソース−ドレイン電圧、０Ｖ〜−３Ｖの範囲で、０．数ｍＡオーダーの電流が、ゲート電圧、０．８Ｖ〜−０．８Ｖにより、０．２Ｖステップで良好に変調されている。

図５（Ｉ）〜（ＩＸ）の素子作製工程で得られた本発明による図６の縦型トランジスタは、図７及び図８で示した電気的特性の縦型トランジスタを２個、縦方向に積層したものである。

次に、本実施例による縦型トランジスタの、インバータの伝達特性について調べた結果を図１０に示す。図１０は、電源電圧(Ｖ_ＤＤ)（供給電圧（Ｖ_{ｓｕｐｐｌｙ}））−１．２Ｖに関する、入力電圧（Ｖ_ｉｎ）−２Ｖ〜２Ｖの範囲内で変化させたときの出力電圧（Ｖ_ｏｕｔ）の関係（伝達特性）である。入力電圧（Ｖ_ｉｎ）が低いときは、ドライブ側の縦型トランジスタが動作し、入力電圧（Ｖ_ｉｎ）を次第に大きくしていくにつれて、ドライブ側の縦型トランジスタが次第にオフとなり、今度は、負荷側の縦型トランジスタが動作し始める結果、このような特性が得られる。このようにして、インバータ動作の実現を示している。

上記図９に示したインバータの伝達は、図９（Ａ）及び（Ｂ）に示す回路を構成して、測定した。図９（Ａ）は、インバータ動作を実現するための回路構成が、第一の電極を接地、櫛状又はメッシュ状又は多孔板状の第二の電極を入力電圧（Ｖ_ｉｎ）端子、第三の電極を出力電圧（Ｖ_ｏｕｔ）端子、第五の電極を供給電圧（Ｖ_{ｓｕｐｐｌｙ}）端子、櫛状又はメッシュ状又は多孔板状の第四の電極端子は供給電圧（Ｖ_{ｓｕｐｐｌｙ}）端子である第五の電極に、それぞれ電気的に接続している。また、図９（Ｂ）は、インバータ動作を実現するための回路構成が、第一の電極を供給電圧（Ｖ_{ｓｕｐｐｌｙ}）端子、第三の電極を出力電圧（Ｖ_ｏｕｔ）端子、櫛状又はメッシュ状又は多孔板状の第四の電極端子を入力電圧（Ｖ_ｉｎ）端子、櫛状又はメッシュ状又は多孔板状の第二の電極を入力電圧（Ｖ_ｉｎ）端子である第四の電極に共通に固定し、第五の電極を接地に、それぞれ電気的に接続している。これにより、図１０に示すように、図９（Ａ）下部の回路図で表されるインバータ装置が実現できたことを確認した。

図５の工程において、有機半導体、例えば、ペンタセンのソース領域で電極近傍に電荷輸送層およびまたは電荷注入層を数ｎｍとなるように電極−有機半導体界面にＣｕＰｃを形成することで、電荷注入効率が向上し、インバータ装置の性能が、向上することが確認された。

図５に示すインバータ装置を作製する工程において、酸化亜鉛に換えて、酸化錫を成膜してそれぞれソース領域３２と、ドレイン領域３４を形成した。この場合においても、同様に上述の動作が確認された。

図５に示すインバータ装置を作製する工程において、酸化亜鉛に換えて、酸化クロムを成膜してそれぞれソース領域３２と、ドレイン領域３４を形成した。この場合においても、同様に上述の動作が確認された。

図５に示すインバータ装置を作製する工程において、Ａｕに換えてＰｔを用いてゲート電極３３を形成した。この場合にも、同様に上述の動作が確認された。

図５に示すインバータ装置を作製する工程において、Ａｕに換えてＰｄを用いてゲート電極３３を形成した。この場合にも、同様に上述の動作が確認された。

図５に示すインバータ装置を作製する工程において、Ａｕに換えてＡｌを用いてドレイン電極３５を形成した。この場合にも、同様に上述の動作が確認された。

図２に示すインバータ装置を作製する工程において、Ａｕに換えて導電性ポリアニリンを用いてドレイン電極３５を形成した。この場合にも、同様に上述の動作が確認された。

また、実施例２〜実施例８に示した装置についても、実施例１に記載した縦型トランジスタの場合と同様に、前記方法で、Ｉ〜Ｖ特性を測定した。その結果、実施例１による縦型トランジスタと、ほぼ同様の測定結果が得られ、実施例１の場合と同様の効果を奏することが確認された。

導電性基板上に絶縁層を配置し、第一の半導体層、及び第一の半導体材料とは導電型が異なる第二の半導体層を隣接して並べて配置し、第一の半導体層上に第二の電極及び第三の電極を、第二の半導体層上に第四の電極及び第五の電極を、導電性基板の裏面に第一の電極を順次有する複数の並列する横型トランジスタで構成したインバータ装置の例を以下に示す。

本実施例による縦型トランジスタの製造方法について、図１１（Ｉ）〜（ＩＸ）について、手順を追って説明する。

図１１（Ｉ）に示す工程では、導電性基板４２の上面に絶縁膜４３を形成する。例えば、Ｓｉ基板上にＳｉＯ_２を熱酸化により成膜して、形成する。

図１１（ＩＩ）に示す工程では、絶縁膜４３の上に、無機半導体層４５を形成した。例えば、酸化亜鉛（ＺｎＯ）層を、室温、０．８Ｐａの真空条件下においてＲＦパワー７５Ｗでスパッタリングによる成膜により、膜厚が１００ｎｍとなるように形成する。

図１１（ＩＩＩ）に示す工程では、絶縁膜４３の上に、有機半導体層４４を形成する。例えば、ペンタセン層を室温、１．３〜３．９×１０^−３Ｐａの真空条件下において真空蒸着法による成膜により、膜厚が１００ｎｍとなるように形成する。

図１１（ＩＶ）に示す工程では、有機半導体層４４と無機半導体層４５の表面に、電極Ａ〜Ｄである、ソース電極４６、４９及びドレイン電極４７、４８を形成した。例えば、Ａｕを室温、１．３〜３．９×１０^−３Ｐａの真空条件下において真空蒸着法による成膜により、膜厚が５０ｎｍとなるように形成する。

最後に、図１１（Ｖ）に示す工程では前記導電性の基板４２の下面に、電極Ｅであるゲート電極４１を形成する。例えば、真空蒸着法による成膜により、膜厚が５０ｎｍとなるようにＡｌを形成する。

このようにして作製した、横型のＺｎＯトランジスタの静特性を図１３に示す。また、横型のペンタセントランジスタの静特性を図１４に示す。両トランジスタともに、飽和特性を有する典型的で良好な性能を示している。

このトランジスタを用いて、ＣＭＯＳインバータを作製した結果を図１５に示す。インバータの回路構成は、図１２に示す回路接続を用いた。図１２（Ａ）は、ｎ型半導体を接地した場合の、インバータ接続回路、図１２（Ｂ）は、ｐ型半導体を接地した場合の、インバータ接続回路を示している。図１５に示す通り、両方方式の接地接続方法においてもインバータ動作を確認した。

基板上に、第一の電極、絶縁層、第一の半導体層、及び第一の半導体材料とは導電型が異なる第二の半導体層を隣接して並べて配置し、第一の半導体層に第二の電極及び第三の電極を、第二の半導体層に第四の電極及び第五の電極を順次有する複数の横型トランジスタで構成したインバータ装置の一例を示す。

本実施例による縦型トランジスタの製造方法について、図１６（Ｉ）〜（Ｖ）について、手順を追って説明する。

図１６（Ｉ）に示す工程では、基板５１の上面にゲート電極５２を形成する。例えば、ガラス基板上にＡｕ／Ｃｒを真空蒸着法により成膜して形成する。

図１６（ＩＩ）に示す工程では、ゲート電極５２の上に、絶縁膜５３を形成した。例えば、ＳｉＯ_２層を室温、０．８Ｐａの真空条件下においてＲＦパワー１００Ｗでスパッタリングによる成膜により、膜厚が５００ｎｍとなるように形成する。

図１６（ＩＩＩ）に示す工程では、絶縁膜５３の上に、無機半導体層５５を形成した。例えば、酸化亜鉛（ＺｎＯ）層を、室温、０．８Ｐａの真空条件下においてＲＦパワー７５Ｗでスパッタリングによる成膜により、膜厚が１００ｎｍとなるように形成する。

図１６（ＩＶ）に示す工程では、絶縁膜５３の上に、有機半導体層５４を形成した。例えば、ペンタセン層を室温、１．３〜３．９×１０^−３Ｐａの真空条件下において真空蒸着法による成膜により、膜厚が１００ｎｍとなるように形成する。

最後に、図１６（Ｖ）に示す工程では、有機半導体層５４と無機半導体層５５の表面に、電極Ｂ〜Ｅである、ソース電極５６、５９及びドレイン電極５７、５８を形成した。例えば、Ａｌを室温、１．３〜３．９×１０^−３Ｐａの真空条件下において真空蒸着法による成膜により、膜厚が５０ｎｍとなるように形成する。

このようにして作製した、横型のＺｎＯトランジスタ、及び、横型のペンタセントランジスタの静特性は、両トランジスタともに、飽和特性を有する典型的で良好な性能を示している。

このトランジスタを用いて、ＣＭＯＳインバータを作製した結果、図１５に示した伝達特性と同様の性能が得られた。インバータの回路構成は、図１７に示す回路接続を用いた。図１７（Ａ）は、ｎ型半導体を接地した場合の、インバータ接続回路、図１７（Ｂ）は、ｐ型半導体を接地した場合の、インバータ接続回路を示しており、両方方式の接地接続方法においてもインバータ動作を確認した。

第一の絶縁膜の金属酸化物が、シリコン酸化物、タンタル酸化物、チタン酸化物、アルミニウム酸化物、ハフニウム酸化物、ジルコン酸化物、ランタン酸化物、スカンジウム酸化物、プラセオジム酸化物、ビスマス酸化物、ニオブ酸化物、タングステン酸化物、イットリウム酸化物、シリコン窒化物よりなる群から選択される少なくとも１種の材料を含む構成においても好適であった。

本発明は、具体的に開示された実施例に限定されるものではなく、特許請求した本発明の範囲から逸脱することなく、種々の変形例や実施例が考えられる。そのため、上述の実施例は、あらゆる点で単なる例示に過ぎず限定的に解釈してはならない。本発明の範囲は請求の範囲によって示すものであり、明細書の本文にはなんら拘束されない。

本発明が、キャリアの移動度が高く、出力電圧の立ち上がり波形と立ち下り波形が急峻で、動作速度が高速度である、無機半導体と有機半導体とから構成される縦型トランジスタ及び縦型トランジスタを用いたインバータ装置と、無機半導体と有機半導体とから構成される横型トランジスタ及び縦型トランジスタを用いたインバータ装置及び回路構成とを提供することにより、有機トランジスタを用いた論理素子製品の実現できることは勿論である。

縦型トランジスタ（ＳＩＴ）の動作機構を説明する概略断面図である。 （Ａ）は本発明で基本となる縦型トランジスタの概略断面図であり、（Ａ）は、（Ｂ）の縦型トランジスタのａ−a断面図である。 図２の縦型トランジスタのキャリアポテンシャルエネルギーを示す図である。 （Ａ）〜（Ｃ）は、ゲート電極の形状の例を示す平面図である。 （Ｉ）〜（ＩＸ）は、本発明によるインバータ装置の製造方法を示す図である。 本発明によるインバータ装置の断面図である。 ＺｎＯ縦型トランジスタの、静特性を示す図である。 ペンタセン縦型トランジスタの、静特性を示す図である。 （Ａ）及び（Ｂ）は、本発明によるインバータ装置の接続図であり、ＣＭＯＳ回路とともに示した図である。 図９（Ａ）及び（Ｂ）に示す回路を構成して、測定した、本発明によるインバータ装置の伝達特性である。 （Ｉ）〜（Ｖ）は、本発明による別のインバータ装置の製造方法を示す図である。 （Ａ）及び（Ｂ）は、本発明による別のインバータ装置の接続図であり、ＣＭＯＳ回路とともに示した図である。 ＺｎＯ横型トランジスタの、静特性を示す図である。 ペンタセン横型トランジスタの、静特性を示す図である。 図１２（Ａ）及び（Ｂ）に示す回路を構成して、測定した、本発明によるインバータ装置の伝達特性とＣＭＯＳ回路である。 （Ｉ）〜（Ｖ）は、本発明による更に別のインバータ装置の製造方法を示す図である。 （Ａ）及び（Ｂ）は、本発明による更に別のインバータ装置の接続図であり、ＣＭＯＳ回路とともに示した図である。

符号の説明

１、３０、５１ 基板
２、３１ ソース電極
３、３２ ソース領域
４、３３ ゲート電極
５、３４ ドレイン領域
６、３５ ドレイン電極
３６ ペンタセン層
３７ 二つ目のゲート電極
３８ ペンタセン層
３９ ドレイン電極
４１、５２ ゲート電極
４２ 導電性基板
４３、５３ 絶縁膜
４４、５４ 有機半導体層
４５、５５ 無機半導体層
４６、４９、５６、５９ ソース電極
４７、４８、５７、５８ ドレイン電極
７４、８４、９４ ゲート電極
７４ａ、８４ａ、９４ａ 電流経路
１０１ ｎ＋ソース電極
１０２ ｎ＋ドレイン電極
１０３ ｐ＋ゲート
１０４ 半導体層
１０５ 空乏層

Claims (10)

1. 第一の電極と、
   前記第一の電極上の第一の半導体層と、
   前記第一の半導体層上の第三の電極と、
   前記第一の半導体層の導電型と導電型が異なる前記第三の電極上の第二の半導体層と、
   前記第二の半導体層上の第五の電極と、
   前記第一の半導体層に挿入された第二の電極と、
   前記第二の半導体層に挿入された第四の電極とを有することを特徴とする半導体デバイス。
2. 前記第二の電極及び前記第四の電極は、櫛状、メッシュ状、又は多孔板状であることを特徴とする請求項１に記載の半導体デバイス。
3. 前記第一の電極には第一の電源電圧が印加されており、前記第二の電極及び前記第四の電極には入力電圧が印加されており、前記第三の電極から出力電圧が取り出されており、前記第五の電極には第二の電源電圧が印加されていること特徴とする請求項1又は２に記載の半導体デバイス。
4. 前記第一の半導体層及び前記第二の半導体層は、それぞれ独立に、（１）ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、及びそれらの誘導体、並びに（２）フタロシアニン系化合物、アゾ系化合物、ペリレン系化合物、及びそれらの誘導体、並びに（３）ヒドラゾン系化合物、トリフェニルメタン系化合物、ジフェニルメタン系化合物、スチルベン系化合物、アリールビニル系化合物、ピラゾリン系化合物、トリフェニルアミン系化合物、トリアリールアミン系化合物、及びそれらの誘導体、並びに（４）ポリ−Ｎ−ビニルカルバゾール、ハロゲン化ポリ−Ｎ−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、及びそれらの変性体、並びに（５）フラーレン、及びカーボンナノチューブからなる群より選択される少なくとも一種の有機化合物、又は金属酸化物からなることを特徴とする請求項１乃至３のいずれか１項に記載の半導体デバイス。
5. 前記第一乃至第四電極は、それぞれ独立に、クロム、タリウム、チタン、銅、アルミニウム、モリブデン、タングステン、ニッケル、金、パラジウム、白金、銀、錫、リチウム、カルシウム、インジュウム錫酸化物、酸化亜鉛などの導電性金属酸化物、導電性ポリアニリン、導電性ポリピロール、導電性ポリチアジル、導電性ポリマーよりなる群から選択される少なくとも１種の材料を含むことを特徴とする請求項１乃至３のいずれか１項に記載の半導体デバイス。
6. 第一の電極と、
   前記第一の電極上の絶縁層と、
   前記絶縁層上の別領域に設けられた第一の半導体層及び前記第一の半導体層と導電型が異なる第二の半導体層と、
   前記第一の半導体層上に設けられた第二の電極及び第三の電極と、
   前記第二の半導体層上に設けられた第四の電極及び第五の電極とを有することを特徴とする半導体デバイス。
7. 前記第一の電極と前記絶縁層との間に導電性基板を有することを特徴とする請求項６に記載の半導体デバイス。
8. 前記第一の電極には入力電圧が印加されており、前記第二の電極には第一の電源電圧が印加されており、前記第三の電極及び前記第四の電極には出力電圧が取り出されており、前記第五の電極には第二の電源電圧が印加されていること特徴とする請求項６又は７に記載の半導体デバイス。
9. 前記第一の半導体層及び前記第二の半導体層は、それぞれ独立に、（１）ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、及びそれらの誘導体、並びに（２）フタロシアニン系化合物、アゾ系化合物、ペリレン系化合物、及びそれらの誘導体、並びに（３）ヒドラゾン系化合物、トリフェニルメタン系化合物、ジフェニルメタン系化合物、スチルベン系化合物、アリールビニル系化合物、ピラゾリン系化合物、トリフェニルアミン系化合物、トリアリールアミン系化合物、及びそれらの誘導体、並びに（４）ポリ−Ｎ−ビニルカルバゾール、ハロゲン化ポリ−Ｎ−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、及びそれらの変性体、並びに（５）フラーレン、及びカーボンナノチューブからなる群より選択される少なくとも一種の有機化合物、又は金属酸化物からなることを特徴とする請求項６乃至８のいずれか１項に記載の半導体デバイス。
10. 前記第一乃至第五電極は、それぞれ独立に、クロム、タリウム、チタン、銅、アルミニウム、モリブデン、タングステン、ニッケル、金、パラジウム、白金、銀、錫、リチウム、カルシウム、インジュウム錫酸化物、酸化亜鉛などの導電性金属酸化物、導電性ポリアニリン、導電性ポリピロール、導電性ポリチアジル、導電性ポリマーよりなる群から選択される少なくとも１種の材料を含むことを特徴とする請求項６乃至８のいずれか１項に記載の半導体デバイス。

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