JP2011258760A - 積層型半導体装置 - Google Patents
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Abstract
【課題】小型、簡単構造でかつ高性能な積層型電界効果トランジスタからなる積層型半導体装置を提供する。
【解決手段】第一の電極1eと第二の電極2eの間で、且つ第一の半導体層1s内に形成されるチャネル領域により構成される第一の電界効果トランジスタ11と、第四の電極4eと第五の電極5eの間で、且つ第二の半導体層2s内に形成されるチャネル領域により構成される第二の電界効果トランジスタ12と、が積層され、第三の電極3eが第一の半導体層1s、第二の半導体層2sのゲート電極であり、第一の電極1eが第一の半導体層1sのソース電極、第二の電極2eが第一の半導体層1sのドレイン電極であり、第四の電極4eが第二の半導体層2sのソース電極、第五の電極が第二の半導体層2sのドレイン電極であって、第一の電界効果トランジスタ11の導電型と第二の電界効果トランジスタ12の導電型が異なるCMOS回路を構成する。
【選択図】図5
【解決手段】第一の電極1eと第二の電極2eの間で、且つ第一の半導体層1s内に形成されるチャネル領域により構成される第一の電界効果トランジスタ11と、第四の電極4eと第五の電極5eの間で、且つ第二の半導体層2s内に形成されるチャネル領域により構成される第二の電界効果トランジスタ12と、が積層され、第三の電極3eが第一の半導体層1s、第二の半導体層2sのゲート電極であり、第一の電極1eが第一の半導体層1sのソース電極、第二の電極2eが第一の半導体層1sのドレイン電極であり、第四の電極4eが第二の半導体層2sのソース電極、第五の電極が第二の半導体層2sのドレイン電極であって、第一の電界効果トランジスタ11の導電型と第二の電界効果トランジスタ12の導電型が異なるCMOS回路を構成する。
【選択図】図5
Description
本発明は半導体デバイス(以下、半導体装置と呼ぶ)に関わり、特に、積層型トランジスタの構造、及び、積層型トランジスタを用いたインバーター特性を示す積層型半導体装置に関するものである。また、論理素子及び論理演算回路における電子的なスイッチとして用いることが可能な積層型半導体装置に関する。
有機トランジスタはすでに、電子ペーパー、センサー、IDカードのような応用において重要なキーとなる半導体装置であることが立証されている。とくに、アクティブマトリクス駆動有機ELディスプレイ(AMOLED:Active Matrix drive Organic Light Emitting Diode)は、その構成材料に有機発光材料を使用しているから、低コスト・軽量・大画面ディスプレイの実現が可能であり、次世代ディスプレイの候補として有力視されている。
しかしながら、現在、実用化されているAMOLEDにおいては(非特許文献1、2参照)、バックプレーンに、無機半導体を用いたスイッチングトランジスタ、駆動トランジスタ、信号処理用トランジスタなどを採用しているため、その作製には非常に高価な半導体製造装置が必要であり、製造工程で高い温度を必要とするため高いエネルギーが必要で、製造コストの低減と低エネルギー化が強く望まれている。また、地球環境エネルギー問題を必須の制限項とした、高度で人に優しい科学技術の時代としての21世紀が始まっており、エレクトロニクス分野においても、環境負荷エネルギーの小さい、科学技術の進歩が要求されている。
この問題をクリアにする一つの有力な手段として、有機半導体材料を使用した有機トランジスタの実用的な実現があり、技術課題の一つにその性能向上がある。もし、有機トランジスタの性能を今よりも向上させることができれば、フレキシブルシートディスプレイ(FSD)やフラットパネルディスプレイ(FPD)の実現において、すべてのトランジスタを有機トランジスタに置き換えることが可能になる。また、有機材料は軽元素である水素、炭素が主体の分子材料であるから極めて軽量であり、機械的に柔軟で大面積装置を作製するのに適している。また、センサーや情報タグ・情報ICカードなど、現代社会に欠かせない重要な装置を進化させることができる。
ディスプレイ、センサー、IDカードなどで共通に必要な、デジタル回路(論理回路)において、トランジスタは電子的なスイッチとして用いられ、論理演算回路として利用される。これを有機トランジスタで実現するには、有機半導体材料の特長を生かした新しい半導体装置の設計が必要である。
従来、有機トランジスタは、MOS(Metal Oxide Semiconductor)型の電界効果トランジスタ(FET:Field Effect Transistor)、「MOSFET」、が用いられることが一般的である(非特許文献3参照)。
図1は、MOSFETを説明する素子概略断面図と電気的回路図、及び電流通路であるチャネルと電流制御する空乏層を示している。図1に示すように、MOSダイオードの両端にキャリア(電子または正孔、図1においては電子)を供給するためのソースとキャリアを外へ取り出すためのドレインを配置したものであり、ゲート電極に印加する電圧(ゲート電圧:VGS)により、ソースからドレインへ向う方向(y方向)の電子の流れを、垂直な方向(x方向)の電界制御(空乏層制御)によりスイッチとして機能するものである。
トランジスタのデバイス物理によれば、トランジスタの高性能化(大電流化、高速応答化)のために、トランジスタのチャネル長Lを短く、チャネル幅W(対向するソース−ドレイン電極の長さ)を大きく、高い誘電率の薄いゲート絶縁膜の形成、キャリア捕獲断面積の低減、高い移動度μを持つ半導体材料の使用、などが重要な因子である(非特許文献3参照)。
図2は、最も基本となるMOS論理回路、論理NOTの機能を持つゲート回路(相補型MOS論理素子:CMOS(Complementary MOS)論理素子)を示している。CMOS論理素子は、pチャネルMOSFETとnチャネルMOSFET、またはnチャネルMOSFETとpチャネルMOSFETを相補的に組み合わせて構成し、供給電圧(Vsupply)を一定にしておけば、両方のMOSFETに共通のゲート電極からの入力電圧(Vin)により、pチャネルMOSFETまたはnチャネルMOSFETのどちらか一方が動作することを利用して、入出電圧により出力電圧の極性が逆になるので、インバーター特性が得られるものである。たとえば、pチャネルMOSFET(図2で上側に記載のトランジスタ)が動作する時、nチャネルMOSFET(図2で下側に記載のトランジスタ)は動作しないから、出力電圧(Vout)は供給電圧(Vsupply)が出力される。一方同様に、入力電圧(Vin)により、nチャネルMOSFET(図2で下側に記載のトランジスタ)が動作する時、pチャネルMOSFET(図2で上側に記載のトランジスタ)は動作しないから、出力電圧(Vout)は接地電圧である、0Vが出力される。
このように、pチャネルMOSFETの動作電圧(閾値電圧:Vp)は低い電圧、nチャネルMOSFETの動作電圧(閾値電圧:Vn)は高い電圧であるから、低い入力電圧(Vin)時に高い出力電圧(Vout)が得られ、高い入力電圧(Vin)時に低い出力電圧(Vout)が得られる。このことが、電圧インバーターであり、デジタル回路において、トランジスタは電子的なスイッチとして用いられ、論理演算回路として利用される。図2において、上側のトランジスタをnチャネルMOSFET、下側のトランジスタをpチャネルMOSFETにして、相補的に組み合わせて構成しても同じことである。
有機半導体材料を用いたCMOS回路構成の論理素子は、例えばnチャネルMOSFETの活性層に、アモルファスSi、フッ素化銅フタロシアニン(F16CuPc)、及び、ペリレンテトラカルボキシルジハイドライド(PTCDA)を用い、pチャネルMOSFETに、α-6T、銅フタロシアニン(CuPc)を用いた論理素子(非特許文献4,5参照)や、pチャネルMOSFETの活性層に、ペンタセン、nチャネルMOSFETの活性層に、フッ素化ペンタセンを用いた論理素子(非特許文献6参照)や、pチャネルMOSFETの活性層に、ペンタセン、nチャネルMOSFETの活性層に、酸化亜鉛を用いた論理素子(非特許文献7参照)が報告されている。
これらのCMOS回路を構成する論理素子は、図1に示した横型(キャリアがトランジスタ素子の表面と平行に移動する)のMOSFETを基本素子にしている。
論理素子の高速動作に関しては、電荷伝導に関わる抵抗の制御(トランスコンダクタンスの制御)と両方のトランジスタのトランスコンダクタンスの比を制御することが重要である。このことをCMOS論理回路の電気伝導に応用すれば、nチャネルMOSFET、及びpチャネルMOSFET、それぞれのトランスコンダクタンスを容易に制御でき、トランスコンダクタンスの比を大きくすることにより、高速動作が可能になる。
図3は、別のMOS論理回路である、pチャネルまたはnチャネルのエンハンスメント型駆動/エンハンスメント負荷型(E/E型:破線の接続)インバーター、及び、pチャネルまたはnチャネルのエンハンスメント型駆動/ディプリーション負荷型(E/D型:実線の接続)インバーターの基本構成を示している。これらもMOSFETを基本素子にしており、デバイス物理は前述した事柄と同等である。
図1で示したように、MOSFETは横型構造であることから、図2で示したCMOS回路を構成するにせよ、図3で示したp−p、n−nインバーターを構成するにせよ、平面上にnチャネルMOSFETとpチャネルMOSFETを並列して構成するため、大面積を必要とする欠点があるため、今後さらに要求される高密度集積回路化においてネックとなる。
本発明は、積層型の電界効果トランジスタ構造を採用することにより、従来の欠点を解消して、CMOS回路構成およびp−pインバーター、およびn−nインバーターの論理素子に関して大幅な改善をするものである。積層型MOSFETは、積層構造であるので素子面積を小さくできる特長を有している。
また、積層型トランジスタを構成する材料に、有機材料を用いることにより塗布などによる印刷プロセスが可能であり、積層型有機トランジスタを作製するに当たっては非常に高価な半導体製造装置が不必要であり、製造工程で高い温度を必要としないため高いエネルギーを必要とせず、製造コストの低減と低エネルギー化が可能である。また、前述のように、有機材料は軽元素である水素、炭素が主体の分子材料であるから極めて軽量であり、機械的に柔軟で大面積装置を作製するのに適している。したがって、環境負荷エネルギーを小さくすることが可能である。
本発明は、上記の点に鑑みてなされたものであり、新しい積層型のCMOS論理回路、p−p及びn−nインバーターに適用可能な積層型半導体装置を提供することを目的とする。
前記課題を解決するために提供する本発明は、以下の通りである。
〔1〕 絶縁基板上、或いは、導電性基板の表面を絶縁化した基板(基板10a)上に形成され、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第一の電極(第一の電極1e)、と、第二の電極(第二の電極2e)を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の半導体層(第一の半導体層1s)を形成し、
前記第一の半導体層を、一様に覆うように第一の絶縁層(第一の絶縁層1i)を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極(第三の電極3e)を形成し、
前記第三の電極、及び、前記第三の電極形成時に第三の電極によって覆われなかった第一の絶縁層を、一様に覆うように形成した第二の絶縁層(第二の絶縁層2i)を備え、
前記第二の絶縁層を、一様に覆うように、第二の半導体層(第二の半導体層2s)を形成し、
前記第二の半導体層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第四の電極(第四の電極4e)、と、第五の電極(第五の電極5e)を配置し、
前記第三の電極が前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第四の電極が前記第二の半導体層のソース電極、前記第五の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタ(第一の電界効果トランジスタ11)が構成され、
前記第四の電極、と、前記第五の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタ(第二の電界効果トランジスタ12)が構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が異なる、CMOS回路を構成することを特徴とする、積層型半導体装置(積層型半導体装置10、図5,図6,図21)。
〔2〕 絶縁基板上、或いは、導電性基板の表面を絶縁化した基板(基板10a)上に形成され、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第一の電極(第一の電極1e)、と、第二の電極(第二の電極2e)を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の半導体層(第一の半導体層1s)を形成し、
前記第一の半導体層を、一様に覆うように第一の絶縁層(第一の絶縁層1i)を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極(第三の電極3e)を形成し、
前記第三の電極、及び、前記第三の電極形成時に第三の電極によって覆われなかった第一の絶縁層を、一様に覆うように形成した第二の絶縁層(第二の絶縁層2i)を備え、
前記第二の絶縁層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第四の電極(第四の電極4e)、と、第五の電極(第五の電極5e)を配置し、
前記第四の電極、と、第五の電極と、第二の絶縁層を、一様に覆うように、第二の半導体層(第二の半導体層2s)を形成し、
前記第三の電極が前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第四の電極が前記第二の半導体層のソース電極、前記第五の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタ(第一の電界効果トランジスタ11)が構成され、
前記第四の電極、と、前記第五の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタ(第二の電界効果トランジスタ12)が構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が異なる、CMOS回路を構成することを特徴とする、積層型半導体装置(積層型半導体装置20、図7,図8)。
〔3〕 絶縁基板上、或いは、導電性基板の表面を絶縁化した基板(基板10a)上に、第一の半導体層(第一の半導体層1s)を形成し、
前記第一の半導体層の上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置した、第一の電極(第一の電極1e)、と、第二の電極(第二の電極2e)を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の絶縁層(第一の絶縁層1i)を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極(第三の電極3e)を形成し、
前記第三の電極、及び、前記第三の電極形成時に第三の電極によって覆われなかった第一の絶縁層を、一様に覆うように形成した第二の絶縁層(第二の絶縁層2i)を備え、
前記第二の絶縁層上に、第二の半導体層(第二の半導体層2s)を形成し、
前記第二の半導体層の上に、断面形状が概略四角形で、互いに概略平行に配置された、第四の電極(第四の電極4e)、と、第五の電極(第五の電極5e)を配置し、
前記第三の電極が前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第四の電極が前記第二の半導体層のソース電極、前記第五の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタ(第一の電界効果トランジスタ11)が構成され、
前記第四の電極、と、前記第五の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタ(第二の電界効果トランジスタ12)が構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が異なる、CMOS回路を構成することを特徴とする、積層型半導体装置(積層型半導体装置30、図9,図10)。
〔4〕 絶縁基板上、或いは、導電性基板の表面を絶縁化した基板(基板10a)上に、第一の半導体層(第一の半導体層1s)を形成し、
前記第一の半導体層の上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置した、第一の電極(第一の電極1e)、と、第二の電極(第二の電極2e)を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の絶縁層(第一の絶縁層1i)を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極(第三の電極3e)を形成し、
前記第三の電極、及び、前記第三の電極形成時に第三の電極によって覆われなかった第一の絶縁層を、一様に覆うように形成した第二の絶縁層(第二の絶縁層2i)を備え、
前記第二の絶縁層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第四の電極(第四の電極4e)、と、第五の電極(第五の電極5e)を配置し、
前記第四の電極、と、第五の電極、と、第二の絶縁層を、一様に覆うように、第二の半導体層(第二の半導体層2s)を形成し、
前記第三の電極が前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第四の電極が前記第二の半導体層のソース電極、前記第五の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタ(第一の電界効果トランジスタ11)が構成され、
前記第四の電極、と、前記第五の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタ(第二の電界効果トランジスタ12)が構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が異なる、CMOS回路を構成することを特徴とする、積層型半導体装置(積層型半導体装置40、図11,図12)。
〔5〕 前記半導体層の材料は、有機半導体材料からなることを特徴とする前記〔1〕〜〔4〕のいずれか1項に記載の積層型半導体装置。
〔6〕 前記第一の半導体層が、p型有機半導体材料で構成され、そして、前記第二の半導体層が、n型有機半導体材料で構成され、または、前記第一の半導体層が、n型有機半導体材料で構成され、そして、前記第二の半導体層が、p型有機半導体材料で構成されていることを特徴とする前記〔1〕〜〔5〕のいずれか1項に記載の積層型半導体装置。
〔7〕 前記半導体層の材料は、有機半導体材料、と、無機半導体材料の組み合わせからなることを特徴とする前記〔1〕〜〔4〕のいずれか1項に記載の積層型半導体装置。
〔8〕 前記第一の半導体層が、n型無機半導体材料で構成され、そして、前記第二の半導体層が、p型有機半導体材料で構成され、または、前記第一の半導体層が、p型有機半導体材料で構成され、そして、前記第二の半導体層が、n型無機半導体材料で構成され、
または、前記第一の半導体層が、p型無機半導体材料で構成され、そして、前記第二の半導体層が、n型有機半導体材料で構成され、または、前記第一の半導体層が、n型有機半導体材料で構成され、そして、前記第二の半導体層が、p型無機半導体材料で構成されていることを特徴とする前記〔1〕〜〔4〕、〔7〕のいずれか1項に記載の積層型半導体装置。
〔1〕 絶縁基板上、或いは、導電性基板の表面を絶縁化した基板(基板10a)上に形成され、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第一の電極(第一の電極1e)、と、第二の電極(第二の電極2e)を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の半導体層(第一の半導体層1s)を形成し、
前記第一の半導体層を、一様に覆うように第一の絶縁層(第一の絶縁層1i)を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極(第三の電極3e)を形成し、
前記第三の電極、及び、前記第三の電極形成時に第三の電極によって覆われなかった第一の絶縁層を、一様に覆うように形成した第二の絶縁層(第二の絶縁層2i)を備え、
前記第二の絶縁層を、一様に覆うように、第二の半導体層(第二の半導体層2s)を形成し、
前記第二の半導体層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第四の電極(第四の電極4e)、と、第五の電極(第五の電極5e)を配置し、
前記第三の電極が前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第四の電極が前記第二の半導体層のソース電極、前記第五の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタ(第一の電界効果トランジスタ11)が構成され、
前記第四の電極、と、前記第五の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタ(第二の電界効果トランジスタ12)が構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が異なる、CMOS回路を構成することを特徴とする、積層型半導体装置(積層型半導体装置10、図5,図6,図21)。
〔2〕 絶縁基板上、或いは、導電性基板の表面を絶縁化した基板(基板10a)上に形成され、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第一の電極(第一の電極1e)、と、第二の電極(第二の電極2e)を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の半導体層(第一の半導体層1s)を形成し、
前記第一の半導体層を、一様に覆うように第一の絶縁層(第一の絶縁層1i)を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極(第三の電極3e)を形成し、
前記第三の電極、及び、前記第三の電極形成時に第三の電極によって覆われなかった第一の絶縁層を、一様に覆うように形成した第二の絶縁層(第二の絶縁層2i)を備え、
前記第二の絶縁層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第四の電極(第四の電極4e)、と、第五の電極(第五の電極5e)を配置し、
前記第四の電極、と、第五の電極と、第二の絶縁層を、一様に覆うように、第二の半導体層(第二の半導体層2s)を形成し、
前記第三の電極が前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第四の電極が前記第二の半導体層のソース電極、前記第五の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタ(第一の電界効果トランジスタ11)が構成され、
前記第四の電極、と、前記第五の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタ(第二の電界効果トランジスタ12)が構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が異なる、CMOS回路を構成することを特徴とする、積層型半導体装置(積層型半導体装置20、図7,図8)。
〔3〕 絶縁基板上、或いは、導電性基板の表面を絶縁化した基板(基板10a)上に、第一の半導体層(第一の半導体層1s)を形成し、
前記第一の半導体層の上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置した、第一の電極(第一の電極1e)、と、第二の電極(第二の電極2e)を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の絶縁層(第一の絶縁層1i)を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極(第三の電極3e)を形成し、
前記第三の電極、及び、前記第三の電極形成時に第三の電極によって覆われなかった第一の絶縁層を、一様に覆うように形成した第二の絶縁層(第二の絶縁層2i)を備え、
前記第二の絶縁層上に、第二の半導体層(第二の半導体層2s)を形成し、
前記第二の半導体層の上に、断面形状が概略四角形で、互いに概略平行に配置された、第四の電極(第四の電極4e)、と、第五の電極(第五の電極5e)を配置し、
前記第三の電極が前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第四の電極が前記第二の半導体層のソース電極、前記第五の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタ(第一の電界効果トランジスタ11)が構成され、
前記第四の電極、と、前記第五の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタ(第二の電界効果トランジスタ12)が構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が異なる、CMOS回路を構成することを特徴とする、積層型半導体装置(積層型半導体装置30、図9,図10)。
〔4〕 絶縁基板上、或いは、導電性基板の表面を絶縁化した基板(基板10a)上に、第一の半導体層(第一の半導体層1s)を形成し、
前記第一の半導体層の上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置した、第一の電極(第一の電極1e)、と、第二の電極(第二の電極2e)を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の絶縁層(第一の絶縁層1i)を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極(第三の電極3e)を形成し、
前記第三の電極、及び、前記第三の電極形成時に第三の電極によって覆われなかった第一の絶縁層を、一様に覆うように形成した第二の絶縁層(第二の絶縁層2i)を備え、
前記第二の絶縁層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第四の電極(第四の電極4e)、と、第五の電極(第五の電極5e)を配置し、
前記第四の電極、と、第五の電極、と、第二の絶縁層を、一様に覆うように、第二の半導体層(第二の半導体層2s)を形成し、
前記第三の電極が前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第四の電極が前記第二の半導体層のソース電極、前記第五の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタ(第一の電界効果トランジスタ11)が構成され、
前記第四の電極、と、前記第五の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタ(第二の電界効果トランジスタ12)が構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が異なる、CMOS回路を構成することを特徴とする、積層型半導体装置(積層型半導体装置40、図11,図12)。
〔5〕 前記半導体層の材料は、有機半導体材料からなることを特徴とする前記〔1〕〜〔4〕のいずれか1項に記載の積層型半導体装置。
〔6〕 前記第一の半導体層が、p型有機半導体材料で構成され、そして、前記第二の半導体層が、n型有機半導体材料で構成され、または、前記第一の半導体層が、n型有機半導体材料で構成され、そして、前記第二の半導体層が、p型有機半導体材料で構成されていることを特徴とする前記〔1〕〜〔5〕のいずれか1項に記載の積層型半導体装置。
〔7〕 前記半導体層の材料は、有機半導体材料、と、無機半導体材料の組み合わせからなることを特徴とする前記〔1〕〜〔4〕のいずれか1項に記載の積層型半導体装置。
〔8〕 前記第一の半導体層が、n型無機半導体材料で構成され、そして、前記第二の半導体層が、p型有機半導体材料で構成され、または、前記第一の半導体層が、p型有機半導体材料で構成され、そして、前記第二の半導体層が、n型無機半導体材料で構成され、
または、前記第一の半導体層が、p型無機半導体材料で構成され、そして、前記第二の半導体層が、n型有機半導体材料で構成され、または、前記第一の半導体層が、n型有機半導体材料で構成され、そして、前記第二の半導体層が、p型無機半導体材料で構成されていることを特徴とする前記〔1〕〜〔4〕、〔7〕のいずれか1項に記載の積層型半導体装置。
〔9〕 絶縁基板上、或いは、導電性基板の表面を絶縁化した基板(基板10a)上に形成され、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第一の電極(第一の電極1e)、と、第二の電極(第二の電極2e)を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の半導体層(第一の半導体層1s)を形成し、
前記第一の半導体層を、一様に覆うように第一の絶縁層(第一の絶縁層1i)を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極(第三の電極3e)を形成し、
前記第三の電極、と、前記第三の電極形成時に第三の電極によって覆われなかった前記第一の絶縁層を、一様に覆うように形成した第二の絶縁層(第二の絶縁層2i)を備え、
前記第二の絶縁層上に、前記第三の電極を、前記第二の絶縁層を介して、一様に覆うように形成した第四の電極(第四の電極4e)を形成し、
前記第四の電極、及び、前記第四の電極形成時に第四の電極によって覆われなかった第二の絶縁層を、一様に覆うように形成した第三の絶縁層(第三の絶縁層3i)を備え、
前記第三の絶縁層を、一様に覆うように、第二の半導体層(第二の半導体層2s)を形成し、
前記第二の半導体層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第五の電極(第五の電極5e)、と、第六の電極(第六の電極6e)を配置し、
前記第三の電極、及び、前記第四の電極が、それぞれ、前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第五の電極が前記第二の半導体層のソース電極、前記第六の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタ(第一の電界効果トランジスタ11)が構成され、
前記第五の電極、と、前記第六の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタ(第二の電界効果トランジスタ12)が構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が同一である、インバーター回路を構成することを特徴とする、積層型半導体装置(積層型半導体装置50、図13,図14,図22)。
〔10〕 絶縁基板上、或いは、導電性基板の表面を絶縁化した基板(基板10a)上に形成され、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第一の電極(第一の電極1e)、と、第二の電極(第二の電極2e)を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の半導体層(第一の半導体層1s)を形成し、
前記第一の半導体層を、一様に覆うように第一の絶縁層(第一の絶縁層1i)を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極(第三の電極3e)を形成し、
前記第三の電極、と、前記第三の電極形成時に第三の電極によって覆われなかった前記第一の絶縁層を、一様に覆うように第二の絶縁層(第二の絶縁層2i)を形成し、
前記第二の絶縁層上に、前記第三の電極を、前記第二の絶縁層を介して、一様に覆うように形成した第四の電極(第四の電極4e)を形成し、
前記第四の電極、と、前記第四の電極形成時に第四の電極によって覆われなかった第二の絶縁層を、一様に覆うように形成した第三の絶縁層(第三の絶縁層3i)を備え、
前記第三の絶縁層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第五の電極(第五の電極5e)、と、第六の電極(第六の電極6e)を配置し、
前記第五の電極、と、第六の電極と、第三の絶縁層を、一様に覆うように、第二の半導体層(第二の半導体層2s)を形成し、
前記第三の電極、及び、前記第四の電極が、それぞれ、前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第五の電極が前記第二の半導体層のソース電極、前記第六の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタ(第一の電界効果トランジスタ11)が構成され、
前記第五の電極、と、前記第六の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタ(第二の電界効果トランジスタ12)が構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が同一である、インバーター回路を構成することを特徴とする、積層型半導体装置(積層型半導体装置60、図15,図16)。
〔11〕 絶縁基板上、或いは、導電性基板の表面を絶縁化した基板(基板10a)上に、第一の半導体層(第一の半導体層1s)を形成し、
前記第一の半導体層の上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第一の電極(第一の電極1e)、と、第二の電極(第二の電極2e)を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の絶縁層(第一の絶縁層1i)を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極(第三の電極3e)を形成し、
前記第三の電極、と、前記第三の電極形成時に第三の電極によって覆われなかった前記第一の絶縁層を、一様に覆うように形成した第二の絶縁層(第二の絶縁層2i)を備え、
前記第二の絶縁層上に、前記第三の電極を、前記第二の絶縁層を介して、一様に覆うように形成した第四の電極(第四の電極4e)を形成し、
前記第四の電極、及び、前記第四の電極形成時に第四の電極によって覆われなかった第二の絶縁層を、一様に覆うように形成した第三の絶縁層(第三の絶縁層3i)を備え、
前記第三の絶縁層上に、第二の半導体層(第二の半導体層2s)を形成し、
前記第二の半導体層の上に、断面形状が概略四角形で、互いに概略平行に配置された、第五の電極(第五の電極5e)、と、第六の電極(第六の電極6e)を配置し、
前記第三の電極、及び、前記第四の電極が、それぞれ、前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第五の電極が前記第二の半導体層のソース電極、前記第六の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタ(第一の電界効果トランジスタ11)が構成され、
前記第五の電極、と、前記第六の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタ(第二の電界効果トランジスタ12)が構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が同一である、インバーター回路を構成することを特徴とする、積層型半導体装置(積層型半導体装置70、図17,図18)。
〔12〕 絶縁基板上、或いは、導電性基板の表面を絶縁化した基板(基板10a)上に、第一の半導体層(第一の半導体層1s)を形成し、
前記第一の半導体層の上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第一の電極(第一の電極1e)、と、第二の電極(第二の電極2e)を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の絶縁層(第一の絶縁層1i)を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極(第三の電極3e)を形成し、
前記第三の電極、と、前記第三の電極形成時に第三の電極によって覆われなかった前記第一の絶縁層を、一様に覆うように形成した第二の絶縁層(第二の絶縁層2i)を備え、
前記第二の絶縁層上に、前記第三の電極を、前記第二の絶縁層を介して、一様に覆うように形成した第四の電極(第四の電極4e)を形成し、
前記第四の電極、及び、前記第四の電極形成時に第四の電極によって覆われなかった第二の絶縁層を、一様に覆うように形成した第三の絶縁層(第三の絶縁層3i)を備え、
前記第三の絶縁層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第五の電極(第五の電極5e)、と、第六の電極(第六の電極6e)を配置し、
前記第五の電極、と、第六の電極、と、第三の絶縁層を、一様に覆うように、第二の半導体層(第二の半導体層2s)を形成し、
前記第三の電極、及び、前記第四の電極が、それぞれ、前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第五の電極が前記第二の半導体層のソース電極、前記第六の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタ(第一の電界効果トランジスタ11)が構成され、
前記第五の電極、と、前記第六の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタ(第二の電界効果トランジスタ12)が構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が同一である、インバーター回路を構成することを特徴とする、積層型半導体装置(積層型半導体装置80、図19,図20)。
〔13〕 前記半導体層の材料は、有機半導体材料からなることを特徴とする前記〔9〕〜〔12〕のいずれか1項に記載の積層型半導体装置。
〔14〕 前記第一の半導体層が、p型有機半導体材料で構成され、そして、前記第二の半導体層が、p型有機半導体材料で構成され、または、前記第一の半導体層が、n型有機半導体材料で構成され、そして、前記第二の半導体層が、n型有機半導体材料で構成されていることを特徴とする前記〔9〕〜〔13〕のいずれか1項に記載の積層型半導体装置。
〔15〕 前記半導体層の材料は、有機半導体材料、と、無機半導体材料からなることを特徴とする前記〔9〕〜〔12〕のいずれか1項に記載の積層型半導体装置。
〔16〕 前記第一の半導体層が、n型無機半導体材料で構成され、そして、前記第二の半導体層が、n型有機半導体材料で構成され、または、前記第一の半導体層が、n型有機半導体材料で構成され、
そして、前記第二の半導体層が、n型無機半導体材料で構成され、
または、前記第一の半導体層が、p型無機半導体材料で構成され、そして、前記第二の半導体層が、p型有機半導体材料で構成され、または、前記第一の半導体層が、p型有機半導体材料で構成され、そして、前記第二の半導体層が、p型無機半導体材料で構成されていることを特徴とする前記〔9〕〜〔12〕、〔15〕のいずれか1項に記載の積層型半導体装置。
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の半導体層(第一の半導体層1s)を形成し、
前記第一の半導体層を、一様に覆うように第一の絶縁層(第一の絶縁層1i)を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極(第三の電極3e)を形成し、
前記第三の電極、と、前記第三の電極形成時に第三の電極によって覆われなかった前記第一の絶縁層を、一様に覆うように形成した第二の絶縁層(第二の絶縁層2i)を備え、
前記第二の絶縁層上に、前記第三の電極を、前記第二の絶縁層を介して、一様に覆うように形成した第四の電極(第四の電極4e)を形成し、
前記第四の電極、及び、前記第四の電極形成時に第四の電極によって覆われなかった第二の絶縁層を、一様に覆うように形成した第三の絶縁層(第三の絶縁層3i)を備え、
前記第三の絶縁層を、一様に覆うように、第二の半導体層(第二の半導体層2s)を形成し、
前記第二の半導体層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第五の電極(第五の電極5e)、と、第六の電極(第六の電極6e)を配置し、
前記第三の電極、及び、前記第四の電極が、それぞれ、前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第五の電極が前記第二の半導体層のソース電極、前記第六の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタ(第一の電界効果トランジスタ11)が構成され、
前記第五の電極、と、前記第六の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタ(第二の電界効果トランジスタ12)が構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が同一である、インバーター回路を構成することを特徴とする、積層型半導体装置(積層型半導体装置50、図13,図14,図22)。
〔10〕 絶縁基板上、或いは、導電性基板の表面を絶縁化した基板(基板10a)上に形成され、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第一の電極(第一の電極1e)、と、第二の電極(第二の電極2e)を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の半導体層(第一の半導体層1s)を形成し、
前記第一の半導体層を、一様に覆うように第一の絶縁層(第一の絶縁層1i)を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極(第三の電極3e)を形成し、
前記第三の電極、と、前記第三の電極形成時に第三の電極によって覆われなかった前記第一の絶縁層を、一様に覆うように第二の絶縁層(第二の絶縁層2i)を形成し、
前記第二の絶縁層上に、前記第三の電極を、前記第二の絶縁層を介して、一様に覆うように形成した第四の電極(第四の電極4e)を形成し、
前記第四の電極、と、前記第四の電極形成時に第四の電極によって覆われなかった第二の絶縁層を、一様に覆うように形成した第三の絶縁層(第三の絶縁層3i)を備え、
前記第三の絶縁層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第五の電極(第五の電極5e)、と、第六の電極(第六の電極6e)を配置し、
前記第五の電極、と、第六の電極と、第三の絶縁層を、一様に覆うように、第二の半導体層(第二の半導体層2s)を形成し、
前記第三の電極、及び、前記第四の電極が、それぞれ、前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第五の電極が前記第二の半導体層のソース電極、前記第六の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタ(第一の電界効果トランジスタ11)が構成され、
前記第五の電極、と、前記第六の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタ(第二の電界効果トランジスタ12)が構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が同一である、インバーター回路を構成することを特徴とする、積層型半導体装置(積層型半導体装置60、図15,図16)。
〔11〕 絶縁基板上、或いは、導電性基板の表面を絶縁化した基板(基板10a)上に、第一の半導体層(第一の半導体層1s)を形成し、
前記第一の半導体層の上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第一の電極(第一の電極1e)、と、第二の電極(第二の電極2e)を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の絶縁層(第一の絶縁層1i)を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極(第三の電極3e)を形成し、
前記第三の電極、と、前記第三の電極形成時に第三の電極によって覆われなかった前記第一の絶縁層を、一様に覆うように形成した第二の絶縁層(第二の絶縁層2i)を備え、
前記第二の絶縁層上に、前記第三の電極を、前記第二の絶縁層を介して、一様に覆うように形成した第四の電極(第四の電極4e)を形成し、
前記第四の電極、及び、前記第四の電極形成時に第四の電極によって覆われなかった第二の絶縁層を、一様に覆うように形成した第三の絶縁層(第三の絶縁層3i)を備え、
前記第三の絶縁層上に、第二の半導体層(第二の半導体層2s)を形成し、
前記第二の半導体層の上に、断面形状が概略四角形で、互いに概略平行に配置された、第五の電極(第五の電極5e)、と、第六の電極(第六の電極6e)を配置し、
前記第三の電極、及び、前記第四の電極が、それぞれ、前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第五の電極が前記第二の半導体層のソース電極、前記第六の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタ(第一の電界効果トランジスタ11)が構成され、
前記第五の電極、と、前記第六の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタ(第二の電界効果トランジスタ12)が構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が同一である、インバーター回路を構成することを特徴とする、積層型半導体装置(積層型半導体装置70、図17,図18)。
〔12〕 絶縁基板上、或いは、導電性基板の表面を絶縁化した基板(基板10a)上に、第一の半導体層(第一の半導体層1s)を形成し、
前記第一の半導体層の上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第一の電極(第一の電極1e)、と、第二の電極(第二の電極2e)を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の絶縁層(第一の絶縁層1i)を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極(第三の電極3e)を形成し、
前記第三の電極、と、前記第三の電極形成時に第三の電極によって覆われなかった前記第一の絶縁層を、一様に覆うように形成した第二の絶縁層(第二の絶縁層2i)を備え、
前記第二の絶縁層上に、前記第三の電極を、前記第二の絶縁層を介して、一様に覆うように形成した第四の電極(第四の電極4e)を形成し、
前記第四の電極、及び、前記第四の電極形成時に第四の電極によって覆われなかった第二の絶縁層を、一様に覆うように形成した第三の絶縁層(第三の絶縁層3i)を備え、
前記第三の絶縁層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第五の電極(第五の電極5e)、と、第六の電極(第六の電極6e)を配置し、
前記第五の電極、と、第六の電極、と、第三の絶縁層を、一様に覆うように、第二の半導体層(第二の半導体層2s)を形成し、
前記第三の電極、及び、前記第四の電極が、それぞれ、前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第五の電極が前記第二の半導体層のソース電極、前記第六の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタ(第一の電界効果トランジスタ11)が構成され、
前記第五の電極、と、前記第六の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタ(第二の電界効果トランジスタ12)が構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が同一である、インバーター回路を構成することを特徴とする、積層型半導体装置(積層型半導体装置80、図19,図20)。
〔13〕 前記半導体層の材料は、有機半導体材料からなることを特徴とする前記〔9〕〜〔12〕のいずれか1項に記載の積層型半導体装置。
〔14〕 前記第一の半導体層が、p型有機半導体材料で構成され、そして、前記第二の半導体層が、p型有機半導体材料で構成され、または、前記第一の半導体層が、n型有機半導体材料で構成され、そして、前記第二の半導体層が、n型有機半導体材料で構成されていることを特徴とする前記〔9〕〜〔13〕のいずれか1項に記載の積層型半導体装置。
〔15〕 前記半導体層の材料は、有機半導体材料、と、無機半導体材料からなることを特徴とする前記〔9〕〜〔12〕のいずれか1項に記載の積層型半導体装置。
〔16〕 前記第一の半導体層が、n型無機半導体材料で構成され、そして、前記第二の半導体層が、n型有機半導体材料で構成され、または、前記第一の半導体層が、n型有機半導体材料で構成され、
そして、前記第二の半導体層が、n型無機半導体材料で構成され、
または、前記第一の半導体層が、p型無機半導体材料で構成され、そして、前記第二の半導体層が、p型有機半導体材料で構成され、または、前記第一の半導体層が、p型有機半導体材料で構成され、そして、前記第二の半導体層が、p型無機半導体材料で構成されていることを特徴とする前記〔9〕〜〔12〕、〔15〕のいずれか1項に記載の積層型半導体装置。
〔17〕 前記有機半導体材料は、
(1)ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、ルブレン、及び、それらの誘導体から選択される少なくとも1種のアセン類分子材料、
(2)フタロシアニン系化合物、アゾ系化合物、ペリレン系化合物、オリゴチオフェン系化合物、及び、それらの誘導体から選択される少なくとも1種の顔料、
(3)ヒドラゾン化合物、トリフェニルメタン化合物、ジフェニルメタン化合物、スチルベン化合物、アリールビニル化合物、ピラゾリン化合物、トリフェニルアミン化合物、トリアリールアミン化合物、及び、それらの誘導体から選択される少なくとも1種の低分子化合物、或いは、
(4)ポリチオフェン、ポリフルオレン、ポリフェニレンビニレン、ポリトリアリルアミン、ポリ−N−ビニルカルバゾール、ハロゲン化ポリ−N−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、及び、それらの変性体から選択される少なくとも1種の高分子化合物、
の少なくともいずれか1つで構成されていることを特徴とする前記〔5〕〜〔8〕、〔13〕〜〔16〕のいずれか1項に記載の積層型半導体装置。
〔18〕 前記無機半導体材料は、
(i)IV族半導体のシリコン(Si)、ゲルマニウム(Ge)、
(ii)II-VI族半導体のセレン化亜鉛(ZnSe)、硫化カドミニウム(CdS)、カドミウムテルル(CdTe)、酸化亜鉛(ZnO)、酸化亜鉛アルミニウム(AlZnO)、酸化亜鉛ガリウム(GaZnO)、酸化亜鉛インジウム(InZnO)、
(iii)III-V族半導体のガリウム砒素(GaAs)、インジウムリン(InP)、窒化ガリウム(GaN)、
(iv)IV族化合物半導体の炭化珪素(SiC)、シリコンゲルマニウム(SiGe)、
(v)I-III-VI族半導体の銅インジウムセレン(CuInSe2)、銅インジウム硫黄セレン(CuInSSe)などカルコパイライト系半導体、
或いは、前記(i)から(v)までに記載された半導体に不純物をドーピングして形成した材料、及び、
(vi)金属酸化物からなり、前記金属酸化物が、(ア)酸化亜鉛、酸化亜鉛インジウムガリウム、酸化チタン、酸化錫、酸化インジウム、酸化アルミニウム、酸化ニオブ、五酸化タンタル、チタン酸バリウム、及び、チタン酸ストロンチウムから選択される、(イ)酸化ニッケル、酸化コバルト、酸化鉄、酸化マンガン、酸化クロム、酸化ビスマスから選択される、或いは、前記(ア)から(イ)までに記載された金属酸化物に不純物をドーピングして形成した材料、
の少なくともいずれか1つで構成されていることを特徴とする前記〔7〕、〔8〕、〔15〕、〔16〕のいずれか1項に記載の積層型半導体装置。
〔19〕 前記ソース電極、ドレイン電極およびゲート電極が、クロム(Cr)、Ta(タンタル)、チタン(Ti)、銅(Cu)、アルミニウム(Al)、モリブデン(Mo)、タングステン(W)、ニッケル(Ni)、金(Au)、パラジウム(Pd)、白金(Pt)、銀(Ag)、錫(Sn)、リチウム(Li)、カルシウム(Ca)、マグネシウム(Mg)、導電性金属酸化物、導電性ポリアニリン、導電性ポリピロール、導電性ポリチアジル、及び、導電性ポリマーよりなる群から選択される、少なくとも1種の材料を含むことを特徴とする、前記〔1〕〜〔16〕のいずれか1項に記載の積層型半導体装置。
〔20〕 前記絶縁層は、
金属酸化物からなる(a)群;酸化シリコン、酸化亜鉛、酸化チタン、酸化錫、酸化インジウム、酸化アルミニウム、酸化ニオブ、五酸化タンタル、チタン酸バリウム、チタン酸ストロンチウム、チタン酸シリコン、酸化ニッケル、酸化コバルト、酸化鉄、酸化マンガン、酸化クロム、及び、酸化ビスマスから選択される少なくとも1種の材料、
或いは、金属窒化物からなる(b)群;窒化シリコン、窒化アルミニウム、窒化ガリウム、窒化炭素、窒化ホウ素、及び、窒化インジウムから選択される少なくとも1種の材料、
或いは、前記金属酸化物からなる(a)群、乃至、金属窒化物からなる(b)群、に記載された絶縁物を組み合わせた構造、
或いは、有機物である(c)群;ポリイミド、ポリメチルメタクリレート(PMMA)、架橋ポリ4ビニルフェノール(CL−PVP)、ジビニルテトラメチルシロキサン−ベンゾシクロブテン(BCB)、ポリビニルフェノール(PVP)、テトラメトキシシラン(TMS)、デシルトリメトキシシラン(DTMS)から選択される少なくとも1種の材料、
の少なくともいずれかの材料を含むことを特徴とする前記〔1〕〜〔16〕のいずれか1項に記載の積層型半導体装置。
(1)ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、ルブレン、及び、それらの誘導体から選択される少なくとも1種のアセン類分子材料、
(2)フタロシアニン系化合物、アゾ系化合物、ペリレン系化合物、オリゴチオフェン系化合物、及び、それらの誘導体から選択される少なくとも1種の顔料、
(3)ヒドラゾン化合物、トリフェニルメタン化合物、ジフェニルメタン化合物、スチルベン化合物、アリールビニル化合物、ピラゾリン化合物、トリフェニルアミン化合物、トリアリールアミン化合物、及び、それらの誘導体から選択される少なくとも1種の低分子化合物、或いは、
(4)ポリチオフェン、ポリフルオレン、ポリフェニレンビニレン、ポリトリアリルアミン、ポリ−N−ビニルカルバゾール、ハロゲン化ポリ−N−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、及び、それらの変性体から選択される少なくとも1種の高分子化合物、
の少なくともいずれか1つで構成されていることを特徴とする前記〔5〕〜〔8〕、〔13〕〜〔16〕のいずれか1項に記載の積層型半導体装置。
〔18〕 前記無機半導体材料は、
(i)IV族半導体のシリコン(Si)、ゲルマニウム(Ge)、
(ii)II-VI族半導体のセレン化亜鉛(ZnSe)、硫化カドミニウム(CdS)、カドミウムテルル(CdTe)、酸化亜鉛(ZnO)、酸化亜鉛アルミニウム(AlZnO)、酸化亜鉛ガリウム(GaZnO)、酸化亜鉛インジウム(InZnO)、
(iii)III-V族半導体のガリウム砒素(GaAs)、インジウムリン(InP)、窒化ガリウム(GaN)、
(iv)IV族化合物半導体の炭化珪素(SiC)、シリコンゲルマニウム(SiGe)、
(v)I-III-VI族半導体の銅インジウムセレン(CuInSe2)、銅インジウム硫黄セレン(CuInSSe)などカルコパイライト系半導体、
或いは、前記(i)から(v)までに記載された半導体に不純物をドーピングして形成した材料、及び、
(vi)金属酸化物からなり、前記金属酸化物が、(ア)酸化亜鉛、酸化亜鉛インジウムガリウム、酸化チタン、酸化錫、酸化インジウム、酸化アルミニウム、酸化ニオブ、五酸化タンタル、チタン酸バリウム、及び、チタン酸ストロンチウムから選択される、(イ)酸化ニッケル、酸化コバルト、酸化鉄、酸化マンガン、酸化クロム、酸化ビスマスから選択される、或いは、前記(ア)から(イ)までに記載された金属酸化物に不純物をドーピングして形成した材料、
の少なくともいずれか1つで構成されていることを特徴とする前記〔7〕、〔8〕、〔15〕、〔16〕のいずれか1項に記載の積層型半導体装置。
〔19〕 前記ソース電極、ドレイン電極およびゲート電極が、クロム(Cr)、Ta(タンタル)、チタン(Ti)、銅(Cu)、アルミニウム(Al)、モリブデン(Mo)、タングステン(W)、ニッケル(Ni)、金(Au)、パラジウム(Pd)、白金(Pt)、銀(Ag)、錫(Sn)、リチウム(Li)、カルシウム(Ca)、マグネシウム(Mg)、導電性金属酸化物、導電性ポリアニリン、導電性ポリピロール、導電性ポリチアジル、及び、導電性ポリマーよりなる群から選択される、少なくとも1種の材料を含むことを特徴とする、前記〔1〕〜〔16〕のいずれか1項に記載の積層型半導体装置。
〔20〕 前記絶縁層は、
金属酸化物からなる(a)群;酸化シリコン、酸化亜鉛、酸化チタン、酸化錫、酸化インジウム、酸化アルミニウム、酸化ニオブ、五酸化タンタル、チタン酸バリウム、チタン酸ストロンチウム、チタン酸シリコン、酸化ニッケル、酸化コバルト、酸化鉄、酸化マンガン、酸化クロム、及び、酸化ビスマスから選択される少なくとも1種の材料、
或いは、金属窒化物からなる(b)群;窒化シリコン、窒化アルミニウム、窒化ガリウム、窒化炭素、窒化ホウ素、及び、窒化インジウムから選択される少なくとも1種の材料、
或いは、前記金属酸化物からなる(a)群、乃至、金属窒化物からなる(b)群、に記載された絶縁物を組み合わせた構造、
或いは、有機物である(c)群;ポリイミド、ポリメチルメタクリレート(PMMA)、架橋ポリ4ビニルフェノール(CL−PVP)、ジビニルテトラメチルシロキサン−ベンゾシクロブテン(BCB)、ポリビニルフェノール(PVP)、テトラメトキシシラン(TMS)、デシルトリメトキシシラン(DTMS)から選択される少なくとも1種の材料、
の少なくともいずれかの材料を含むことを特徴とする前記〔1〕〜〔16〕のいずれか1項に記載の積層型半導体装置。
上述の如く本発明によれば、積層型電界効果トランジスタを用いたことを特徴とする、小型で、簡単構造で、かつ高性能な、論理NOTを示すCMOS論理演算回路(図2及び4左図(CMOS論理回路))、及び、pチャネルまたはnチャネルのE/E型インバーター、及び、pチャネルまたはnチャネルのE/D型インバーター(図3)を提供するものである。従来の論理素子は、平面上に横型電界効果トランジスタを並列してレイアウト(図4(a))するから、大面積を必要とするが、本発明による半導体装置は積層型であるから小面積(図4(b))で、簡単な構造である。図4は例としてCMOS論理回路を用いているが、このことはE/E型またはE/D型論理演算回路を用いた場合も同じことである。また、詳細は後述するが、従来は図4中に示す1stMOSFETと2ndMOSFETの有機半導体材料が異なるから、同一平面上で素子を作製するために複雑な作製工程を経なければならないが、積層型の場合、順次積層すればよいので作製が簡単であり、特にウエットプロセスによる作製が飛躍的に簡単になるので、製造コストの低減と製造時の低エネルギー化が可能である。
以下に、本発明に係る積層型半導体装置の構成について図面を参照して説明する。
(実施例1)
本実施例の積層型半導体装置は、CMOS論理回路を構成する縦型論理素子であり、図5にその基本構成、図6にその電気回路を示す。
本実施例の積層型半導体装置10は、図5,図6に示すように、大略すると、基板10a上の断面形状が概略四角形で互いに概略並行に配置した第一の電極1eと第二の電極2e、及び第一の電極1eと第二の電極2eと基板10aを一様に覆う第一の絶縁層1i、第一の絶縁層1i上の第三の電極3e、及び第三の電極3eを一様に覆う第二の絶縁層2i、及び第二の絶縁層2i上の第二の半導体層2s、及び第二の半導体層2s上の第四の電極4eと第五の電極5eよりなる。
(実施例1)
本実施例の積層型半導体装置は、CMOS論理回路を構成する縦型論理素子であり、図5にその基本構成、図6にその電気回路を示す。
本実施例の積層型半導体装置10は、図5,図6に示すように、大略すると、基板10a上の断面形状が概略四角形で互いに概略並行に配置した第一の電極1eと第二の電極2e、及び第一の電極1eと第二の電極2eと基板10aを一様に覆う第一の絶縁層1i、第一の絶縁層1i上の第三の電極3e、及び第三の電極3eを一様に覆う第二の絶縁層2i、及び第二の絶縁層2i上の第二の半導体層2s、及び第二の半導体層2s上の第四の電極4eと第五の電極5eよりなる。
第一の電極1eは接地し、第三の電極3eは入力電圧(Vin)電極とし、第二の電極2eは第五の電極5eと接続し出力電圧(Vout)が得られるようにし、第四の電極4eは供給電圧(Vsupply)電極とする。
また、第一の電極1eと第二の電極2eの間で、第一の半導体層1sに形成されるチャネル領域により第一の電界効果トランジスタ11が形成され、第四の電極4eと第五の電極5eの間で、第二の半導体層2sに形成されるチャネル領域により第二の電界効果トランジスタ12が構成され、第一の電界効果トランジスタ11と第二の電界効果トランジスタ12の伝導型が異なるように形成されることから、第三の電極3eを両方のトランジスタに共通のゲート電極にして入力電圧(Vin)を入力し、第四の電極4eに供給電圧(Vsupply)を入力し、第一の電極1eを接地、接続した第二の電極2eと第五の電極5eから出力電圧(Vout)が得られるようにした、CMOS回路を構成することを特徴とする積層型論理素子として機能する(図6参照)。
図5、図6中、基板10aは、各種ガラス基板、石英基板、表面に絶縁層などが形成された石英基板、表面に絶縁層が形成されたシリコン基板、プラスチック基板、プラスチックシート、プラスチックフィルム、たとえば、ポリエチレンテレフタレート(PET)、ポリエーテルスルホン(PES)、ポリカーボネート、ポリイミド、に例示される高分子材料から構成される絶縁性の材料の内から選択して用いる。
図5、図6に示したCMOS回路を構成する積層型論理素子は、基板10a上に断面形状が概略四角形の第一の電極1e、例えば、クロム(Cr)、Ta(タンタル)、チタン(Ti)、銅(Cu)、アルミニウム(Al)、モリブデン(Mo)、タングステン(W)、ニッケル(Ni)、金(Au)、パラジウム(Pd)、白金(Pt)、銀(Ag)、錫(Sn)、リチウム(Li)、カルシウム(Ca)、マグネシウム(Mg)よりなる群から選択される少なくとも1種の材料、或いは、これらの金属元素を含む合金、これらの金属、及び、金属合金からなる導電性粒子、を挙げることができる。更には、導電性金属酸化物、導電性ポリアニリン、導電性ポリピロール、導電性ポリチアジル、及び、導電性ポリマーよりなる群から選択される少なくとも1種の材料を例示することができる。第二の電極2e、第三の電極3e、第四の電極4e、及び、第五の電極5eに関しても同様である。
電極1e〜5eの形成方法は、材料にもよるが、真空蒸着法やスパッタ法に例示される物理蒸着(PVD)法とエッチング技術との組み合わせ、各種の化学気相(CVD)法とエッチング技術の組み合わせ、スピンコート法とエッチング技術の組み合わせ、各種導電性高分子の溶液を用いたインクジェット印刷法やスクリーン印刷法などの印刷法、リフトオフ法、シャドウマスク法、各種コーティング法とエッチング技術との組み合わせ、各種スプレー法とエッチング技術との組み合わせ、を挙げることができる。
図5、図6中、絶縁膜1i,2iは、例えば、金属酸化物からなる(a)群;酸化シリコン、酸化亜鉛、酸化チタン、酸化錫、酸化インジウム、酸化アルミニウム、酸化ニオブ、五酸化タンタル、チタン酸バリウム、チタン酸ストロンチウム、チタン酸シリコン、酸化ニッケル、酸化コバルト、酸化鉄、酸化マンガン、酸化クロム、及び、酸化ビスマスから選択される少なくとも1種の材料を例示することができる。
或いは、金属窒化物からなる(b)群;窒化シリコン、窒化アルミニウム、窒化ガリウム、窒化炭素、窒化ホウ素、及び、窒化インジウムから選択される少なくとも1種の材料を例示することができる。
或いは、前記金属酸化物からなる(a)群、乃至、金属窒化物からなる(b)群、に記載された材料から選択される材料を組み合わせた構成を例示することができる。
或いは、有機物である(c)群;ポリイミド、ポリメチルメタクリレート(PMMA)、架橋ポリ4ビニルフェノール(CL−PVP)、ジビニルテトラメチルシロキサン−ベンゾシクロブテン(BCB)、ポリビニルフェノール(PVP)、テトラメトキシシラン(TMS)、デシルトリメトキシシラン(DTMS)から選択される少なくとも1種の材料を例示することができる。
或いは、金属窒化物からなる(b)群;窒化シリコン、窒化アルミニウム、窒化ガリウム、窒化炭素、窒化ホウ素、及び、窒化インジウムから選択される少なくとも1種の材料を例示することができる。
或いは、前記金属酸化物からなる(a)群、乃至、金属窒化物からなる(b)群、に記載された材料から選択される材料を組み合わせた構成を例示することができる。
或いは、有機物である(c)群;ポリイミド、ポリメチルメタクリレート(PMMA)、架橋ポリ4ビニルフェノール(CL−PVP)、ジビニルテトラメチルシロキサン−ベンゾシクロブテン(BCB)、ポリビニルフェノール(PVP)、テトラメトキシシラン(TMS)、デシルトリメトキシシラン(DTMS)から選択される少なくとも1種の材料を例示することができる。
絶縁膜1i,2iの形成方法は、材料にもよるが、真空蒸着法やスパッタ法に例示される物理蒸着(PVD)法、各種の化学気相(CVD)法、スピンコート法、印刷法、各種コーティング法、各種スプレー法、を挙げることができる。
第一の半導体層1s、及び、第二の半導体層2sに用いる有機半導体材料は、
(1)ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、ルブレン、及び、それらの誘導体から選択される少なくとも1種のアセン分子材料、
(2)フタロシアニン系化合物、アゾ系化合物、ペリレン系化合物、オリゴチオフェン系化合物、及び、それらの誘導体から選択される少なくとも1種の顔料、
(3)ヒドラゾン化合物、トリフェニルメタン化合物、ジフェニルメタン化合物、スチルベン化合物、アリールビニル化合物、ピラゾリン化合物、トリフェニルアミン化合物、トリアリールアミン化合物、及び、それらの誘導体から選択される少なくとも1種の低分子化合物、或いは、
(4)ポリチオフェン、ポリフルオレン、ポリフェニレンビニレン、ポリトリアリルアミン、ポリ−N−ビニルカルバゾール、ハロゲン化ポリ−N−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、及び、それらの変性体から選択される少なくとも1種の高分子化合物、
を挙げることができる。
(1)ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、ルブレン、及び、それらの誘導体から選択される少なくとも1種のアセン分子材料、
(2)フタロシアニン系化合物、アゾ系化合物、ペリレン系化合物、オリゴチオフェン系化合物、及び、それらの誘導体から選択される少なくとも1種の顔料、
(3)ヒドラゾン化合物、トリフェニルメタン化合物、ジフェニルメタン化合物、スチルベン化合物、アリールビニル化合物、ピラゾリン化合物、トリフェニルアミン化合物、トリアリールアミン化合物、及び、それらの誘導体から選択される少なくとも1種の低分子化合物、或いは、
(4)ポリチオフェン、ポリフルオレン、ポリフェニレンビニレン、ポリトリアリルアミン、ポリ−N−ビニルカルバゾール、ハロゲン化ポリ−N−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、及び、それらの変性体から選択される少なくとも1種の高分子化合物、
を挙げることができる。
また、第一の半導体層1s、及び、第二の半導体層2sに用いる無機半導体材料は、
(i)IV族半導体のシリコン(Si)、ゲルマニウム(Ge)、
(ii)II-VI族半導体のセレン化亜鉛(ZnSe)、硫化カドミニウム(CdS)、カドミウムテルル(CdTe)、酸化亜鉛(ZnO)、酸化亜鉛アルミニウム(AlZnO)、酸化亜鉛ガリウム(GaZnO)、酸化亜鉛インジウム(InZnO)、
(iii)III-V族半導体のガリウム砒素(GaAs)、インジウムリン(InP)、窒化ガリウム(GaN)、
(iv)IV−IV族化合物半導体の炭化珪素(SiC)、シリコンゲルマニウム(SiGe)、
(v)I-III-VI族半導体の銅インジウムセレン(CuInSe2)、銅インジウム硫黄セレン(CuInSSe)などのカルコパイライト系半導体、
或いは、
前記(i)乃至(v)に記載された半導体に不純物をドーピングして形成した材料、及び、
(vi)金属酸化物からなり、前記金属酸化物が、(ア)酸化亜鉛、酸化亜鉛インジウムガリウム、酸化チタン、酸化錫、酸化インジウム、酸化アルミニウム、酸化ニオブ、五酸化タンタル、チタン酸バリウム、及び、チタン酸ストロンチウムから選択される、(イ)酸化ニッケル、酸化コバルト、酸化鉄、酸化マンガン、酸化クロム、酸化ビスマスから選択される、或いは、前記(ア)乃至(イ)に記載された金属酸化物に不純物をドーピングして形成した材料、を挙げることができる。
(i)IV族半導体のシリコン(Si)、ゲルマニウム(Ge)、
(ii)II-VI族半導体のセレン化亜鉛(ZnSe)、硫化カドミニウム(CdS)、カドミウムテルル(CdTe)、酸化亜鉛(ZnO)、酸化亜鉛アルミニウム(AlZnO)、酸化亜鉛ガリウム(GaZnO)、酸化亜鉛インジウム(InZnO)、
(iii)III-V族半導体のガリウム砒素(GaAs)、インジウムリン(InP)、窒化ガリウム(GaN)、
(iv)IV−IV族化合物半導体の炭化珪素(SiC)、シリコンゲルマニウム(SiGe)、
(v)I-III-VI族半導体の銅インジウムセレン(CuInSe2)、銅インジウム硫黄セレン(CuInSSe)などのカルコパイライト系半導体、
或いは、
前記(i)乃至(v)に記載された半導体に不純物をドーピングして形成した材料、及び、
(vi)金属酸化物からなり、前記金属酸化物が、(ア)酸化亜鉛、酸化亜鉛インジウムガリウム、酸化チタン、酸化錫、酸化インジウム、酸化アルミニウム、酸化ニオブ、五酸化タンタル、チタン酸バリウム、及び、チタン酸ストロンチウムから選択される、(イ)酸化ニッケル、酸化コバルト、酸化鉄、酸化マンガン、酸化クロム、酸化ビスマスから選択される、或いは、前記(ア)乃至(イ)に記載された金属酸化物に不純物をドーピングして形成した材料、を挙げることができる。
半導体材料層1s,2sの形成方法としては、構成する材料にもよるが、真空蒸着法やスパッタ法に例示される物理蒸着(PVD)法、各種の化学気相(CVD)法、スピンコート法、インクジェット印刷法やスクリーン印刷法、各種ウエットコーティング法、浸漬法、スプレー法の内のいずれかを挙げることができる。
本発明においては、第一の電界効果トランジスタ11、及び、第二の電界効果トランジスタ12のチャネル長Lを、それぞれ自在に決定できるので、論理回路の高性能化が可能である。また、両方の電界効果トランジスタ11,12に共通の第三の電極3e(ゲート電極:入力電圧(Vin))は自己整合的に形成できるので、高精度、且つ、容易に形成可能である。
(実施例2)
本実施例の積層型半導体装置20は、上記の構成を有する積層型CMOS論理素子において、図7、図8に示すように、第四の電極4eと、第五の電極5eは、第二の絶縁膜2iに形成した後に、一様に覆うように形成した第二の半導体層2sにより、構成されている。
この構成にすることにより、第二の電界効果トランジスタ12の作製において塗布プロセスが容易になる。
本実施例の積層型半導体装置20は、上記の構成を有する積層型CMOS論理素子において、図7、図8に示すように、第四の電極4eと、第五の電極5eは、第二の絶縁膜2iに形成した後に、一様に覆うように形成した第二の半導体層2sにより、構成されている。
この構成にすることにより、第二の電界効果トランジスタ12の作製において塗布プロセスが容易になる。
(実施例3)
本実施例の積層型半導体装置30は、上記の構成を有する積層型CMOS論理素子において、図9、図10に示すように、第一の電極1e、第二の電極2e、第四の電極4eと、第五の電極5eは、それぞれ、半導体層1s,2sの上に形成し、構成されている。
この構成にすることにより、さらに高速の論理素子が可能となる。
本実施例の積層型半導体装置30は、上記の構成を有する積層型CMOS論理素子において、図9、図10に示すように、第一の電極1e、第二の電極2e、第四の電極4eと、第五の電極5eは、それぞれ、半導体層1s,2sの上に形成し、構成されている。
この構成にすることにより、さらに高速の論理素子が可能となる。
(実施例4)
本実施例の積層型半導体装置40は、上記の構成を有する積層型CMOS論理素子において、図11、図12に示すように、第一の電極1e、第二の電極2eは第一の半導体層1sの上に形成され、第四の電極4eと、第五の電極5eは第二の半導体層2sの下に形成されて、構成されている。
この構成にすることにより、塗布プロセスがさらに容易になり、また、さらに高速の論理素子が可能となる。
本実施例の積層型半導体装置40は、上記の構成を有する積層型CMOS論理素子において、図11、図12に示すように、第一の電極1e、第二の電極2eは第一の半導体層1sの上に形成され、第四の電極4eと、第五の電極5eは第二の半導体層2sの下に形成されて、構成されている。
この構成にすることにより、塗布プロセスがさらに容易になり、また、さらに高速の論理素子が可能となる。
(実施例5)
本実施例の積層型半導体装置50は、図3に示した、pチャネルまたはnチャネルのエンハンスメント型駆動/エンハンスメント負荷型(E/E型:破線の接続)インバーター、及び、pチャネルまたはnチャネルのエンハンスメント型駆動/ディプリーション負荷型(E/D型:実線の接続)を構成する縦型論理素子である。図13はその基本構成を模式的に示した素子断面図、図14はその電気回路図である。
本実施例の積層型半導体装置50は、図3に示した、pチャネルまたはnチャネルのエンハンスメント型駆動/エンハンスメント負荷型(E/E型:破線の接続)インバーター、及び、pチャネルまたはnチャネルのエンハンスメント型駆動/ディプリーション負荷型(E/D型:実線の接続)を構成する縦型論理素子である。図13はその基本構成を模式的に示した素子断面図、図14はその電気回路図である。
本実施例の積層型半導体装置50は、図13,図14に示すように、大略すると、基板10a上の断面形状が概略四角形で互いに概略並行に配置した第一の電極1eと第二の電極2e、及び、第一の電極1eと第二の電極2eと基板10aを一様に覆う第一の半導体層1s、第一の半導体層1s上の第一の絶縁層1i、及び、第一の絶縁層1i上に配置した第三の電極3e、第三の電極3eを一様に覆う第二の絶縁層2i、及び、第二の絶縁層2i上の第四の電極4e、及び、第四の電極4eの上に第三の絶縁層3i、第三の絶縁層3i上に配置した第二の半導体層2s、及び、第二の半導体層2s上の第五の電極5eと第六の電極6eよりなる。
また、第一の電極1eは接地、第三の電極3eは入力電圧(Vin)電極、第二の電極2eは第四の電極4eおよび第六の電極6eと接続し出力電圧(Vout)を得、第三の電極3eは供給電圧(Vsupply)電極とする。
また、第一の電極1eと第二の電極2eの間で、第一の半導体層1sに形成されるチャネル領域により第一の電界効果トランジスタ11が形成され、第五の電極5eと第六の電極6eの間で、第二の半導体層2sに形成されるチャネル領域により第二の電界効果トランジスタ12が構成され、第一の電界効果トランジスタ11と第二の電界効果トランジスタ12の伝導型が同一になるように形成されることから、第三の電極3eを第一のトランジスタ11のゲート電極にして入力電圧(Vin)を入力し、第五の電極5eに供給電圧(Vsupply)を入力し、第一の電極1eを接地、接続した第二の電極2eと第四の電極4eおよび第六の電極6eから出力電圧(Vout)が得られるようにした、論理回路を構成することを特徴とする積層型論理素子として機能する。
(実施例6)
本実施例の積層型半導体装置60は、上記の構成を有する積層型論理素子において、図15、図16に示すように、第五の電極5eと、第六の電極6eは、第三の絶縁膜3iに形成した後に、一様に覆うように形成した第二の半導体層2sにより、構成されている。
この構成にすることにより、第二の電界効果トランジスタ12の、トランスコンダクタンスの制御により、高速の論理素子が可能となる。また、塗布プロセスによる作製が容易である。
本実施例の積層型半導体装置60は、上記の構成を有する積層型論理素子において、図15、図16に示すように、第五の電極5eと、第六の電極6eは、第三の絶縁膜3iに形成した後に、一様に覆うように形成した第二の半導体層2sにより、構成されている。
この構成にすることにより、第二の電界効果トランジスタ12の、トランスコンダクタンスの制御により、高速の論理素子が可能となる。また、塗布プロセスによる作製が容易である。
(実施例7)
本実施例の積層型半導体装置70は、上記の構成を有する積層型論理素子において、図17、図18に示すように、第一の電極1eと第二の電極2eは第一の半導体層1sの上、第五の電極5eと第六の電極6eは第二の半導体層2sの上に形成により、構成されている。
この構成にすることにより、さらに高速の論理素子が可能となる。
本実施例の積層型半導体装置70は、上記の構成を有する積層型論理素子において、図17、図18に示すように、第一の電極1eと第二の電極2eは第一の半導体層1sの上、第五の電極5eと第六の電極6eは第二の半導体層2sの上に形成により、構成されている。
この構成にすることにより、さらに高速の論理素子が可能となる。
(実施例8)
本実施例の積層型半導体装置80は、上記の構成を有する積層型論理素子において、図19、図20に示すように、第一の電極1eと第二の電極2eは第一の半導体層1sの上、第五の電極5eと第六の電極6eは第三の絶縁層3iの上に形成により、構成されている。
この構成にすることにより、塗布による作製プロセスがさらに容易になり、さらに高速の論理素子が可能となる。
本実施例の積層型半導体装置80は、上記の構成を有する積層型論理素子において、図19、図20に示すように、第一の電極1eと第二の電極2eは第一の半導体層1sの上、第五の電極5eと第六の電極6eは第三の絶縁層3iの上に形成により、構成されている。
この構成にすることにより、塗布による作製プロセスがさらに容易になり、さらに高速の論理素子が可能となる。
次に、本発明の積層型半導体装置の製造方法について説明する。
図21に、実施例1に示す積層型CMOS論理回路の製造工程を示す。以下、図21(1)〜(8)に基づいて、その製造手順を追って説明する。
図21に、実施例1に示す積層型CMOS論理回路の製造工程を示す。以下、図21(1)〜(8)に基づいて、その製造手順を追って説明する。
まず図21(1)、(2)に示す工程では、各種ガラス、石英、表面に絶縁層などが形成された石英、表面に絶縁層が形成されたシリコン、プラスチック、等からなる基板10a(図21(1))の上面に、導電性の材料の種類にもよるが、PVD法、CVD法、印刷法、各種コーティング法、および、各種スプレー法などなどにより導電材料膜を形成する。例えば、1mm厚のガラス基板の上面に、真空蒸着法により、1μm厚のアルミニウム(Al)膜を形成する。Al蒸着時の基板温度は、室温で行う。ついで、レジストを用いたフォトエッチングにより、断面形状が概略四角形の第一の電極1eおよび第二の電極2eを形成する(図21(2))。ここでは例えば、レジスト膜厚が300nmとなるように、スピンコート法により形成した後に、レジストが残るようにフォトエッチングし、クロロカーボン系のエッチングガスにより、アルミニウム膜を除去する。
図21(3)に示す工程では、メタルマスクを基板10a上に配置して、スパッタ法により、例えば、第一の半導体層1sとしての酸化亜鉛を0.1μm厚で成膜する。成膜条件としては、例えば圧力0.8Pa、電力80W、アルゴン(Ar)流量10sccmで行う。
図21(4)に示す工程では、第一の半導体層1sを覆うように、例えば、スパッタ法により0.5μm厚のシリコン酸化膜(第一の絶縁層1i)を形成する。成膜条件としては、例えば圧力0.8Pa、電力100W、アルゴン(Ar)流量20sccm、酸素(O2)流量2sccmで行う。
図21(5)に示す工程では、メタルマスクを基板上に配置して、真空蒸着法により、第三の電極3e、例えば金を成膜する。電極の膜厚は、0.1μm程度である。
図21(6)に示す工程では、第一の半導体層1sを覆うように、例えば、スパッタ法により0.5μm厚のシリコン酸化膜(第二の絶縁層2i)を形成する。工程条件は、図21(4)に示したものと同等である。
図21(7)に示す工程では、第二の半導体層2sとして、例えばペンタセンを0.1μm厚で真空蒸着法により成膜する。ペンタセン薄膜の膜厚は0.1μmである。成膜条件としては、例えば真空蒸着装置チャンバー内の成膜時の圧力2×10−4Pa、蒸着源の温度200℃で行う。
最後に、図21(8)に示す工程では、メタルマスクを基板10a上に配置して、真空蒸着法により、第四の電極4e、第五の電極5eを、例えば金を成膜する。それぞれの電極の膜厚は、0.1μm程度である。
以上の手順により、図5,図6に示した実施例1の構造の積層型CMOS論理回路(積層型半導体装置10)が形成され、良好なインバーター特性が得られることを確認した。
なお、図7、図8に示した実施例2は、図21に示した基本工程で、図21(7)乃至(8)で、第四の電極4eと第五の電極5eを形成した後に、第二の半導体層2sを形成した構造の積層型CMOS論理回路である。この場合にも、同様に動作が確認された。
また、図9、図10に示した実施例3は、図21に示した基本工程で、図21(1)乃至(3)で、先に第一の半導体層1sを形成した後に、以降各層を形成した積層型CMOS論理回路である。この場合にも、同様に動作が確認された。
また、図11、図12に示した実施例4は、図21に示した基本工程で、図21(1)乃至(3)で、先に第一の半導体層1sを形成した後に、さらに図21(6)乃至(8)で、第二の絶縁層2iの上に第四の電極4e、第五の電極5e、第二の半導体層2sの順で形成した構造の積層型CMOS論理回路である。この場合にも、同様に動作が確認された。
また、図9、図10に示した実施例3は、図21に示した基本工程で、図21(1)乃至(3)で、先に第一の半導体層1sを形成した後に、以降各層を形成した積層型CMOS論理回路である。この場合にも、同様に動作が確認された。
また、図11、図12に示した実施例4は、図21に示した基本工程で、図21(1)乃至(3)で、先に第一の半導体層1sを形成した後に、さらに図21(6)乃至(8)で、第二の絶縁層2iの上に第四の電極4e、第五の電極5e、第二の半導体層2sの順で形成した構造の積層型CMOS論理回路である。この場合にも、同様に動作が確認された。
図22に、本発明の積層型半導体装置の製造方法として、実施例5に示す積層型E/D型論理回路(積層型半導体装置50)の製造工程を示す。以下、図22(1)〜(9)に基づいて、その製造手順を追って説明する。
まず図22(1)、(2)に示す工程では、各種ガラス、石英、表面に絶縁層などが形成された石英、表面に絶縁層が形成されたシリコン、プラスチック等からなる基板10a(図22(1))の上面に、導電性の材料の種類にもよるが、PVD法、CVD法、印刷法、各種コーティング法、および、各種スプレー法などなどにより導電材料膜を形成する。例えば、1mm厚のガラス基板の上面に、スパッタ法により、1μm厚のITO膜を形成する。ついでレジストを用いたフォトエッチングにより、断面形状が概略四角形の第一の電極1eおよび第二の電極2eを形成する(図22(2))。このとき、レジスト膜厚が300nmとなるように、スピンコート法により形成した後に、レジストが残るようにフォトエッチングし、クロロカーボン系のエッチングガスにより、ITO膜を除去する。
図22(3)に示す工程では、メタルマスクを基板10a上に配置して、例えばペンタセンを0.1μm厚で真空蒸着法により成膜する(第一の半導体層1s)。ペンタセン薄膜の膜厚は0.1μmである。成膜条件としては、例えば真空蒸着装置チャンバー内の成膜時の圧力2×10−4Pa、蒸着源の温度200℃で行う。
図22(4)に示す工程では、第一の半導体層1sを覆うように、例えば、ポリイミドを0.3〜0.5μm厚で形成する(第一の絶縁層1i)。成膜条件としては、例えばポリイミドはポリイミド前駆体のN-メチル−2−ピロリドン(NMP)溶液をスピンコートし、その後窒素中、250℃で1時間熱処理をしてイミド化してポリイミドとする。
図22(5)に示す工程では、メタルマスクをポリイミド上に配置して、真空蒸着法により、第三の電極3e、例えば金を成膜する。電極の膜厚は、0.1μm程度である。
図22(6)に示す工程では、第一の半導体層1sを覆うように、例えば、前述の手順でスピンコート法により0.3〜0.5μm厚のポリイミド膜を形成する(第二の絶縁層2i)。工程条件は、上記図22(4)に示したものと同等である。
図22(7)に示す工程では、メタルマスクをポリイミド上に配置して、真空蒸着法により、第四の電極4e、例えば金を成膜する。電極の膜厚は、0.1μm程度である。
ついで、第四の電極4eを覆うように、例えば、ポリイミドを0.3〜0.5μm厚で形成する(第三の絶縁層3i(不図示))。工程条件は、上記図22(4)に示したものと同等である。
ついで、第四の電極4eを覆うように、例えば、ポリイミドを0.3〜0.5μm厚で形成する(第三の絶縁層3i(不図示))。工程条件は、上記図22(4)に示したものと同等である。
図22(8)に示す工程では、第二の半導体層2sとして、例えばペンタセンを0.1μm厚で真空蒸着法により成膜する。ペンタセン薄膜の膜厚は0.1μmである。成膜条件としては、例えば真空蒸着装置チャンバー内の成膜時の圧力2×10−4Pa、蒸着源の温度200℃で行う。
最後に、図22(9)に示す工程では、メタルマスクを第二の半導体層2sであるペンタセンの上に配置して、真空蒸着法により、第四の電極4e、第五の電極5eを、例えば金を成膜する。それぞれの電極の膜厚は、0.1μm程度である。
以上の手順により、図13、図14に示した実施例5の構造の積層型E/D型論理回路(積層型半導体装置50)が形成され、良好なインバーター特性が得られることを確認した。
また、図15、図16に示した実施例6は、図22に示した基本工程で、図22(7)乃至(8)で、第五の電極5eと第六の電極6eを形成した後に、第二の半導体層2sを形成した構造の積層型E/D型論理回路である。この場合にも、同様に動作が確認された。
また、図17、図18に示した実施例7は、図22に示した基本工程で、図22(1)乃至(3)で、先に第一の半導体層1sを形成した後に、以降各層を形成した積層型E/D型論理回路である。この場合にも、同様に動作が確認された。
また、図19、図20に示した実施例8は、図22に示した基本工程で、図(1)乃至(3)で、先に第一の半導体層1sを形成した後に、さらに図22(6)乃至(8)で、第二の絶縁層2iの上に第五の電極5e、第六の電極6e、第二の半導体層2sの順で形成した構造の積層型E/D型論理回路である。この場合にも、同様に動作が確認された。
また、図17、図18に示した実施例7は、図22に示した基本工程で、図22(1)乃至(3)で、先に第一の半導体層1sを形成した後に、以降各層を形成した積層型E/D型論理回路である。この場合にも、同様に動作が確認された。
また、図19、図20に示した実施例8は、図22に示した基本工程で、図(1)乃至(3)で、先に第一の半導体層1sを形成した後に、さらに図22(6)乃至(8)で、第二の絶縁層2iの上に第五の電極5e、第六の電極6e、第二の半導体層2sの順で形成した構造の積層型E/D型論理回路である。この場合にも、同様に動作が確認された。
なお本発明は、具体的に開示された実施例に限定されるものではなく、特許請求した本発明の範囲から逸脱することなく、種々の変形例や実施例が考えられる。そのため、上述の実施例は、あらゆる点で単なる例示に過ぎず限定的に解釈してはならない。本発明の範囲は請求の範囲によって示すものであり、明細書の本文にはなんら拘束されない。すなわち、他の実施形態、追加、変更、削除など、当業者が想到することができる範囲内で変更することができ、いずれの態様においても本発明の作用・効果を奏する限り、本発明の範囲に含まれるものである。
本発明が、今後さらに要求される有機論理回路の高密度集積回路化において、素子面積を小さくできるから利用される可能性はきわめて高い。また、積層型CMOS論理回路構成および積層型p−p、n−n論理回路とを提供することにより、横型トランジスタを基本構成に用いた同一平面上に並列したCMOS回路構成の論理回路よりも高性能で良好な製品の実現ができることは勿論である。
1e,2e,3e,4e,5e,6e 電極
1i,2i,3i 絶縁層
1s,2s 半導体層
10,20,30,40,50,60,70,80 積層型半導体装置
10a 基板
11,12 電界効果トランジスタ(MOSFET)
1i,2i,3i 絶縁層
1s,2s 半導体層
10,20,30,40,50,60,70,80 積層型半導体装置
10a 基板
11,12 電界効果トランジスタ(MOSFET)
日本経済新聞/2007年11月23日/朝刊
読売新聞/2007年11月23日/朝刊
S.M.Sze:"Physics of Semiconductor Devices 2ndEdition",WILEY-INTERSCIENCE PUBLICATION(1981)p−p.431-510
A.Dodabalapur,J.Baumbach,K.Baldwin and H.E.Katz : Appl.Phys.Lett.68(1996)2246.
A.Dodabalapur,J.Laquindanum,H.E.Katzand Z.Bao : Appl.Phys.Lett.69(1996)4227.
Y.INOUE,Y.SAKAMOTO,T.SUZUKI,Ma.KOBAYASHI,Y.GAO,S.TOKITO: Jpn.J.Appl.Phys.44(2005)3663.
H.Iechi,Y.Watanabeand K.Kudo : Jpn.J.Appl.Phys.,48,4B(2007)2645.
Claims (20)
- 絶縁基板上、或いは、導電性基板の表面を絶縁化した基板上に形成され、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第一の電極、と、第二の電極を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の半導体層を形成し、
前記第一の半導体層を、一様に覆うように第一の絶縁層を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極を形成し、
前記第三の電極、及び、前記第三の電極形成時に第三の電極によって覆われなかった第一の絶縁層を、一様に覆うように形成した第二の絶縁層を備え、
前記第二の絶縁層を、一様に覆うように、第二の半導体層を形成し、
前記第二の半導体層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第四の電極、と、第五の電極を配置し、
前記第三の電極が前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第四の電極が前記第二の半導体層のソース電極、前記第五の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタが構成され、
前記第四の電極、と、前記第五の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタが構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が異なる、CMOS回路を構成することを特徴とする、積層型半導体装置。 - 絶縁基板上、或いは、導電性基板の表面を絶縁化した基板上に形成され、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第一の電極、と、第二の電極を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の半導体層を形成し、
前記第一の半導体層を、一様に覆うように第一の絶縁層を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極を形成し、
前記第三の電極、及び、前記第三の電極形成時に第三の電極によって覆われなかった第一の絶縁層を、一様に覆うように形成した第二の絶縁層を備え、
前記第二の絶縁層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第四の電極、と、第五の電極を配置し、
前記第四の電極、と、第五の電極と、第二の絶縁層を、一様に覆うように、第二の半導体層を形成し、
前記第三の電極が前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第四の電極が前記第二の半導体層のソース電極、前記第五の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタが構成され、
前記第四の電極、と、前記第五の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタが構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が異なる、CMOS回路を構成することを特徴とする、積層型半導体装置。 - 絶縁基板上、或いは、導電性基板の表面を絶縁化した基板上に、第一の半導体層を形成し、
前記第一の半導体層の上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置した、第一の電極、と、第二の電極を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の絶縁層を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極を形成し、
前記第三の電極、及び、前記第三の電極形成時に第三の電極によって覆われなかった第一の絶縁層を、一様に覆うように形成した第二の絶縁層を備え、
前記第二の絶縁層上に、第二の半導体層を形成し、
前記第二の半導体層の上に、断面形状が概略四角形で、互いに概略平行に配置された、第四の電極、と、第五の電極を配置し、
前記第三の電極が前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第四の電極が前記第二の半導体層のソース電極、前記第五の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタが構成され、
前記第四の電極、と、前記第五の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタが構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が異なる、CMOS回路を構成することを特徴とする、積層型半導体装置。 - 絶縁基板上、或いは、導電性基板の表面を絶縁化した基板上に、第一の半導体層を形成し、
前記第一の半導体層の上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置した、第一の電極、と、第二の電極を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の絶縁層を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極を形成し、
前記第三の電極、及び、前記第三の電極形成時に第三の電極によって覆われなかった第一の絶縁層を、一様に覆うように形成した第二の絶縁層を備え、
前記第二の絶縁層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第四の電極、と、第五の電極を配置し、
前記第四の電極、と、第五の電極、と、第二の絶縁層を、一様に覆うように、第二の半導体層を形成し、
前記第三の電極が前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第四の電極が前記第二の半導体層のソース電極、前記第五の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタが構成され、
前記第四の電極、と、前記第五の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタが構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が異なる、CMOS回路を構成することを特徴とする、積層型半導体装置。 - 前記半導体層の材料は、有機半導体材料からなることを特徴とする請求項1〜4のいずれか1項に記載の積層型半導体装置。
- 前記第一の半導体層が、p型有機半導体材料で構成され、そして、前記第二の半導体層が、n型有機半導体材料で構成され、または、前記第一の半導体層が、n型有機半導体材料で構成され、そして、前記第二の半導体層が、p型有機半導体材料で構成されていることを特徴とする請求項1〜5のいずれか1項に記載の積層型半導体装置。
- 前記半導体層の材料は、有機半導体材料、と、無機半導体材料の組み合わせからなることを特徴とする請求項1〜4のいずれか1項に記載の積層型半導体装置。
- 前記第一の半導体層が、n型無機半導体材料で構成され、そして、前記第二の半導体層が、p型有機半導体材料で構成され、または、前記第一の半導体層が、p型有機半導体材料で構成され、そして、前記第二の半導体層が、n型無機半導体材料で構成され、
または、前記第一の半導体層が、p型無機半導体材料で構成され、そして、前記第二の半導体層が、n型有機半導体材料で構成され、または、前記第一の半導体層が、n型有機半導体材料で構成され、そして、前記第二の半導体層が、p型無機半導体材料で構成されていることを特徴とする請求項1〜4、7のいずれか1項に記載の積層型半導体装置。 - 絶縁基板上、或いは、導電性基板の表面を絶縁化した基板上に形成され、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第一の電極、と、第二の電極を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の半導体層を形成し、
前記第一の半導体層を、一様に覆うように第一の絶縁層を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極を形成し、
前記第三の電極、と、前記第三の電極形成時に第三の電極によって覆われなかった前記第一の絶縁層を、一様に覆うように形成した第二の絶縁層を備え、
前記第二の絶縁層上に、前記第三の電極を、前記第二の絶縁層を介して、一様に覆うように形成した第四の電極を形成し、
前記第四の電極、及び、前記第四の電極形成時に第四の電極によって覆われなかった第二の絶縁層を、一様に覆うように形成した第三の絶縁層を備え、
前記第三の絶縁層を、一様に覆うように、第二の半導体層を形成し、
前記第二の半導体層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第五の電極、と、第六の電極を配置し、
前記第三の電極、及び、前記第四の電極が、それぞれ、前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第五の電極が前記第二の半導体層のソース電極、前記第六の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタが構成され、
前記第五の電極、と、前記第六の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタが構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が同一である、インバーター回路を構成することを特徴とする、積層型半導体装置。 - 絶縁基板上、或いは、導電性基板の表面を絶縁化した基板上に形成され、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第一の電極、と、第二の電極を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の半導体層を形成し、
前記第一の半導体層を、一様に覆うように第一の絶縁層を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極を形成し、
前記第三の電極、と、前記第三の電極形成時に第三の電極によって覆われなかった前記第一の絶縁層を、一様に覆うように第二の絶縁層を形成し、
前記第二の絶縁層上に、前記第三の電極を、前記第二の絶縁層を介して、一様に覆うように形成した第四の電極を形成し、
前記第四の電極、と、前記第四の電極形成時に第四の電極によって覆われなかった第二の絶縁層を、一様に覆うように形成した第三の絶縁層を備え、
前記第三の絶縁層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第五の電極、と、第六の電極を配置し、
前記第五の電極、と、第六の電極と、第三の絶縁層を、一様に覆うように、第二の半導体層を形成し、
前記第三の電極、及び、前記第四の電極が、それぞれ、前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第五の電極が前記第二の半導体層のソース電極、前記第六の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタが構成され、
前記第五の電極、と、前記第六の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタが構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が同一である、インバーター回路を構成することを特徴とする、積層型半導体装置。 - 絶縁基板上、或いは、導電性基板の表面を絶縁化した基板上に、第一の半導体層を形成し、
前記第一の半導体層の上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第一の電極、と、第二の電極を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の絶縁層を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極を形成し、
前記第三の電極、と、前記第三の電極形成時に第三の電極によって覆われなかった前記第一の絶縁層を、一様に覆うように形成した第二の絶縁層を備え、
前記第二の絶縁層上に、前記第三の電極を、前記第二の絶縁層を介して、一様に覆うように形成した第四の電極を形成し、
前記第四の電極、及び、前記第四の電極形成時に第四の電極によって覆われなかった第二の絶縁層を、一様に覆うように形成した第三の絶縁層を備え、
前記第三の絶縁層上に、第二の半導体層を形成し、
前記第二の半導体層の上に、断面形状が概略四角形で、互いに概略平行に配置された、第五の電極、と、第六の電極を配置し、
前記第三の電極、及び、前記第四の電極が、それぞれ、前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第五の電極が前記第二の半導体層のソース電極、前記第六の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタが構成され、
前記第五の電極、と、前記第六の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタが構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が同一である、インバーター回路を構成することを特徴とする、積層型半導体装置。 - 絶縁基板上、或いは、導電性基板の表面を絶縁化した基板上に、第一の半導体層を形成し、
前記第一の半導体層の上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第一の電極、と、第二の電極を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の絶縁層を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極を形成し、
前記第三の電極、と、前記第三の電極形成時に第三の電極によって覆われなかった前記第一の絶縁層を、一様に覆うように形成した第二の絶縁層を備え、
前記第二の絶縁層上に、前記第三の電極を、前記第二の絶縁層を介して、一様に覆うように形成した第四の電極を形成し、
前記第四の電極、及び、前記第四の電極形成時に第四の電極によって覆われなかった第二の絶縁層を、一様に覆うように形成した第三の絶縁層を備え、
前記第三の絶縁層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第五の電極、と、第六の電極を配置し、
前記第五の電極、と、第六の電極、と、第三の絶縁層を、一様に覆うように、第二の半導体層を形成し、
前記第三の電極、及び、前記第四の電極が、それぞれ、前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第五の電極が前記第二の半導体層のソース電極、前記第六の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタが構成され、
前記第五の電極、と、前記第六の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタが構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が同一である、インバーター回路を構成することを特徴とする、積層型半導体装置。 - 前記半導体層の材料は、有機半導体材料からなることを特徴とする請求項9〜12のいずれか1項に記載の積層型半導体装置。
- 前記第一の半導体層が、p型有機半導体材料で構成され、そして、前記第二の半導体層が、p型有機半導体材料で構成され、または、前記第一の半導体層が、n型有機半導体材料で構成され、そして、前記第二の半導体層が、n型有機半導体材料で構成されていることを特徴とする請求項9〜13のいずれか1項に記載の積層型半導体装置。
- 前記半導体層の材料は、有機半導体材料、と、無機半導体材料からなることを特徴とする請求項9〜12のいずれか1項に記載の積層型半導体装置。
- 前記第一の半導体層が、n型無機半導体材料で構成され、そして、前記第二の半導体層が、n型有機半導体材料で構成され、または、前記第一の半導体層が、n型有機半導体材料で構成され、
そして、前記第二の半導体層が、n型無機半導体材料で構成され、
または、前記第一の半導体層が、p型無機半導体材料で構成され、そして、前記第二の半導体層が、p型有機半導体材料で構成され、または、前記第一の半導体層が、p型有機半導体材料で構成され、そして、前記第二の半導体層が、p型無機半導体材料で構成されていることを特徴とする請求項9〜12、15のいずれか1項に記載の積層型半導体装置。 - 前記有機半導体材料は、
(1)ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、ルブレン、及び、それらの誘導体から選択される少なくとも1種のアセン類分子材料、
(2)フタロシアニン系化合物、アゾ系化合物、ペリレン系化合物、オリゴチオフェン系化合物、及び、それらの誘導体から選択される少なくとも1種の顔料、
(3)ヒドラゾン化合物、トリフェニルメタン化合物、ジフェニルメタン化合物、スチルベン化合物、アリールビニル化合物、ピラゾリン化合物、トリフェニルアミン化合物、トリアリールアミン化合物、及び、それらの誘導体から選択される少なくとも1種の低分子化合物、或いは、
(4)ポリチオフェン、ポリフルオレン、ポリフェニレンビニレン、ポリトリアリルアミン、ポリ−N−ビニルカルバゾール、ハロゲン化ポリ−N−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、及び、それらの変性体から選択される少なくとも1種の高分子化合物、
の少なくともいずれか1つで構成されていることを特徴とする請求項5〜8、13〜16のいずれか1項に記載の積層型半導体装置。 - 前記無機半導体材料は、
(i)IV族半導体のシリコン(Si)、ゲルマニウム(Ge)、
(ii)II-VI族半導体のセレン化亜鉛(ZnSe)、硫化カドミニウム(CdS)、カドミウムテルル(CdTe)、酸化亜鉛(ZnO)、酸化亜鉛アルミニウム(AlZnO)、酸化亜鉛ガリウム(GaZnO)、酸化亜鉛インジウム(InZnO)、
(iii)III-V族半導体のガリウム砒素(GaAs)、インジウムリン(InP)、窒化ガリウム(GaN)、
(iv)IV族化合物半導体の炭化珪素(SiC)、シリコンゲルマニウム(SiGe)、
(v)I-III-VI族半導体の銅インジウムセレン(CuInSe2)、銅インジウム硫黄セレン(CuInSSe)などカルコパイライト系半導体、
或いは、前記(i)から(v)までに記載された半導体に不純物をドーピングして形成した材料、及び、
(vi)金属酸化物からなり、前記金属酸化物が、(ア)酸化亜鉛、酸化亜鉛インジウムガリウム、酸化チタン、酸化錫、酸化インジウム、酸化アルミニウム、酸化ニオブ、五酸化タンタル、チタン酸バリウム、及び、チタン酸ストロンチウムから選択される、(イ)酸化ニッケル、酸化コバルト、酸化鉄、酸化マンガン、酸化クロム、酸化ビスマスから選択される、或いは、前記(ア)から(イ)までに記載された金属酸化物に不純物をドーピングして形成した材料、
の少なくともいずれか1つで構成されていることを特徴とする請求項7、8、15、16のいずれか1項に記載の積層型半導体装置。 - 前記ソース電極、ドレイン電極およびゲート電極が、クロム(Cr)、Ta(タンタル)、チタン(Ti)、銅(Cu)、アルミニウム(Al)、モリブデン(Mo)、タングステン(W)、ニッケル(Ni)、金(Au)、パラジウム(Pd)、白金(Pt)、銀(Ag)、錫(Sn)、リチウム(Li)、カルシウム(Ca)、マグネシウム(Mg)、導電性金属酸化物、導電性ポリアニリン、導電性ポリピロール、導電性ポリチアジル、及び、導電性ポリマーよりなる群から選択される、少なくとも1種の材料を含むことを特徴とする、請求項1〜16のいずれか1項に記載の積層型半導体装置。
- 前記絶縁層は、
金属酸化物からなる(a)群;酸化シリコン、酸化亜鉛、酸化チタン、酸化錫、酸化インジウム、酸化アルミニウム、酸化ニオブ、五酸化タンタル、チタン酸バリウム、チタン酸ストロンチウム、チタン酸シリコン、酸化ニッケル、酸化コバルト、酸化鉄、酸化マンガン、酸化クロム、及び、酸化ビスマスから選択される少なくとも1種の材料、
或いは、金属窒化物からなる(b)群;窒化シリコン、窒化アルミニウム、窒化ガリウム、窒化炭素、窒化ホウ素、及び、窒化インジウムから選択される少なくとも1種の材料、
或いは、前記金属酸化物からなる(a)群、乃至、金属窒化物からなる(b)群、に記載された絶縁物を組み合わせた構造、
或いは、有機物である(c)群;ポリイミド、ポリメチルメタクリレート(PMMA)、架橋ポリ4ビニルフェノール(CL−PVP)、ジビニルテトラメチルシロキサン−ベンゾシクロブテン(BCB)、ポリビニルフェノール(PVP)、テトラメトキシシラン(TMS)、デシルトリメトキシシラン(DTMS)から選択される少なくとも1種の材料、
の少なくともいずれかの材料を含むことを特徴とする請求項1〜16のいずれか1項に記載の積層型半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010132152A JP2011258760A (ja) | 2010-06-09 | 2010-06-09 | 積層型半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2010132152A JP2011258760A (ja) | 2010-06-09 | 2010-06-09 | 積層型半導体装置 |
Publications (1)
Publication Number | Publication Date |
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JP2011258760A true JP2011258760A (ja) | 2011-12-22 |
Family
ID=45474628
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010132152A Withdrawn JP2011258760A (ja) | 2010-06-09 | 2010-06-09 | 積層型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2011258760A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20140109169A (ko) * | 2013-03-05 | 2014-09-15 | 삼성전자주식회사 | 박막 트랜지스터를 포함하는 표시 장치 |
US9679971B2 (en) | 2015-09-11 | 2017-06-13 | Kabushiki Kaisha Toshiba | Semiconductor device |
CN110060998A (zh) * | 2019-04-29 | 2019-07-26 | 厦门天马微电子有限公司 | 一种反相电路结构、栅极驱动电路及显示面板 |
WO2022181707A1 (ja) * | 2021-02-25 | 2022-09-01 | 国立大学法人 東京大学 | 無機/有機ハイブリッド相補型半導体デバイス及びその製造方法 |
-
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---|---|---|---|---|
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