JPH0766973B2 - 縦型接合型電界効果トランジスタの製造方法 - Google Patents
縦型接合型電界効果トランジスタの製造方法Info
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- JPH0766973B2 JPH0766973B2 JP63250914A JP25091488A JPH0766973B2 JP H0766973 B2 JPH0766973 B2 JP H0766973B2 JP 63250914 A JP63250914 A JP 63250914A JP 25091488 A JP25091488 A JP 25091488A JP H0766973 B2 JPH0766973 B2 JP H0766973B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は極短チャネルで高速動作に好適な、縦型の接合
型電界効果トランジスタの製造方法に関する。
型電界効果トランジスタの製造方法に関する。
［従来の技術］ 従来技術に係る素子としては、特許出願公告昭52−6076
に記載のように、ソース、ドレイン間がパンチスルしな
い状態すなわちソース、ゲート間に空乏状態にならない
状態が残ってキャリア注入状態が存在し、しかも直列抵
抗と変換コンダクタンスとの積が１より小になるように
選定された不純物濃度並びに諸寸法を有し、電流電圧特
性が不飽和特性を示すことを特徴とする電界効果トラン
ジスタが知られていた。
に記載のように、ソース、ドレイン間がパンチスルしな
い状態すなわちソース、ゲート間に空乏状態にならない
状態が残ってキャリア注入状態が存在し、しかも直列抵
抗と変換コンダクタンスとの積が１より小になるように
選定された不純物濃度並びに諸寸法を有し、電流電圧特
性が不飽和特性を示すことを特徴とする電界効果トラン
ジスタが知られていた。
［発明が解決しようとする課題］ 上記の従来素子においては、不純物のドーピング技術お
よび結晶成長技術等の制約からゲート長が数μｍ程度の
素子であった。
よび結晶成長技術等の制約からゲート長が数μｍ程度の
素子であった。
本発明は、短チャネル化によりキャリアのゲート走行時
間を従来素子に比べて極めて短くすることが可能となる
高速素子を提供することを目的とする。本発明の他の目
的は、短チャネル素子においても五極管電流電圧特性を
有する縦型の接合型電界効果トランジスタも提供するこ
と、さらにキャリアが電子の接合型電界効果トランジス
タとキャリアが正孔の接合型電界効果トランジスタを縦
に隣合わせて配置し相補型の電界効果トランジスタを提
供することを目的とする。
間を従来素子に比べて極めて短くすることが可能となる
高速素子を提供することを目的とする。本発明の他の目
的は、短チャネル素子においても五極管電流電圧特性を
有する縦型の接合型電界効果トランジスタも提供するこ
と、さらにキャリアが電子の接合型電界効果トランジス
タとキャリアが正孔の接合型電界効果トランジスタを縦
に隣合わせて配置し相補型の電界効果トランジスタを提
供することを目的とする。
［課題を解決するための手段］ 本発明の縦型の接合型電界効果トランジスタのゲートと
しては不純物濃度が１×1014個／cm2以上で不純物添加
領域が10Å程度というような高濃度で原子のオーダでシ
ャープな濃度分布を持つ薄層が必要であるが、従来Si−
MBEにおいてもこのような不純物添加は不可能であっ
た。このような薄層を形成するために、Si−MBE技術を
用いてシリコン結晶表面に不純物を所定の濃度吸着させ
た後に室温でその上に非晶質シリコンを所定の厚さ堆積
させ、その後に600℃程度でアニールすることにより非
晶質シリコンを結晶化させる、という技術を開発した。
この方法では、シリコン結晶表面を吸着する不純物の濃
度はシリコン結晶の温度を上下させることで任意に変え
ることができる。また、その後の室温での非晶質シリコ
ンの堆積により結晶表面に吸着した数Å程度の厚さの不
純物層をシリコン内に閉じ込めることができる。結晶化
のためのアニールでは温度が低いため不純物の拡散はほ
とんどなく、最終的に不純物濃度が１×1014個／cm2以
上で不純物添加領域が10Å程度とすることができる。こ
の濃度は単位体積当りに換算すると１×1014（個／c
m2）÷10（Å）＝１×1021（個／cm3）以上となりガリ
ウム，ボロン，アンチモンが熱平衡状態でシリコン内に
溶解しうる濃度すなわち固溶度を超えている。これは、
本方法では従来法とは異なり非平衡状態で結晶成長を行
っているため過飽和の不純物の結晶内への取り込みが生
じていることによっている。さらに、本方法では、不純
物の活性化率がほぼ100％とすることができる。これ
は、本プロセスが熱平衡下ではないために、固溶度を超
えた不純物が析出することがないためである。
しては不純物濃度が１×1014個／cm2以上で不純物添加
領域が10Å程度というような高濃度で原子のオーダでシ
ャープな濃度分布を持つ薄層が必要であるが、従来Si−
MBEにおいてもこのような不純物添加は不可能であっ
た。このような薄層を形成するために、Si−MBE技術を
用いてシリコン結晶表面に不純物を所定の濃度吸着させ
た後に室温でその上に非晶質シリコンを所定の厚さ堆積
させ、その後に600℃程度でアニールすることにより非
晶質シリコンを結晶化させる、という技術を開発した。
この方法では、シリコン結晶表面を吸着する不純物の濃
度はシリコン結晶の温度を上下させることで任意に変え
ることができる。また、その後の室温での非晶質シリコ
ンの堆積により結晶表面に吸着した数Å程度の厚さの不
純物層をシリコン内に閉じ込めることができる。結晶化
のためのアニールでは温度が低いため不純物の拡散はほ
とんどなく、最終的に不純物濃度が１×1014個／cm2以
上で不純物添加領域が10Å程度とすることができる。こ
の濃度は単位体積当りに換算すると１×1014（個／c
m2）÷10（Å）＝１×1021（個／cm3）以上となりガリ
ウム，ボロン，アンチモンが熱平衡状態でシリコン内に
溶解しうる濃度すなわち固溶度を超えている。これは、
本方法では従来法とは異なり非平衡状態で結晶成長を行
っているため過飽和の不純物の結晶内への取り込みが生
じていることによっている。さらに、本方法では、不純
物の活性化率がほぼ100％とすることができる。これ
は、本プロセスが熱平衡下ではないために、固溶度を超
えた不純物が析出することがないためである。
本発明は、上記技術を用いて、高速動作可能な縦型の接
合型電界効果トランジスタの製造方法を提供するもので
あり、ゲート領域作製に上記技術を用いる。また、五極
管電流電圧特性を得るためには、上記の不純物添加層を
二層以上設けゲート領域とし、さらに電圧を各層個別に
印加することができるように配線した多層ゲートとす
る。またさらに、相補型の極短チャネルの縦型の接合型
電界効果トランジスタを提供するために、キャリアが電
子である接合型電界効果トランジスタと、キャリアが正
孔である接合型電界効果トランジスタを縦に隣合わせて
配置する。
合型電界効果トランジスタの製造方法を提供するもので
あり、ゲート領域作製に上記技術を用いる。また、五極
管電流電圧特性を得るためには、上記の不純物添加層を
二層以上設けゲート領域とし、さらに電圧を各層個別に
印加することができるように配線した多層ゲートとす
る。またさらに、相補型の極短チャネルの縦型の接合型
電界効果トランジスタを提供するために、キャリアが電
子である接合型電界効果トランジスタと、キャリアが正
孔である接合型電界効果トランジスタを縦に隣合わせて
配置する。
［作用］ 縦型の接合型電界効果トランジスタのゲート領域の厚さ
をL,不純物濃度をＮとすると、ゲート抵抗やゲートから
の空乏層の電圧印加による伸びを同程度に保ちかつゲー
ト領域の厚さを薄くするためにはＬ×Ｎを一定に保つこ
とが必要不可欠となる。従来の縦型の接合型電界効果ト
ランジスタではＬ＝１μm,N＝１×1018／cm3程度である
ためＬ×Ｎ＝１×1014／cm2程度となる。従って、１×1
014個以上の不純物を10Å程度の領域に閉じ込めること
によりキャリアのゲート走行時間が短い高速素子用の縦
型の接合型電界効果トランジスタとすることができる。
をL,不純物濃度をＮとすると、ゲート抵抗やゲートから
の空乏層の電圧印加による伸びを同程度に保ちかつゲー
ト領域の厚さを薄くするためにはＬ×Ｎを一定に保つこ
とが必要不可欠となる。従来の縦型の接合型電界効果ト
ランジスタではＬ＝１μm,N＝１×1018／cm3程度である
ためＬ×Ｎ＝１×1014／cm2程度となる。従って、１×1
014個以上の不純物を10Å程度の領域に閉じ込めること
によりキャリアのゲート走行時間が短い高速素子用の縦
型の接合型電界効果トランジスタとすることができる。
また、多層ゲートとし個別に電圧を印加することにより
二層目以上のゲートが電流制限電極として働き、長ゲー
トの素子ではないにもかかわらず電極電圧特性が５極管
特性とすることができる。
二層目以上のゲートが電流制限電極として働き、長ゲー
トの素子ではないにもかかわらず電極電圧特性が５極管
特性とすることができる。
本発明において、半導体としてGaAsを用い、キャリアが
電子の場合には不純物としてベリリウムかまたはアルミ
ニウムを用い、キャリアが正孔の場合には不純物として
シリコンを用いることにより、上述のシリコンを半導体
として用いる場合のみならず、GaAs系でMBE法により高
速素子用の縦型の接合型電界効果トランジスタを作製す
ることが可能である。
電子の場合には不純物としてベリリウムかまたはアルミ
ニウムを用い、キャリアが正孔の場合には不純物として
シリコンを用いることにより、上述のシリコンを半導体
として用いる場合のみならず、GaAs系でMBE法により高
速素子用の縦型の接合型電界効果トランジスタを作製す
ることが可能である。
［実施例］ 以下、本発明の実施例を説明する。
実施例1. まず第１図（ａ）〜（ｇ）および第２（ａ）（ｂ）を用
いて、本発明の実施例１を説明する。
いて、本発明の実施例１を説明する。
超高真空中で、表面を清浄化したn+−Si（100）基板11
上に、MBE法を用いて基板温度700℃でSbとSiを同時蒸着
してｎ＝１×1015／cm3のｎ層12を２μｍ成長させる
（第１図（ａ））。次に基板温度を600℃に下げてGaを
充分に結晶表面に照射する。Ga−Gaの結合エネルギーが
Ga−Siの結合エネルギーの半分程度であるため、この基
板温度ではSiと直接結合した一原子層の厚さ数ÅのGa原
子層（約６×1014個／cm2）13だけが存在し、余分のGa
原子は蒸発してしまう。このGa濃度を下げたい場合に
は、例えば基板温度を650℃に上げることによりSiと直
接結合しているGaを一定の割合で脱離させることにより
正確に行うことができる。次に、基板温度を室温に下げ
Ga原子層13上にSiを蒸着し0.005μｍ程度のｉ−Si層14
とする（第１図（ｂ））。この温度ではSiは結晶とはな
らずに非晶質となっている。次に基板温度を600〜700℃
程度に上げて10分程度アニールし、非晶質Si層を結晶化
させ14′とする（第１図（ｃ））。この基板をMBE装置
から取り出しリソグラフィー技術を用いて結晶シリコン
層14′、Ga原子層、およびｎ層12の一部を加工する（第
１図（ｄ））。この状態での平面構造を第２図（ａ）に
示す。この平面構造は第２図（ｂ）のようにしても良
い。次に、再び表面を清浄化した後、MBE装置を用いてS
bとSiを同時蒸着してｎ＝１×1015／cm3のｎ層16を基板
温度700℃程度で0.2μｍ成長し、さらにSbとSiとの同時
蒸着法によりn+−Si層17を形成する（第１図（ｅ））。
上記基板をMBE装置から取り出し、第１図（ｆ）に示す
ような形状にメサエッチングにより加工し、Ｂのイオン
打込みによりゲートの引出し領域19を形成した（第１図
（ｇ））。イオン打込み領域の活性化のためのアニール
は700℃で１時間行った。最後に電極配線を行い、Ga原
子層13をゲートとする縦型の接合型電界効果トランジス
タを作製した。第１図（ｇ）において、20はソース電
極、21はゲート電極、22はドレイン電極である。
上に、MBE法を用いて基板温度700℃でSbとSiを同時蒸着
してｎ＝１×1015／cm3のｎ層12を２μｍ成長させる
（第１図（ａ））。次に基板温度を600℃に下げてGaを
充分に結晶表面に照射する。Ga−Gaの結合エネルギーが
Ga−Siの結合エネルギーの半分程度であるため、この基
板温度ではSiと直接結合した一原子層の厚さ数ÅのGa原
子層（約６×1014個／cm2）13だけが存在し、余分のGa
原子は蒸発してしまう。このGa濃度を下げたい場合に
は、例えば基板温度を650℃に上げることによりSiと直
接結合しているGaを一定の割合で脱離させることにより
正確に行うことができる。次に、基板温度を室温に下げ
Ga原子層13上にSiを蒸着し0.005μｍ程度のｉ−Si層14
とする（第１図（ｂ））。この温度ではSiは結晶とはな
らずに非晶質となっている。次に基板温度を600〜700℃
程度に上げて10分程度アニールし、非晶質Si層を結晶化
させ14′とする（第１図（ｃ））。この基板をMBE装置
から取り出しリソグラフィー技術を用いて結晶シリコン
層14′、Ga原子層、およびｎ層12の一部を加工する（第
１図（ｄ））。この状態での平面構造を第２図（ａ）に
示す。この平面構造は第２図（ｂ）のようにしても良
い。次に、再び表面を清浄化した後、MBE装置を用いてS
bとSiを同時蒸着してｎ＝１×1015／cm3のｎ層16を基板
温度700℃程度で0.2μｍ成長し、さらにSbとSiとの同時
蒸着法によりn+−Si層17を形成する（第１図（ｅ））。
上記基板をMBE装置から取り出し、第１図（ｆ）に示す
ような形状にメサエッチングにより加工し、Ｂのイオン
打込みによりゲートの引出し領域19を形成した（第１図
（ｇ））。イオン打込み領域の活性化のためのアニール
は700℃で１時間行った。最後に電極配線を行い、Ga原
子層13をゲートとする縦型の接合型電界効果トランジス
タを作製した。第１図（ｇ）において、20はソース電
極、21はゲート電極、22はドレイン電極である。
実施例2. 実施例１と同様の製法を用い、Ga原子層13および結晶シ
リコン層14′を各々２層ずつ形成して第３図に示す構造
とした。本実施例では２層のゲート（Ga原子層）があ
り、各々のゲートのゲート電極21および21′を有する。
この２つのゲート電極には個別に電圧を印加できる。第
４図に本素子の電流電圧特性を示す。この図に示すよう
に５極管特性となっている。この素子はゲート長が20Å
程度であり、従来素子のようなゲート長が長いために生
ずる５極管特性とは異なっており高速性は損なわれな
い。また、２層のゲートに同一電位を与えることにより
３極管特性とすることが可能なことは言うまでもない。
リコン層14′を各々２層ずつ形成して第３図に示す構造
とした。本実施例では２層のゲート（Ga原子層）があ
り、各々のゲートのゲート電極21および21′を有する。
この２つのゲート電極には個別に電圧を印加できる。第
４図に本素子の電流電圧特性を示す。この図に示すよう
に５極管特性となっている。この素子はゲート長が20Å
程度であり、従来素子のようなゲート長が長いために生
ずる５極管特性とは異なっており高速性は損なわれな
い。また、２層のゲートに同一電位を与えることにより
３極管特性とすることが可能なことは言うまでもない。
実施例3. 本実施例は相補型の電界効果トランジスタに関する。実
施例１と同様の方法でn+−Si層17までを形成する（第５
図（ａ））。このn+−Si層の厚さは0.5μｍ、濃度ｎ＝
１×1020／cm3とした。この部分が、相補型トランジス
タを構成する電子をキャリアとする電界効果トランジス
タである。本実施例では、この上部に、正孔をキャリア
とする電界効果トランジスタをさらに形成するものであ
る。基板温度700℃でGaとSiを同時蒸着して0.5μｍの厚
さでｐ＝１×2020／cm3のp+層58とｐ＝１×1015／cm3の
ｐ層59を２μｍ成長させ、次に基板温度を650℃に下げ
てSbをｐ層59上に吸着させる。Sbの場合にもGaの場合と
同様にこの基板温度では一原子層のSb原子層（約６×10
14個／cm2）60が安定に存在できる。次に、基板温度を
室温に下げSb原子層60上にSiを蒸着し0.005μｍ程度の
ｉ−Si層を形成する。実施例１の場合と同様にこの温度
ではSiは結晶とはならずに非晶質となっている。次に基
板温度を600〜700℃程度に上げて10程度アニールし、非
晶質Si層を結晶化させ61′とする。この基板をMBE装置
から取り出しリソグラフィー技術を用いて結晶シリコン
層61′、Sb原子層60、およびｐ層59の一部を加工する
（第５図（ｂ））。その平面構造は、実施例１の第２図
で示した形状とした。次に、再び表面を清浄化した後MB
E装置を用いてGaとSiを同時蒸着してｐ＝１×1015／cm3
のｐ層62を基板温度700℃程度で0.2μｍ成長し、さらに
GaとSiとの同時蒸着法により0.5μｍの厚さでｐ＝１×2
020／cm3のp+−Si層63を作製した。上部の正孔をキャリ
アとする縦型の接合型電界効果トランジスタのゲートの
引出し電極はリソグラフィー技術とAsイオン打込みによ
り、また下部の電子をキャリアとする縦型の接合型電界
効果トランジスタのゲートの引出し電極はリソグラフィ
ー技術とＢイオン打込みにより行い、Asイオン打込み領
域64、Ｂイオン打込み領域65を形成した。n+−Si層17と
p+層58とは縦に隣合っているが、この濃度ではトンネル
効果によって上部の正孔をキャリアとする縦型の接合型
電界効果トランジスタと下部の電子をキャリアとする縦
型の接合型電界効果トランジスタとが結合されており、
第５図（ｃ）に示すような相補型の縦型の接合型電界効
果トランジスタが形成できる。
施例１と同様の方法でn+−Si層17までを形成する（第５
図（ａ））。このn+−Si層の厚さは0.5μｍ、濃度ｎ＝
１×1020／cm3とした。この部分が、相補型トランジス
タを構成する電子をキャリアとする電界効果トランジス
タである。本実施例では、この上部に、正孔をキャリア
とする電界効果トランジスタをさらに形成するものであ
る。基板温度700℃でGaとSiを同時蒸着して0.5μｍの厚
さでｐ＝１×2020／cm3のp+層58とｐ＝１×1015／cm3の
ｐ層59を２μｍ成長させ、次に基板温度を650℃に下げ
てSbをｐ層59上に吸着させる。Sbの場合にもGaの場合と
同様にこの基板温度では一原子層のSb原子層（約６×10
14個／cm2）60が安定に存在できる。次に、基板温度を
室温に下げSb原子層60上にSiを蒸着し0.005μｍ程度の
ｉ−Si層を形成する。実施例１の場合と同様にこの温度
ではSiは結晶とはならずに非晶質となっている。次に基
板温度を600〜700℃程度に上げて10程度アニールし、非
晶質Si層を結晶化させ61′とする。この基板をMBE装置
から取り出しリソグラフィー技術を用いて結晶シリコン
層61′、Sb原子層60、およびｐ層59の一部を加工する
（第５図（ｂ））。その平面構造は、実施例１の第２図
で示した形状とした。次に、再び表面を清浄化した後MB
E装置を用いてGaとSiを同時蒸着してｐ＝１×1015／cm3
のｐ層62を基板温度700℃程度で0.2μｍ成長し、さらに
GaとSiとの同時蒸着法により0.5μｍの厚さでｐ＝１×2
020／cm3のp+−Si層63を作製した。上部の正孔をキャリ
アとする縦型の接合型電界効果トランジスタのゲートの
引出し電極はリソグラフィー技術とAsイオン打込みによ
り、また下部の電子をキャリアとする縦型の接合型電界
効果トランジスタのゲートの引出し電極はリソグラフィ
ー技術とＢイオン打込みにより行い、Asイオン打込み領
域64、Ｂイオン打込み領域65を形成した。n+−Si層17と
p+層58とは縦に隣合っているが、この濃度ではトンネル
効果によって上部の正孔をキャリアとする縦型の接合型
電界効果トランジスタと下部の電子をキャリアとする縦
型の接合型電界効果トランジスタとが結合されており、
第５図（ｃ）に示すような相補型の縦型の接合型電界効
果トランジスタが形成できる。
［発明の効果］ 本発明によれば、従来の高速素子用の縦型の接合型電界
効果トランジスタに比べてチャネル長を百分の一程度と
できるため、より一層高速用の素子を得ることができ、
動作速度で約三倍程度とすることが可能となる。
効果トランジスタに比べてチャネル長を百分の一程度と
できるため、より一層高速用の素子を得ることができ、
動作速度で約三倍程度とすることが可能となる。
また、多層ゲートとし個別に電圧を印加することによ
り、二層目以上のゲートが電流制限電極として働き、長
ゲートの素子ではないにもかかわらず電流電圧特性が５
極管特性とすることができる。
り、二層目以上のゲートが電流制限電極として働き、長
ゲートの素子ではないにもかかわらず電流電圧特性が５
極管特性とすることができる。
またさらに、縦型の接合型電界効果トランジスタとして
キャリアが電子の接合型電界効果トランジスタとキャリ
アが正孔の接合型電界効果トランジスタを縦に隣合わせ
て配置することにより高速の相補型の電界効果トランジ
スタとすることができる。
キャリアが電子の接合型電界効果トランジスタとキャリ
アが正孔の接合型電界効果トランジスタを縦に隣合わせ
て配置することにより高速の相補型の電界効果トランジ
スタとすることができる。
第１図および第２図は本発明の実施例１の縦型の接合型
電界効果トランジスタの作製工程を示す図、第３図は実
施例２の縦型の接合型電界効果トランジスタの断面図、
第４図は実施例２の縦型の接合型電界効果トランジスタ
の電流電圧特性を示す図、第５図は実施例３の相補型の
縦型の接合型電界効果トランジスタの作製工程を示す図
である。 11…n+−Si（100）基板、12…ｎ層、13…Ga原子層、14
…非晶質ｉ−Si層、14′…結晶Si層、16…ｎ層、17…n+
−Si層、19…イオン打込み領域、20…ソース電極、21,2
1′…ゲート電極、22…ドレイン電極、58…p+層、59…
ｐ層、60…Sb原子層、61′…結晶Si層、62…ｐ層、63…
p+Si層、64…Asイオン打込み領域、65…Ｂイオン打込み
領域。
電界効果トランジスタの作製工程を示す図、第３図は実
施例２の縦型の接合型電界効果トランジスタの断面図、
第４図は実施例２の縦型の接合型電界効果トランジスタ
の電流電圧特性を示す図、第５図は実施例３の相補型の
縦型の接合型電界効果トランジスタの作製工程を示す図
である。 11…n+−Si（100）基板、12…ｎ層、13…Ga原子層、14
…非晶質ｉ−Si層、14′…結晶Si層、16…ｎ層、17…n+
−Si層、19…イオン打込み領域、20…ソース電極、21,2
1′…ゲート電極、22…ドレイン電極、58…p+層、59…
ｐ層、60…Sb原子層、61′…結晶Si層、62…ｐ層、63…
p+Si層、64…Asイオン打込み領域、65…Ｂイオン打込み
領域。
Claims (1)
- 【請求項１】（１）超高真空中で、表面を洗浄化した基
板上にSbとSiとを同時に蒸着することにより第１のｎ層
を形成する工程と、 （２）上記第１のｎ層上にGaを照射することによりゲー
ト電極部を形成するGa原子層を形成する工程と、 （３）上記Ga原子層上にSiを蒸着することにより、ｉ−
Si層を形成する工程と、 （４）（３）の積層構造が形成されている基板温度を上
げてアニールし、上記ｉ−Si層の非晶質Siを結晶化させ
ることにより結晶Si層を形成する工程と、 （５）上記結晶Si層、上記Ga原子層および上記第１のｎ
層からなる積層構造の一部を加工する工程と、 （６）上記（５）の構造にさらにSbとSiとを同時に蒸着
することにより第２のｎ層を形成する工程と、 （７）上記第２のｎ層上にさらにSbとSiとを同時に蒸着
することにより第３のｎ層を形成する工程と、 （８）上記（７）の構造をメサエッチングにより加工す
る工程と、 （９）上記（８）の構造にＢのイオン打込みをすること
によりゲートの引出し領域を形成する工程と、 （10）上記（９）の構造の上部もしくは下部にソース電
極部およびドレイン電極部を形成する工程と、を有する
ことを特徴とする縦型接合型電界効果トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63250914A JPH0766973B2 (ja) | 1988-10-06 | 1988-10-06 | 縦型接合型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63250914A JPH0766973B2 (ja) | 1988-10-06 | 1988-10-06 | 縦型接合型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0298970A JPH0298970A (ja) | 1990-04-11 |
| JPH0766973B2 true JPH0766973B2 (ja) | 1995-07-19 |
Family
ID=17214898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63250914A Expired - Lifetime JPH0766973B2 (ja) | 1988-10-06 | 1988-10-06 | 縦型接合型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766973B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010566A (ja) * | 2006-06-28 | 2008-01-17 | Ricoh Co Ltd | 半導体デバイス |
-
1988
- 1988-10-06 JP JP63250914A patent/JPH0766973B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010566A (ja) * | 2006-06-28 | 2008-01-17 | Ricoh Co Ltd | 半導体デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0298970A (ja) | 1990-04-11 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |