JPS63122176A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPS63122176A JPS63122176A JP61266744A JP26674486A JPS63122176A JP S63122176 A JPS63122176 A JP S63122176A JP 61266744 A JP61266744 A JP 61266744A JP 26674486 A JP26674486 A JP 26674486A JP S63122176 A JPS63122176 A JP S63122176A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高速動作、高密度集積が可能なｙＤＳ型トラ
ンジスタ等の半導体装置とその製造方法に関するもので
ある。
ンジスタ等の半導体装置とその製造方法に関するもので
ある。
従来のＭＯ８型トランジスタは、第１２図に示す様に、
基板１上に、素子分離用絶縁膜２で囲まれた領域を形成
し、その領域内にゲート絶縁Ｉ！Ｘ３とゲート電極４、
さらに、ソース・ドレイン層５を形成した構成となりて
いる。この構成では、ソース・ドレインと基板８１とは
ｐ−ｎ接合を形成しておＬｍｍ合量量存在するため、回
路を構成した際にＭＯ８型トランジスタの動作速度が遅
ぐなるという問題があった・ さらに、ｐチャネルＭＯ８とｎチャネルＭＯ８型トラン
ゾスタを組で用いて回路構成したＣＭＯ８集積回路を構
成する場合、ｐチャネルｙＤＳとｎチャネルＭＯ８を分
離しておくための広い素子分離領域を設ける必要があり
た。これは、ｐチャネルＭＯ８とｎチャネルＭＯ８の間
で基板ｓｔ ｆ：通してｐｎｐｎ接合の寄生サイリスタ
が形成されこれが動作してしまうこと（ラッチアップ現
象）を防止するためＫ。
基板１上に、素子分離用絶縁膜２で囲まれた領域を形成
し、その領域内にゲート絶縁Ｉ！Ｘ３とゲート電極４、
さらに、ソース・ドレイン層５を形成した構成となりて
いる。この構成では、ソース・ドレインと基板８１とは
ｐ−ｎ接合を形成しておＬｍｍ合量量存在するため、回
路を構成した際にＭＯ８型トランジスタの動作速度が遅
ぐなるという問題があった・ さらに、ｐチャネルＭＯ８とｎチャネルＭＯ８型トラン
ゾスタを組で用いて回路構成したＣＭＯ８集積回路を構
成する場合、ｐチャネルｙＤＳとｎチャネルＭＯ８を分
離しておくための広い素子分離領域を設ける必要があり
た。これは、ｐチャネルＭＯ８とｎチャネルＭＯ８の間
で基板ｓｔ ｆ：通してｐｎｐｎ接合の寄生サイリスタ
が形成されこれが動作してしまうこと（ラッチアップ現
象）を防止するためＫ。
ｐチャネルＭＯ８とｎチャネルＭＯ８の間に距離を開け
ることを目的として設けられている。したがって、この
広い素子分離領域の存在のために、集積回路を構成した
際の集積密度を高くできないという問題があった。
ることを目的として設けられている。したがって、この
広い素子分離領域の存在のために、集積回路を構成した
際の集積密度を高くできないという問題があった。
これを解決するために、第１３図に示す様に８１基板１
上に形成したＳ ｔＯ２等の絶縁膜層６を形成し、その
上に結晶Ｓｉ層７（ソース・ ドレイン層５をも含む）
を形成し、この結晶Ｓｔ層にＭＯ８型トランジスタを形
成する方法が提案されている。この構成では、ｙｔｏｓ
型トランジスタが基板ｓｉと絶縁膜を通して隔離されて
いるので、ｐチャネルＭＯ８とｎチャネルＭＯ８Ｏ間に
距離を開ける必要はなくなる。
上に形成したＳ ｔＯ２等の絶縁膜層６を形成し、その
上に結晶Ｓｉ層７（ソース・ ドレイン層５をも含む）
を形成し、この結晶Ｓｔ層にＭＯ８型トランジスタを形
成する方法が提案されている。この構成では、ｙｔｏｓ
型トランジスタが基板ｓｉと絶縁膜を通して隔離されて
いるので、ｐチャネルＭＯ８とｎチャネルＭＯ８Ｏ間に
距離を開ける必要はなくなる。
しかし、この方法の欠点は、絶縁膜上に、結晶性の良好
な大面積のＳ１層を形成するのが難かしい点にあった。
な大面積のＳ１層を形成するのが難かしい点にあった。
本発明は、従来技術では集積回路を構成した際の集積密
度を高くできないという点及び動作速度が遅くなるとい
う点に鑑みてなされたもので、高速動作を可能にし得、
かつソース・ドレインの空乏層容量を低減し、高密度に
集積可能な０ＭＯ８構成のＭＯＳ ｉｌｌ ）ランゾス
タ等の半導体装置とその製造方法を提供することを目的
とする。
度を高くできないという点及び動作速度が遅くなるとい
う点に鑑みてなされたもので、高速動作を可能にし得、
かつソース・ドレインの空乏層容量を低減し、高密度に
集積可能な０ＭＯ８構成のＭＯＳ ｉｌｌ ）ランゾス
タ等の半導体装置とその製造方法を提供することを目的
とする。
本発明はシリコン結晶基板上に少なくともアモルファス
シリコン層とゲルマニウム結晶層トを有し、前記グルマ
ニクム結晶層に絶縁ゲートｆＪ電界効果トランジスタの
ソース領域、ドレイン領域及びチャネル領域が形成され
、少なくとも前記チャネル領域上に前記絶縁ゲート型電
界効果トランゾスタのｒ−ト絶縁膜とゲート電極が形成
され、かつ、少なくとも前記ソース領域及びドレイン領
域の下部領域に前記アモルファスシリコン層−ｔｔ設ケ
られてなる前記絶縁ゲート型電界効果トランジスタを有
することを特徴とするものであり、また、シリコン結晶
基板上にゲルマニウム層をエピタキシャル成長させる工
程と、前記ゲルマニウム層を通してイオンを前記シリコ
ン結晶基板は達する深さに注入し前記シリコン結晶基板
表面をアモルファス化する工程と前記アモルファス化し
たシリコン結晶基板表面は結晶化せず前記イオンの注入
によりアモルファス化したダルマニウム層のみが結−晶
化する温度で熱処理し、前記イオンの注入°によりアそ
ルファス化されたゲルマニウム層を結晶化する工程と、
前記ゲルマニウム層上に絶縁ゲート盤電界効果トランジ
スタのゲート絶縁膜とゲート電極を、前記ゲルマニウム
層中にソース領域、ド。
シリコン層とゲルマニウム結晶層トを有し、前記グルマ
ニクム結晶層に絶縁ゲートｆＪ電界効果トランジスタの
ソース領域、ドレイン領域及びチャネル領域が形成され
、少なくとも前記チャネル領域上に前記絶縁ゲート型電
界効果トランゾスタのｒ−ト絶縁膜とゲート電極が形成
され、かつ、少なくとも前記ソース領域及びドレイン領
域の下部領域に前記アモルファスシリコン層−ｔｔ設ケ
られてなる前記絶縁ゲート型電界効果トランジスタを有
することを特徴とするものであり、また、シリコン結晶
基板上にゲルマニウム層をエピタキシャル成長させる工
程と、前記ゲルマニウム層を通してイオンを前記シリコ
ン結晶基板は達する深さに注入し前記シリコン結晶基板
表面をアモルファス化する工程と前記アモルファス化し
たシリコン結晶基板表面は結晶化せず前記イオンの注入
によりアモルファス化したダルマニウム層のみが結−晶
化する温度で熱処理し、前記イオンの注入°によりアそ
ルファス化されたゲルマニウム層を結晶化する工程と、
前記ゲルマニウム層上に絶縁ゲート盤電界効果トランジ
スタのゲート絶縁膜とゲート電極を、前記ゲルマニウム
層中にソース領域、ド。
レイン領域及びチャネル領域を形成する工程とを含むこ
とを特徴とするものであシ、さらに、シリコン結晶基板
上にゲルマニウム層をエビタキシャル成長させる工程と
、前記ゲルマニウム層上に絶縁ゲート型電界効果トラン
ジスタのゲート絶縁膜及びゲート電極を形成する工程と
、前記ゲート電極をマスクとして不純物又は不純物と８
１かＧｅ ｆイオン注入し、前記ダルマニウム層に前記
イオンを注入するとともに前記シリコン結晶基板に前記
イオンを注入してその表面をアモルファス化する工程と
、前記ゲルマニウム層中に注入された不純物のみが電気
的に活性化され前記シリコン結晶基板表面に注入された
不純物は電気的に活性化されない温度で熱処理し、前記
ダルマニウム層中に注入された不純物のみを電気的に活
性化して前記絶縁ゲート型電界効果トランジスタのソー
ス領域及びドレイン領域を形成する工程とを含むことを
特徴とするものである。
とを特徴とするものであシ、さらに、シリコン結晶基板
上にゲルマニウム層をエビタキシャル成長させる工程と
、前記ゲルマニウム層上に絶縁ゲート型電界効果トラン
ジスタのゲート絶縁膜及びゲート電極を形成する工程と
、前記ゲート電極をマスクとして不純物又は不純物と８
１かＧｅ ｆイオン注入し、前記ダルマニウム層に前記
イオンを注入するとともに前記シリコン結晶基板に前記
イオンを注入してその表面をアモルファス化する工程と
、前記ゲルマニウム層中に注入された不純物のみが電気
的に活性化され前記シリコン結晶基板表面に注入された
不純物は電気的に活性化されない温度で熱処理し、前記
ダルマニウム層中に注入された不純物のみを電気的に活
性化して前記絶縁ゲート型電界効果トランジスタのソー
ス領域及びドレイン領域を形成する工程とを含むことを
特徴とするものである。
すなわち、本発明は、従来技術の絶縁膜の代わシに、高
抵抗の７モンフアスＳｉ層を用い、さらにその上に素子
領域となる結晶層を有する構成をとシ、この結晶層をチ
ャネルとしたＭＤＳ型Ｍ１Ｂ’１ｊｌｌあるいはＭＥＳ
呈）ランソスタを形成したことを主要な特徴とする。
抵抗の７モンフアスＳｉ層を用い、さらにその上に素子
領域となる結晶層を有する構成をとシ、この結晶層をチ
ャネルとしたＭＤＳ型Ｍ１Ｂ’１ｊｌｌあるいはＭＥＳ
呈）ランソスタを形成したことを主要な特徴とする。
従来の絶縁膜上に形成されたＳｌのＭＯＳ 盟トランジ
スタあるいは通常のｓｔＭＤｓｇトランジスタ構造とは
異なる 〔作用〕 本発明は、高抵抗のアモルファス８１層に形成した、Ｇ
ｅ等の半導体中に、ＭＯ８型トランソスタを形成すると
、 ＭＯＢ型トランジスタのチャネルあるいはソース・
ドレイン拡散層は基板ｓｉから電気的に隔離されるので
１本構造のＭＯ８型トランジスタを用いてｃｐａｏｓ構
成の集積回路を構成すれば、素子分離領域を狭くしても
、ラッチアッ７＃現象が生じない。したがって、高密度
の集積化が可能となる。
スタあるいは通常のｓｔＭＤｓｇトランジスタ構造とは
異なる 〔作用〕 本発明は、高抵抗のアモルファス８１層に形成した、Ｇ
ｅ等の半導体中に、ＭＯ８型トランソスタを形成すると
、 ＭＯＢ型トランジスタのチャネルあるいはソース・
ドレイン拡散層は基板ｓｉから電気的に隔離されるので
１本構造のＭＯ８型トランジスタを用いてｃｐａｏｓ構
成の集積回路を構成すれば、素子分離領域を狭くしても
、ラッチアッ７＃現象が生じない。したがって、高密度
の集積化が可能となる。
さらに、ソース・ドレイン拡散層とアモルファスＳｔ層
とをほぼ接する構造とすることにより、拡散層の容量が
低減し、高速動作が可能となる。
とをほぼ接する構造とすることにより、拡散層の容量が
低減し、高速動作が可能となる。
ｔ７’ｔ、Ｇｅ ｔ−ＭＯＳ ｆｆｉ ）ランノスタの
チャネルとすると、Ｇ・の正孔および電子の移動度が高
いために高速動作が可能となる。
チャネルとすると、Ｇ・の正孔および電子の移動度が高
いために高速動作が可能となる。
以下図面を参照して本発明の実九例を詳細に説明する。
（実施例１） 第１図は、本発明の第一の実施例を説明
する図であって、Ｓｉ基板１上の素子分離用絶９１！Ｘ
２に囲まれた領域内に、Ｇｏ結晶層（ソース・ドレイン
拡散層１０ｔも含む）があシ、これとＳｔ基板１との間
にアモルファスＳ１層８が形成されている。Ｇｏ結晶層
にはソース・ドレイン拡散層１０が形成され、さらにそ
の上にゲート絶縁膜３およびｒ−ト電極４が形成され、
ＧｏをチャネルとするＭＯＳ ｆｉ ）ランノスタを構
成している。
する図であって、Ｓｉ基板１上の素子分離用絶９１！Ｘ
２に囲まれた領域内に、Ｇｏ結晶層（ソース・ドレイン
拡散層１０ｔも含む）があシ、これとＳｔ基板１との間
にアモルファスＳ１層８が形成されている。Ｇｏ結晶層
にはソース・ドレイン拡散層１０が形成され、さらにそ
の上にゲート絶縁膜３およびｒ−ト電極４が形成され、
ＧｏをチャネルとするＭＯＳ ｆｉ ）ランノスタを構
成している。
アモルファス８１層ｔ−１０’Ω個程度の高抵抗率を有
する様に形成すれば、はとんど絶縁体と同等と考えるこ
とができる。すなわち、第１３図に示した従来の例と同
様な効果が得られると考えられる。
する様に形成すれば、はとんど絶縁体と同等と考えるこ
とができる。すなわち、第１３図に示した従来の例と同
様な効果が得られると考えられる。
ただし、従来はＳｌをチャネルとして用いているが本発
明はＧｏを用いている。Ｇ・は８１と比較して電子移動
度が２倍、正孔移動度が４．５倍大きいので。
明はＧｏを用いている。Ｇ・は８１と比較して電子移動
度が２倍、正孔移動度が４．５倍大きいので。
Ｇｅをチャネルとすることにより、ＭＯＳ ｆｉ ）ラ
ンノスタの動作速度は、ｎチャネルＭＯ８で約２倍、ｐ
チャネルＭＯ８で約４．５倍速くなることになる。
ンノスタの動作速度は、ｎチャネルＭＯ８で約２倍、ｐ
チャネルＭＯ８で約４．５倍速くなることになる。
第１図に示す実施例では、Ｇｅ層の厚さを数ｌＯＸ〜３
０００１程度とし、ソース・ドレイン拡散層１０が＃１
とんどアモルファス８１層８に達する様に形成しておく
ことにより、ソース・ドレインと基板間の寄生容量を低
減できることＫなる（このとき、アモルファス８１層の
厚さは厚いほど効果的であることは言うまでもない）。
０００１程度とし、ソース・ドレイン拡散層１０が＃１
とんどアモルファス８１層８に達する様に形成しておく
ことにより、ソース・ドレインと基板間の寄生容量を低
減できることＫなる（このとき、アモルファス８１層の
厚さは厚いほど効果的であることは言うまでもない）。
したがって、本発明のＭＯ８型トランジスタを用いて集
積回路を構成すれば高速動作が可能になる。
積回路を構成すれば高速動作が可能になる。
さらに、本発明のＭＯ８型トランジスタを用いて。
０ＭＯ８構成の集積回路を実現するためには次に示す様
な構造を用いれば良い。すなわち、第２図に示す様に、
素子分離用絶ａｍによって囲まれた２つのアモルファス
Ｓｔ層１１の一方に、ｐチャネルＭＯ８型トランジスタ
、もう一方にｎチャネルＭ）８塁トランジスタを形成す
れば良い。第２図では、１２はｐチャネルＭ）Ｓのチャ
ネルとなる結晶性Ｇ。
な構造を用いれば良い。すなわち、第２図に示す様に、
素子分離用絶ａｍによって囲まれた２つのアモルファス
Ｓｔ層１１の一方に、ｐチャネルＭＯ８型トランジスタ
、もう一方にｎチャネルＭ）８塁トランジスタを形成す
れば良い。第２図では、１２はｐチャネルＭ）Ｓのチャ
ネルとなる結晶性Ｇ。
層であシ、１３はソース・ドレイン領域である。
また１４はｎチャネルＭＯ８のチャネルとなる結晶性Ｇ
ｅ層であシ、１５はソース・ドレイン領域である。第２
図の構造では、ｌ１ｉｌ［）８厘）ランジスタはほとん
ど絶縁性のアモルファスＳｔ上にあシ、互いに尼縁され
ているので、素子分離用絶縁ｙＸ２の幅は、数百ｎｍ程
度まで狭くしてもラッチアップ効果が生じることはない
。
ｅ層であシ、１５はソース・ドレイン領域である。第２
図の構造では、ｌ１ｉｌ［）８厘）ランジスタはほとん
ど絶縁性のアモルファスＳｔ上にあシ、互いに尼縁され
ているので、素子分離用絶縁ｙＸ２の幅は、数百ｎｍ程
度まで狭くしてもラッチアップ効果が生じることはない
。
さらに、第３図はもう一つの０ＭＯ８構造の例であシ、
この場合は一方のＭＯＳ ｍ ）ランジスタのみがアモ
ルファス８１層上にあシ、もう一方は、８１基板上に直
接形成されている。この場合も、一方のトランジスタが
ｌ−よとんと絶縁性のアモル７アｘ８１上にあるので、
この２つのトランジスタ間の分離は、十分でめシ、ラッ
チアップは生じない。この場合、Ｇｅの正孔移動度が大
きい特徴を利用すると。
この場合は一方のＭＯＳ ｍ ）ランジスタのみがアモ
ルファス８１層上にあシ、もう一方は、８１基板上に直
接形成されている。この場合も、一方のトランジスタが
ｌ−よとんと絶縁性のアモル７アｘ８１上にあるので、
この２つのトランジスタ間の分離は、十分でめシ、ラッ
チアップは生じない。この場合、Ｇｅの正孔移動度が大
きい特徴を利用すると。
Ｇｅ０ｐチヤネルのＭＯ８ｆｉ）ランノスタをアモルフ
ァスＳｔ上に形成し、ロチャネルのＭＯＳ Ｆｉｌ ）
ランジスタを基板ｓｉ中に形成するのが効果的である。
ァスＳｔ上に形成し、ロチャネルのＭＯＳ Ｆｉｌ ）
ランジスタを基板ｓｉ中に形成するのが効果的である。
次に本発明によるＭＯＢ型トランジスタの形成法につい
て説明する。萬４図は第１図で説明した本ＭＩＭによる
ｙＤＳ型トランノスタの形成工程を示したものである。
て説明する。萬４図は第１図で説明した本ＭＩＭによる
ｙＤＳ型トランノスタの形成工程を示したものである。
まず８１基板上の素子分離用絶縁膜２で囲まれた領域内
に００層９をエピタキシャル成長させる（第４図（ａ）
）。Ｇｅのエピタキシャル成長は、公知のＭＢＥ法ある
いはＣＶＤ法等を用いて行えば良い。４ＩＫＧ＠Ｈ４ガ
スを用いたＣＶＤ法を用いれば容易に８１基板上にＧｏ
がエピタキシャル成長し、絶縁膜上には堆積しないので
、素子分離領域上のＧｏを後の工程で除去する必要がな
いという利点がある。
に００層９をエピタキシャル成長させる（第４図（ａ）
）。Ｇｅのエピタキシャル成長は、公知のＭＢＥ法ある
いはＣＶＤ法等を用いて行えば良い。４ＩＫＧ＠Ｈ４ガ
スを用いたＣＶＤ法を用いれば容易に８１基板上にＧｏ
がエピタキシャル成長し、絶縁膜上には堆積しないので
、素子分離領域上のＧｏを後の工程で除去する必要がな
いという利点がある。
次に、Ｇ・層９の上から、適当なイオン［（たとえばＧ
ｏ、８にあるいはＡｒ等の不活性ガス等のイオン等）を
イオン注入し６０１層９および基板Ｓ１の表面側８ｆ：
アモルファス化する。この後、３００℃〜６００℃の温
度で熱処理すればアモルファスＧｏ層は結晶性Ｇ・に変
化するが、基板Ｓｔがアモルファス化した領域８は８１
の結晶化温度が６００℃よシ高いため、アモルファス状
態を保持し結晶化しない。
ｏ、８にあるいはＡｒ等の不活性ガス等のイオン等）を
イオン注入し６０１層９および基板Ｓ１の表面側８ｆ：
アモルファス化する。この後、３００℃〜６００℃の温
度で熱処理すればアモルファスＧｏ層は結晶性Ｇ・に変
化するが、基板Ｓｔがアモルファス化した領域８は８１
の結晶化温度が６００℃よシ高いため、アモルファス状
態を保持し結晶化しない。
（第４図（ｂ））。この熱処理には、赤外線光を基板表
面よシ照射するラングアニール法を用いると、基板８１
のアモルファス領域８を変化させずに００層９のみ結晶
性を充分に回復させることがよシ容易になる。これは、
Ｇ・が８１よシ赤外線吸収性が高いこと１表面から急熱
されることにより、表面側のＧｅの方がよシ高温にでき
るためである。次に、Ｇ・層９上にゲート絶縁膜３を形
成し、さらＫｙ−ト電極４を形成する（第４図（Ｃ））
。さらに、ソース轡ドレイン拡散層１０をたとえば公知
のイオン注入法等によって形成すれば、第１図のＭＯ３
型トランノスタが形成できる（＃！４図（ｄ））。
面よシ照射するラングアニール法を用いると、基板８１
のアモルファス領域８を変化させずに００層９のみ結晶
性を充分に回復させることがよシ容易になる。これは、
Ｇ・が８１よシ赤外線吸収性が高いこと１表面から急熱
されることにより、表面側のＧｅの方がよシ高温にでき
るためである。次に、Ｇ・層９上にゲート絶縁膜３を形
成し、さらＫｙ−ト電極４を形成する（第４図（Ｃ））
。さらに、ソース轡ドレイン拡散層１０をたとえば公知
のイオン注入法等によって形成すれば、第１図のＭＯ３
型トランノスタが形成できる（＃！４図（ｄ））。
アモルファスＳ１を形成するためのイオン注入では、注
入量が多いほどＳｌのアモルファス化が進む。
入量が多いほどＳｌのアモルファス化が進む。
このとき、同様にＧ・のアモルファス化される。Ｇ・が
、完全なアモルファス状態に近い状態になると、次の熱
処理工程でＧ・を結晶化させる際に多結晶になる場合も
ちシうる。これを回避するためにはＧｅが結晶化するた
めの核があれば十分である。たとえば、イオン注入の際
に、軽元禦のイオンを用い、加速エネルギーを高くすれ
ば第５図（、）に示す様Ｋ、アル七７アス化したＧｏ層
１９の表面側に、結晶Ｇａ層２０がもとのまま残シ、こ
れを熱処理すれば、結晶Ｇｅ層２０を核としてＧ・の結
晶が成長し、第５図（ｂ）に示す様にアモルファス８１
層８上にＱｅ結晶層が形成される。一方、Ｇ・の核を残
す方法としては、次の様な方法も可能である。すなわち
第６図に示す様にＧ・エピタキシャル層の一部をレソス
Ｈｙのマスク１１Ｘｚｘで覆りておき、しかる後にアモ
ルファス化のためのイオン注入を行い、下地Ｓｔ基基板
１我 もアモルファス１９となるが、マスク膜２１の下に結晶
性Ｇｅ層２０を残すことができる。
、完全なアモルファス状態に近い状態になると、次の熱
処理工程でＧ・を結晶化させる際に多結晶になる場合も
ちシうる。これを回避するためにはＧｅが結晶化するた
めの核があれば十分である。たとえば、イオン注入の際
に、軽元禦のイオンを用い、加速エネルギーを高くすれ
ば第５図（、）に示す様Ｋ、アル七７アス化したＧｏ層
１９の表面側に、結晶Ｇａ層２０がもとのまま残シ、こ
れを熱処理すれば、結晶Ｇｅ層２０を核としてＧ・の結
晶が成長し、第５図（ｂ）に示す様にアモルファス８１
層８上にＱｅ結晶層が形成される。一方、Ｇ・の核を残
す方法としては、次の様な方法も可能である。すなわち
第６図に示す様にＧ・エピタキシャル層の一部をレソス
Ｈｙのマスク１１Ｘｚｘで覆りておき、しかる後にアモ
ルファス化のためのイオン注入を行い、下地Ｓｔ基基板
１我 もアモルファス１９となるが、マスク膜２１の下に結晶
性Ｇｅ層２０を残すことができる。
（実施例２） 前記実施例では、アモルファス８１層８
上ＭＯ！３型トランゾスタを形成した例について示した
ソース・ドレインの寄生容量の低減や０ＭＯ８構成のＬ
ＳＩにおいて、ラッチアップを防止す−るためＫは，必
ずしもＭ２Ｓ世）ランノスタ全体を高抵抗層上に形成す
る必要はなく，ソースとドレイン拡散層のみが高抵抗層
上にあれば十分である。
上ＭＯ！３型トランゾスタを形成した例について示した
ソース・ドレインの寄生容量の低減や０ＭＯ８構成のＬ
ＳＩにおいて、ラッチアップを防止す−るためＫは，必
ずしもＭ２Ｓ世）ランノスタ全体を高抵抗層上に形成す
る必要はなく，ソースとドレイン拡散層のみが高抵抗層
上にあれば十分である。
その例をａ８７図（ｄ）に示す（第７図には、その形成
法も合わせて示しである）。この様な構成とした場合の
利点としては，ＭＯ８Ｍ！！）ランゾスタのチャネルと
なる００層９が基板ｓｉ層１と直接接触しているために
，００層９の電位を基板ｓｉ Ｊの電位により調節でき
る点にある。これに対して、前記実施例１あるいは、従
来の例である絶縁膜上に形成したもの（Ｍｌ ３図）で
は、チャネルとなるＧｏ層９あるいは８１層２（第１３
図）が半絶縁性あるいは絶縁性膜上にあるため、その電
位が定まらないことがある。すなわち、ＭＯ８Ｏ８型ト
ランジス動作させている間に、このＧｏ層９あるいは８
１層１に電荷が蓄積されることにより、そのτを位が変
化し、ＭＯ８型トランジスタの特性が変化するという現
象が生じることがある。これに対して、第７図（ｄ）の
様な構造にしておけば、基板Ｓｉ層１の電位を制御する
ことにより、容易に回避できる。さらに、ソース・ドレ
インは、高抵抗層上にあるので、ソース・ドレインの接
合容量が小さい、およびラッチアップが生じにくい等の
、前記実施例１Ｃ）構造のＭＯ８型トランジスタが有し
ていた特徴をも有していることは言うまでもない。
法も合わせて示しである）。この様な構成とした場合の
利点としては，ＭＯ８Ｍ！！）ランゾスタのチャネルと
なる００層９が基板ｓｉ層１と直接接触しているために
，００層９の電位を基板ｓｉ Ｊの電位により調節でき
る点にある。これに対して、前記実施例１あるいは、従
来の例である絶縁膜上に形成したもの（Ｍｌ ３図）で
は、チャネルとなるＧｏ層９あるいは８１層２（第１３
図）が半絶縁性あるいは絶縁性膜上にあるため、その電
位が定まらないことがある。すなわち、ＭＯ８Ｏ８型ト
ランジス動作させている間に、このＧｏ層９あるいは８
１層１に電荷が蓄積されることにより、そのτを位が変
化し、ＭＯ８型トランジスタの特性が変化するという現
象が生じることがある。これに対して、第７図（ｄ）の
様な構造にしておけば、基板Ｓｉ層１の電位を制御する
ことにより、容易に回避できる。さらに、ソース・ドレ
インは、高抵抗層上にあるので、ソース・ドレインの接
合容量が小さい、およびラッチアップが生じにくい等の
、前記実施例１Ｃ）構造のＭＯ８型トランジスタが有し
ていた特徴をも有していることは言うまでもない。
次に第７図（ｄ）のＭＯＳ ｆｆｉ ）ランゾスタの形
成方法について説明する。素子分離用絶縁膜２に囲まれ
た８１基板上に、前記実施例１（第４図（ａ））で示し
た様な手法により、Ｇｅ層９をエピタキシャル成長させ
る。次に、その上に、将来チャネルとなる位置にマスク
膜２２を形成しておく（第７図（ａ））。
成方法について説明する。素子分離用絶縁膜２に囲まれ
た８１基板上に、前記実施例１（第４図（ａ））で示し
た様な手法により、Ｇｅ層９をエピタキシャル成長させ
る。次に、その上に、将来チャネルとなる位置にマスク
膜２２を形成しておく（第７図（ａ））。
次に、適当なイオン種をイオン注入し、少なくともＳｔ
基板の表面側８をアモルファス化する（第７図（ｂ））
。次に、マスク膜２２を除去する。Ｇｏエピタキシャル
層のアモルファス化した領域を３００℃〜７００℃程度
の熱処理によって結晶性Ｇｅとする。（第７ Ｅ （ｅ
） ）。さらに、このＧｅ層上にゲート絶縁膜３．ゲー
ト電極４およびソース・ドレイン層１０を形成すれば本
発明によるＭＯＳ Ｆｉｌ ）ランソスタが形成できる
（第７図（ｄ））。
基板の表面側８をアモルファス化する（第７図（ｂ））
。次に、マスク膜２２を除去する。Ｇｏエピタキシャル
層のアモルファス化した領域を３００℃〜７００℃程度
の熱処理によって結晶性Ｇｅとする。（第７ Ｅ （ｅ
） ）。さらに、このＧｅ層上にゲート絶縁膜３．ゲー
ト電極４およびソース・ドレイン層１０を形成すれば本
発明によるＭＯＳ Ｆｉｌ ）ランソスタが形成できる
（第７図（ｄ））。
（実施例３） 上記の２つの実施例では、ソース・ドレ
イン拡散層１０がＧｅ層９とアモルファスＳ１層８の境
界まで達している。この様な構造は、拡散層容量を小さ
くできる利点がある・しかし〜第８図に示す様に、ソー
ス・ドレイン拡散層の下に、Ｇ・結晶Ｍｔ−有する構造
としても、 ＣＭＯＢ構成の際のラッチアップ現象が
防止できるという利点は残る。付は加えると、第８図に
おいてソース・ドレイン拡散層１０とアモルファスＳｉ
層８との間のＧｏ結晶層が十分薄ければ、拡散層容量も
小さくなることは言うまでもない。
イン拡散層１０がＧｅ層９とアモルファスＳ１層８の境
界まで達している。この様な構造は、拡散層容量を小さ
くできる利点がある・しかし〜第８図に示す様に、ソー
ス・ドレイン拡散層の下に、Ｇ・結晶Ｍｔ−有する構造
としても、 ＣＭＯＢ構成の際のラッチアップ現象が
防止できるという利点は残る。付は加えると、第８図に
おいてソース・ドレイン拡散層１０とアモルファスＳｉ
層８との間のＧｏ結晶層が十分薄ければ、拡散層容量も
小さくなることは言うまでもない。
同様に、アモルファスＳｉ層８の上部（すなわちＧｅ層
側）に結晶性８１層２３が残っても同様である（第９図
）。ただし、この結晶性Ｓｉ層２３の抵抗率が１０−３
０備程度以下であると、ソース・ドレイン間がこのＳｔ
層２３を通して短絡することになるので注意を要する。
側）に結晶性８１層２３が残っても同様である（第９図
）。ただし、この結晶性Ｓｉ層２３の抵抗率が１０−３
０備程度以下であると、ソース・ドレイン間がこのＳｔ
層２３を通して短絡することになるので注意を要する。
同様なことは、第７図（ｂ）に示す第２の実施例につい
ても言えることは言うまでもない。
ても言えることは言うまでもない。
（実施例４） 上記の３つの実施例では、Ｇ・をＭＯ８
型トランジスタのチャネルに用いた例について示した。
型トランジスタのチャネルに用いた例について示した。
本発明の特徴は、アモルファスから結晶化する際の結晶
化が始まる温度がＳｔよシ低い材料ｔ−ＭＯ８型あるい
はＭＥＳ ｆｉ 、 ＭＩＳ型トランジスタのチャネル
として用いる点にある。したがりて、Ｇ・の代わシに、
ＧａＡｓ等の８１基板上に比較的エピタキシャル成長し
やすく、且つ結晶化する温度がＳｌよシ低い材料を用い
ることができる。
化が始まる温度がＳｔよシ低い材料ｔ−ＭＯ８型あるい
はＭＥＳ ｆｉ 、 ＭＩＳ型トランジスタのチャネル
として用いる点にある。したがりて、Ｇ・の代わシに、
ＧａＡｓ等の８１基板上に比較的エピタキシャル成長し
やすく、且つ結晶化する温度がＳｌよシ低い材料を用い
ることができる。
（実施例５） 第一１０図は、本発明の詳細な説明する
図であって、ゲート電極４．ゲート絶縁Ｍ３の直下のチ
ャネルとなる領域には、 Ｇｏ層２４が形成しである。
図であって、ゲート電極４．ゲート絶縁Ｍ３の直下のチ
ャネルとなる領域には、 Ｇｏ層２４が形成しである。
さらに、ソース拳ドレインとして、ｐ呈あるいはｎ型を
与える不純物を添加したｒルマニウム層２５とｓｉ層２
６ｔ−有する構成をとる。
与える不純物を添加したｒルマニウム層２５とｓｉ層２
６ｔ−有する構成をとる。
久に第１Ｏ図の実施例を形成する工程について説明する
。素子分離用絶縁膜２に囲こまれた、トランジスタ形成
領域を作る（第１１図（ａ））。次に、その上にＧａ層
２４をエピタキシャル成長させる。
。素子分離用絶縁膜２に囲こまれた、トランジスタ形成
領域を作る（第１１図（ａ））。次に、その上にＧａ層
２４をエピタキシャル成長させる。
この二−タキシャル成長の方法としては、公知のＭＨＤ
法あるいはＣＶＤ法によれば嵐い。特に、ＧａＨ４ガス
を反応ガスとしたＣＶＤ法を用いれば８１上にのみ選択
的にエピタキシャル成長できる（第１１図（ｂ））。さ
らＫ、この成長温度は、３００℃程度の低温まで下げる
ことができる。次に、Ｇ・エピタキシャル膜上に、ゲー
ト絶縁１４３を形成する（第１１図（Ｃ）：ここではＧ
ｅ層２４上にのみゲート絶縁膜が形成されているが、素
子分離領域上をも覆うて形成してあっても良いことは言
うまでもない）。
法あるいはＣＶＤ法によれば嵐い。特に、ＧａＨ４ガス
を反応ガスとしたＣＶＤ法を用いれば８１上にのみ選択
的にエピタキシャル成長できる（第１１図（ｂ））。さ
らＫ、この成長温度は、３００℃程度の低温まで下げる
ことができる。次に、Ｇ・エピタキシャル膜上に、ゲー
ト絶縁１４３を形成する（第１１図（Ｃ）：ここではＧ
ｅ層２４上にのみゲート絶縁膜が形成されているが、素
子分離領域上をも覆うて形成してあっても良いことは言
うまでもない）。
次に、ゲート電極４を形成しく第１１図（ｄ） ） 、
それをマスクとして％ｎｆｆ１あるいはｐ型を与える不
純物をイオン注入した後、公知の活性化の熱処理を行え
ば良い（第１１図（・））。
それをマスクとして％ｎｆｆ１あるいはｐ型を与える不
純物をイオン注入した後、公知の活性化の熱処理を行え
ば良い（第１１図（・））。
この場合、不純物のイオン注入の際に、イオン注入の加
速エネルギーおよびドース量を調整し、少なくとも８１
層の格子を乱だし、アモルファスに近い状態にしておき
、その後に％ ６００℃程度以下で熱処理し、Ｇ・層の
み結晶性を回復させ、イオン注入された８１層をアモル
ファスのまま保つ（ここで、不純物の種類によっては、
８１層が十分アモルファスになるまでイオン注入すると
、Ｇｅ層中の不純物の固溶限界を越えてしまうこともめ
シうる。
速エネルギーおよびドース量を調整し、少なくとも８１
層の格子を乱だし、アモルファスに近い状態にしておき
、その後に％ ６００℃程度以下で熱処理し、Ｇ・層の
み結晶性を回復させ、イオン注入された８１層をアモル
ファスのまま保つ（ここで、不純物の種類によっては、
８１層が十分アモルファスになるまでイオン注入すると
、Ｇｅ層中の不純物の固溶限界を越えてしまうこともめ
シうる。
その際には、不純物と共に、Ｇ・あるいはＳｌをイオン
注入してトータルのドース量を増やせは十分である。さ
らに、Ｇ・／８１８１層近の８１層が一部結晶性を回復
する可能性があるが、この厚さは十分薄いので問題では
ない。）。この様な構成とすると、Ｓ１層にイオン注入
されたアモルファス領域（第１０図の８に対応する）が
高抵抗層となる。したがって、ソース・ドレイン層が高
抵抗層上にある構造となるので、ソース・ドレインの接
合容量を低減できる。さらに、下地Ｓｔ基板のＧｅ層に
近い領域の不純物濃度を比較的高くしておけば、・母ン
チスルーも生じない。すなわち、高不純物濃度の低抵抗
基板を用いて、なお且つ接合容量のきわめて小さく、チ
ャネル領域での不純物による移動度低下の少ないＭＯ３
型トランジスタが構成できることになる。
注入してトータルのドース量を増やせは十分である。さ
らに、Ｇ・／８１８１層近の８１層が一部結晶性を回復
する可能性があるが、この厚さは十分薄いので問題では
ない。）。この様な構成とすると、Ｓ１層にイオン注入
されたアモルファス領域（第１０図の８に対応する）が
高抵抗層となる。したがって、ソース・ドレイン層が高
抵抗層上にある構造となるので、ソース・ドレインの接
合容量を低減できる。さらに、下地Ｓｔ基板のＧｅ層に
近い領域の不純物濃度を比較的高くしておけば、・母ン
チスルーも生じない。すなわち、高不純物濃度の低抵抗
基板を用いて、なお且つ接合容量のきわめて小さく、チ
ャネル領域での不純物による移動度低下の少ないＭＯ３
型トランジスタが構成できることになる。
以上説明したように、高抵抗のアモルファスＳｔ上に形
成した。Ｇ・等の半導体中に、ＭＯ８型トランソスタを
形成すると、 ＭＯ８型トランジスタのチャネルあるい
はソース・ドレイン拡散層は基板Ｓｔから電気的に隔離
されるので、本構造のＭＯ８型トランノスタを用いてＣ
ＭＯＢ構成の集積回路を構成光は、素子分離領域を狭く
しても、ラッチアップ現象が生じないという利点がある
。したがりて、高密度の集積化が可能となる。
成した。Ｇ・等の半導体中に、ＭＯ８型トランソスタを
形成すると、 ＭＯ８型トランジスタのチャネルあるい
はソース・ドレイン拡散層は基板Ｓｔから電気的に隔離
されるので、本構造のＭＯ８型トランノスタを用いてＣ
ＭＯＢ構成の集積回路を構成光は、素子分離領域を狭く
しても、ラッチアップ現象が生じないという利点がある
。したがりて、高密度の集積化が可能となる。
さらに、ソース・ドレイン拡散層とアモルファス８１層
とをほぼ接する構造とすることＫよシ、拡散層の容量が
低減し、高速動作が可能となる。
とをほぼ接する構造とすることＫよシ、拡散層の容量が
低減し、高速動作が可能となる。
また、ＧｅをＭＯ８型トランジスタのチャネルとすると
、Ｇｏの正孔および電子の移動度が高いために高速動作
が可能となる利点もある。
、Ｇｏの正孔および電子の移動度が高いために高速動作
が可能となる利点もある。
第１図は本発明によるｙｊＤｓｆｆｉ）ランジスタの一
実施例の断面図、第２図は第１図の実施例を用いた０Ｍ
Ｏ８構造の例を示す断面図、第３図は同じくもう一つの
０ＭＯ８構造の例を示す断面図、第４図は本発明による
ＭＤＳ型トランジスタの形成工程の例を示す断面図、第
５図は本発明によるＧｅエピタキシャル層の再結晶化工
程の例を示す断面図、第６図は同じくもう一つのＧｅエ
ピタキシャル層の再結晶化工程の例を示す断面図、第７
図は本発明によるＭＯＳ ｍ ）ランソスタの纂゛２の
実施例およびその形成工程の例を示す断面図、第８図は
本発明によるＭＯ８型トランノスタのもう一つの実施例
を示す新聞図、第９図〜第１１図は本発明によるＭＯＳ
ｆｉ ）ランジスタのその他の実施例を示す断面図、
第１２図は従来のＭＯ８Ｏ８型トランジスタ面図、第１
３図は絶縁膜上Ｋ ＭＯ８型トランジスタを形成した場
合の従来の例の断面図である。 １・・・８１基板、２・・・素子分離用絶縁膜、３・・
・ゲート絶縁膜、４・・・ゲート電極、５・・・ソース
・ ドレインＭ％６・・・絶縁膜層、７・・・結晶Ｓ１
層、８．１１・・・アモルファス８１層、９，１２，１
４．１６・・・結晶００層、Ｊ”（）−・・ソース・ド
レイン拡散層、１９・・・アモルファスＧ・層、２０・
・・結晶Ｇｅ層、２１．２２・・・マスク膜、２３・・
・結晶性Ｓｉ層。 出願人代理人 弁理士 鈴 江 武 彦第２図 第３図 （ａ） 第５図 （ａ） 第６図 （ａ） （ｂ） 第７図 第７図 第８図 第１０図
実施例の断面図、第２図は第１図の実施例を用いた０Ｍ
Ｏ８構造の例を示す断面図、第３図は同じくもう一つの
０ＭＯ８構造の例を示す断面図、第４図は本発明による
ＭＤＳ型トランジスタの形成工程の例を示す断面図、第
５図は本発明によるＧｅエピタキシャル層の再結晶化工
程の例を示す断面図、第６図は同じくもう一つのＧｅエ
ピタキシャル層の再結晶化工程の例を示す断面図、第７
図は本発明によるＭＯＳ ｍ ）ランソスタの纂゛２の
実施例およびその形成工程の例を示す断面図、第８図は
本発明によるＭＯ８型トランノスタのもう一つの実施例
を示す新聞図、第９図〜第１１図は本発明によるＭＯＳ
ｆｉ ）ランジスタのその他の実施例を示す断面図、
第１２図は従来のＭＯ８Ｏ８型トランジスタ面図、第１
３図は絶縁膜上Ｋ ＭＯ８型トランジスタを形成した場
合の従来の例の断面図である。 １・・・８１基板、２・・・素子分離用絶縁膜、３・・
・ゲート絶縁膜、４・・・ゲート電極、５・・・ソース
・ ドレインＭ％６・・・絶縁膜層、７・・・結晶Ｓ１
層、８．１１・・・アモルファス８１層、９，１２，１
４．１６・・・結晶００層、Ｊ”（）−・・ソース・ド
レイン拡散層、１９・・・アモルファスＧ・層、２０・
・・結晶Ｇｅ層、２１．２２・・・マスク膜、２３・・
・結晶性Ｓｉ層。 出願人代理人 弁理士 鈴 江 武 彦第２図 第３図 （ａ） 第５図 （ａ） 第６図 （ａ） （ｂ） 第７図 第７図 第８図 第１０図
Claims (3)
- （１）シリコン結晶基板上に少なくともアモルファスシ
リコン層とゲルマニウム結晶層とを有し、前記ゲルマニ
ウム結晶層に絶縁ゲート型電界効果トランジスタのソー
ス領域、ドレイン領域及びチャネル領域が形成され、少
なくとも前記チャネル領域上に前記絶縁ゲート型電界効
果トランジスタのゲート絶縁膜とゲート電極が形成され
、かつ、少なくとも前記ソース領域及びドレイン領域の
下部領域に前記アモルファスシリコン層が設けられてな
る前記絶縁ゲート型電界効果トランジスタを有すること
を特徴とする半導体装置。 - （２）シリコン結晶基板上にゲルマニウム層をエピタキ
シャル成長させる工程と、前記ゲルマニウム層を通して
イオンを前記シリコン結晶基板に達する深さに注入し、
前記シリコン結晶基板表面をアモルファス化する工程と
、前記アモルファス化したシリコン結晶基板表面は結晶
化せず前記イオンの注入によりアモルファス化したゲル
マニウム層のみが結晶化する温度で熱処理し、前記イオ
ンの注入によりアモルファス化されたゲルマニウム層を
結晶化する工程と、前記ゲルマニウム層上に絶縁ゲート
型電界効果トランジスタのゲート絶縁膜とゲート電極を
、前記ゲルマニウム層中にソース領域、ドレイン領域及
びチャネル領域を形成する工程とを含むことを特徴とす
る半導体装置の製造方法。 - （３）シリコン結晶基板上にゲルマニウム層をエピタキ
シャル成長させる工程と、前記ゲルマニウム層上に絶縁
ゲート型電界効果トランジスタのゲート絶縁膜及びゲー
ト電極を形成する工程と、前記ゲート電極をマスクとし
て不純物又は不純物とＳｉかＧｅをイオン注入し、前記
ゲルマニウム層に前記イオンを注入するとともに前記シ
リコン結晶基板に前記イオンを注入してその表面をアモ
ルファス化する工程と、前記ゲルマニウム層中に注入さ
れた不純物のみが電気的に活性化され前記シリコン結晶
基板表面に注入された不純物は電気的に活性化されない
温度で熱処理し、前記ゲルマニウム層中に注入された不
純物のみを電気的に活性化して前記絶縁ゲート量電界効
果トランジスタのソース領域及びドレイン領域を形成す
る工程とを含むことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61266744A JPS63122176A (ja) | 1986-11-11 | 1986-11-11 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61266744A JPS63122176A (ja) | 1986-11-11 | 1986-11-11 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63122176A true JPS63122176A (ja) | 1988-05-26 |
Family
ID=17435102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61266744A Pending JPS63122176A (ja) | 1986-11-11 | 1986-11-11 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63122176A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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