JPH02180067A

JPH02180067A - 相補型半導体装置

Info

Publication number: JPH02180067A
Application number: JP63335524A
Authority: JP
Inventors: Katsuhiro Osono; 大園　勝博
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-12-29
Filing date: 1988-12-29
Publication date: 1990-07-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は相補型ＭＯ３）ランジスタで構成される半導体
装置に関し、特にラッチアップを防止した相補型半導体
装置に関する。

〔従来の技術〕

従来、相補型ＭＯ３（ＣＭＯ３）ｌ−ランジスクで構成
される相補型半導体装置として、第４図に示す構造のも
のが提供されている。この例はｎウェル方式のＣＭＯ３
半導体装置を示しており、ｐ型半導体基板２１にｎウェ
ル２２を形成している。

そして、ｎウェルにｐ型ソース・ドレイン２３を形成し
、ゲート酸化膜２４及びゲート電極２５とでｐチャネル
ＭＯＳトランジスタを構成し、またｐ型半導体基板２１
にｎ型ソース・ドレイン２６を形成し、ゲート酸化膜２
４及びケート電極２７とでｎチャネルＭＯ３）ランジス
タを構成している。なお、２８はこれらＭＯＳ）ランジ
スタを分離するフィールド酸化膜、３０はウェルコンタ
クト、３１は基板コンタクトである。

〔発明が解決しようとする課題〕

上述した従来のＣＭＯ３半導体装置では、同図に破線で
示すような寄生のトランジスタＴｒｌ。

Ｔｒ２によりサイリスクが構成され、サージ電流外来ノ
イズ、重粒子等によって半導体装置に過大な電流が流れ
る所謂ラッチアンプ現象が発生ずる。

このラッチアップを防止するために、余分の部品を付加
する等回路的な対策をとっているが、これではレイアウ
ト寸法が太き（なり、回路密度が低下するという問題が
生じている。また、寄生トランジスタを排除するために
、トレンチ分離２遣択エピタキシャル成長等があるが、
歩留り、スルプツト　コストに問題がある。更に、ソー
ス。

ドレイン領域とウェル或いは基板との間の接合にα線が
入射することにより、電荷が発生し、ソフトエラーが発
生する可能性もある。

本発明は簡単な構成でラッチアップ現象を防止してソフ
トエラーの防止を図ったＣＭＯ３半導体装置を提供する
ことを目的とする。

［課題を解決するための手段］本発明のＣＭＯ３半導体装置は、半導体基板に設けたフ
ィールド酸化膜によって分離された２つの領域に夫々異
なる導電型のＭＯ３＋−ランリスクを形成し、このウェ
ルを浅く形成するとともに、その直下にはソース・ドレ
イン領域に接触した状態の半絶縁層を形成し、かつこの
半絶縁層をフィールド酸化膜に接続した構成としている
。

〔作用〕

上述した構成では、半絶縁層によって−のＭＯＳトラン
ジスタと他のＭＯＳトランジスタとを絶縁分離でき、こ
れらのＭＯＳトランジスタによる寄生トランジスタの発
生を防止する。

（実施例〕第１図は本発明の第１実施例の縦断面図である。

不純物濃度〜１０”ｃｍ−３のｐ型シリコン基板１に不
純物濃度Ｂ＋６ｃ、−３の浅いｎウェル２を形成し、こ
のｎウェル２内に不純物濃度１０”ｃｍ−３のｐ型ソー
ス・ドレイン領域３を形成する。そして、ゲート酸化膜
４上に形成したゲート電極５とでｐチャネルＭＯＳトラ
ンジスタを構成する。また、前記ｐ型シリコン基板１に
不純物濃度〜ｌ　０２１　ｃｍ　−３のｎ型ソース・ド
レイン領域６を形成し、ゲート酸化膜４上に形成したゲ
ート電極７とでｎチャネルＭＯ３）ランリスクを構成す
る。これらのＭＯＳトランジスタは厚さ約７０００人の
フィールド酸化膜８によって分離されている。

ここで、前記ｐチャネルＭＯ３Ｉ−ランジスクでは、ｎ
ウェル２の厚さを薄くし、この直下に半絶縁層９を形成
している。この半絶縁層９は前記ｐ型ソース・ドレイン
領域３に接しており、かつその一部で前記フィールド酸
化膜８に接続している。

この半絶縁層９は、ｎウェル２を形成するイオン注入の
前或いは後に、同じマスクパターンによって酸素を注入
することで容易に形成することが可能である。なお、こ
のときの加速エネルギは約１５０ＫｅＶ、ドーズ量は約
１０１８　ｃｍ　−２である。また、ｎウェル２を薄く
するためには、加速エネルギを小さくし、ドーズ量も少
なく調整すればよい。

なお、１０はウェルコンタクト、１１は基板コンタクト
である。

この構成によれば、ｎウェル２直下の半絶縁層９はフィ
ールド酸化膜８と接しているため、第４図に示したよう
な寄生トランジスタＴｒｉ、Ｔｒ２、及びこれによるサ
イリスクが発生することばなく、ラッチアップ現象を防
止できる。また、Ｐ型ソース・ドレイン領域３も半絶縁
層９に接触しているので、空乏層が生じることはなく、
α線が入射しても電荷が発生し難いため、ソフトエラー
も抑制できる。

なお、半絶縁層９はｎウェル２の直下に形成しているの
で、回路密度の低下はなく、イオン注入により而単に形
成でき、歩留りの低下、コスト高の問題はない。

第２回は本発明の第２実施例の縦断面図であり、第１図
と同一部分には同一符号を付しである。

この実施例は、ｐウェル方式を示しており、ｎ型シリコ
ン基板ＩＡ上にｐウェル２Ａを形成し、ここにｎ型ソー
ス・ドレイン領域６を形成し、ゲート酸化膜４とゲート
電極７とでｎチャネルＭＯＳトランジスタを構成してい
る。また、シリコン基板ＩＡにＰ型ソース・ドレイン領
域３を形成し、ゲート酸化膜４とゲート電極５とでｐチ
ャネルＭＯ３）ランリスクを構成している。そして、ｐ
ウェル２Ａの直下に半絶縁層９を形成し、ｎ型ソース・
ドレイン領域６に接触させ、かつフィールド酸化膜８に
接触させている。

なお、ＩＯＡ、１１Ａは夫々ウェルコンタクト基板コン
タクトである。

この構成においては、ｐウェル２Ａの直下に設けた半絶
縁層９によりｐチャネルＭＯ３Ｉ−ランリスタとｎチャ
ネルＭＯＳ）ランリスタを絶縁分離でき、第１実施例と
同様に寄生ｌ・ランリスタの発生を抑制し、ラッチアッ
プを抑制する。

第３図は本発明の第３実施例の縦断面図である。

この実施例は、ダブルウェル方式を示しており、ｐ型シ
リコン基板１にｎウェル２とｐウェル２Ａを形成し、夫
々にｐチャネルＭＯ３）ランラスタｎチャネルＭＯ３）
ランジスクを構成している。

そして、各ウェルの直下に夫々半絶縁層９を形成し、夫
々ｐ型ソース・ドレイン領域３．ｎ型ソース・ドレイン
領域６に接触させた状態でフィールド酸化膜８に接続さ
せている。

この実施例においても、寄生トランジスタの発生を防止
し、ランチアンプ、ソフトエラーを確実に防止できる。

〔発明の効果〕

以上説明したように本発明は、−のＭＯＳ）ランリスタ
を形成するウェルを浅く形成し、かつこの直下にはソー
ス・ドレイン領域に接触した状態の半絶縁層を形成して
フィールド酸化膜に接続しているので、半絶縁層によっ
て−のＭＯＳトランジスタと他のＭＯＳ）ランリスタと
を絶縁分離でき、これらのＭＯＳ）ランリスタによる寄
生トランジスタ及びラッチアップ現象を無くし、ソフト
エラーを緩和できる効果がある。また、外付は部品を不
要とし、回路密度や歩留りを向上し、低コスト化を実現
することもできる。

【図面の簡単な説明】

第１図は本発明の第１実施例の縦断面図、第２図は本発
明の第２実施例の縦断面図、第３図は本発明の第３実施
例の縦断面図、第４図は従来構造の縦断面図である。１．２１・・・ｐ型シリコン基板、ＩＡ・・・ｎ型シリ
コン基板、２．２２・・・ｎウェル、２Ａ・・・ｐウェ
ル、３．２３・・・ｎ型ソース・ドレイン領域、４．２
４・・・ゲート酸化膜、５，２５・・・ゲート電極、６
．２６・・・ｐ型ソース・ドレイン領域、７．２７・・
・ゲート電極、８，２８・・・フィールド酸化膜、９・
・・半絶縁層、１０．ＩＯＡ、３０・・・ウェルコンタ
クト、ＩＬ　　ＩＩＡ、３１・・・基板コンタクト。極城

Claims

【特許請求の範囲】

１、半導体基板に設けたフィールド酸化膜によって分離
された２つの領域の少なくとも一方の領域にウェルを設
け、このウェルと他の領域に夫々異なる導電型のＭＯＳ
トランジスタを形成してなる相補型半導体装置において
、前記ウェルを浅く形成するとともに、その直下にはソ
ース・ドレイン領域に接触した状態の半絶縁層を形成し
、かつこの半絶縁層を前記フィールド酸化膜に接続した
ことを特徴とする相補型半導体装置。