JPH0228967A - 相補型絶縁ゲート電界効果半導体装置 - Google Patents
相補型絶縁ゲート電界効果半導体装置Info
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- JPH0228967A JPH0228967A JP63180069A JP18006988A JPH0228967A JP H0228967 A JPH0228967 A JP H0228967A JP 63180069 A JP63180069 A JP 63180069A JP 18006988 A JP18006988 A JP 18006988A JP H0228967 A JPH0228967 A JP H0228967A
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- semiconductor device
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、相補型絶縁ゲート電界効果半導体装置に関し
、特に、半導体基板の特性の改良に関する。
、特に、半導体基板の特性の改良に関する。
従来の技術
一般に、ＣＭＯＳ （相補型金属−酸化物一半導体）半
導体装置は゛、第３図に示す断面構造をしている。
導体装置は゛、第３図に示す断面構造をしている。
この図はｎウェル方式のＣＭＯＳトランジスタを示して
いる。この図中のように、ＣＭＯＳトランジスタは、寄
生の縦方向（パーティカル）ｎｐｎトランジスタＴｒ２
を有し、ｐｎｐｎ構造を形成する。これの等価回路を第
４図に示す。この横方向ｐｎｐｎ構造において、サージ
電流、外来雑音、重粒子によって半導体中に電流が生じ
ると、ラッチアップ現象が引き起こる。この現象により
、過大な電流が流れ、場合によっては、回路あるいは部
品が損傷する。
いる。この図中のように、ＣＭＯＳトランジスタは、寄
生の縦方向（パーティカル）ｎｐｎトランジスタＴｒ２
を有し、ｐｎｐｎ構造を形成する。これの等価回路を第
４図に示す。この横方向ｐｎｐｎ構造において、サージ
電流、外来雑音、重粒子によって半導体中に電流が生じ
ると、ラッチアップ現象が引き起こる。この現象により
、過大な電流が流れ、場合によっては、回路あるいは部
品が損傷する。
従来、ラッチアップ現象を防ぐために、余分の部品を付
加するなど回路的対策をとっていた。しかしながら、こ
れはレイアウト寸法が大きくなり回路密度が低下する欠
点がある。
加するなど回路的対策をとっていた。しかしながら、こ
れはレイアウト寸法が大きくなり回路密度が低下する欠
点がある。
また、寄生トランジスタを排除するために、トレンチ分
離などがあるが、歩留り、スループットの制限、コスト
高等の問題がある。
離などがあるが、歩留り、スループットの制限、コスト
高等の問題がある。
発明が解決しようとする課題
上述した従来の相補型絶縁ゲート電界効果半導体装置に
おいては種々のラッチアップ防止策がとられているが、
回路密度の低下や歩留りの低下等の問題があり、一長一
短がある。
おいては種々のラッチアップ防止策がとられているが、
回路密度の低下や歩留りの低下等の問題があり、一長一
短がある。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記課題
を解決することを可能とした新規な半導体装置を提供す
ることにある。
従って本発明の目的は、従来の技術に内在する上記課題
を解決することを可能とした新規な半導体装置を提供す
ることにある。
発明の従来技術に対する相違点
上述した従来の相補型絶縁ゲート電界効果半導体装置に
対し、本発明は、半導体基板の特性において相違点を有
する。
対し、本発明は、半導体基板の特性において相違点を有
する。
課題を解決するための手段
前記目的を達成する為に、本発明に係る相補型絶縁ゲー
ト電界効果半導体装置は、第２導電型のウェルが形成さ
れた第１導電型半導体基板の前記第２導電型のウェルに
選択的に形成された第１導電型ソース領域及び第１導電
型ドレイン領域を有する第１のＭｉｓ）ランジスタを含
む相補型絶縁ゲート電界効果半導体装置において、前記
第１導電型半導体基板の少数キャリアライフタイムを短
くしたものである。この製造方法として、１０”ｎ／ｃ
ｕｔ程度の連中性子（エネルギーＩ ＭｅＶ程度）を最
終熱工程（２００℃以上）後に照射することで行う。
ト電界効果半導体装置は、第２導電型のウェルが形成さ
れた第１導電型半導体基板の前記第２導電型のウェルに
選択的に形成された第１導電型ソース領域及び第１導電
型ドレイン領域を有する第１のＭｉｓ）ランジスタを含
む相補型絶縁ゲート電界効果半導体装置において、前記
第１導電型半導体基板の少数キャリアライフタイムを短
くしたものである。この製造方法として、１０”ｎ／ｃ
ｕｔ程度の連中性子（エネルギーＩ ＭｅＶ程度）を最
終熱工程（２００℃以上）後に照射することで行う。
照射のレートとしては、素子の劣化より２ Ｘ １０１
３〜５ Ｘ １０１３（ｎ／ａＡ ） ／ｈｏｕｒ程度
が望ましい。
３〜５ Ｘ １０１３（ｎ／ａＡ ） ／ｈｏｕｒ程度
が望ましい。
１０１４ｎ／−程度の速中性子の照射により、基板の少
数キャリアライフタイムは、約１７５に、縦方向（パー
ティカル）のｈＦＥは、約１八〇にできる。また、接合
リークは約３０倍になり、ＭＯＳトランジスタの界面準
位も増加するが実用上問題がない。
数キャリアライフタイムは、約１７５に、縦方向（パー
ティカル）のｈＦＥは、約１八〇にできる。また、接合
リークは約３０倍になり、ＭＯＳトランジスタの界面準
位も増加するが実用上問題がない。
実施例
次に、本発明をその好ましい各実施例について図面を参
照して具体的に説明する。
照して具体的に説明する。
第１図は本発明の第１の実施例を示す半導体チップの断
面図である。
面図である。
第１図を参照するに、この第１の実施例は、ｎウェル１
５（不純物濃度〜１０”ｃｍ−’ ）が形成されたシリ
コンのｐ基板３１（不純物濃度〜１０”ｃｍ−’、欠陥
密度〜１０１４ｃａｂ−’、ライフタイム〜０．６μｓ
）の前述のｎウェル１５に選択的に形成されなｐ＋＋ソ
ース領域１４及びｐ＋型トドレイン領域１３いずれも不
純物濃度〜１０”ｃｍ−’）とゲート電極１９を有する
第１のＭＯＳ ）ランジスタと、前述のｐ基板３１に選
択的に形成されたｎ＋＋ソース領域１８及びｎ＋型トド
レイン領域１７いずれも不純物濃度〜１０”ｃｍ−３）
とゲート電極２０を有する第２のＭＯＳ ）ランジスタ
が、フィールド酸化物２１（厚さ約７００ＯＡ ）によ
って分離されている。ここで前述のライフタイムの短ｌ
Ｉ管ｐ基板３１を形成するために、Ｉ Ｘ １０”ｎ／
ｃｒＡの速中性子（エネルギーＩ ＭｅＶ程度）を最終
熱工程（２００℃以上）後に照射する。具体的には、組
立封入後照射する。
５（不純物濃度〜１０”ｃｍ−’ ）が形成されたシリ
コンのｐ基板３１（不純物濃度〜１０”ｃｍ−’、欠陥
密度〜１０１４ｃａｂ−’、ライフタイム〜０．６μｓ
）の前述のｎウェル１５に選択的に形成されなｐ＋＋ソ
ース領域１４及びｐ＋型トドレイン領域１３いずれも不
純物濃度〜１０”ｃｍ−’）とゲート電極１９を有する
第１のＭＯＳ ）ランジスタと、前述のｐ基板３１に選
択的に形成されたｎ＋＋ソース領域１８及びｎ＋型トド
レイン領域１７いずれも不純物濃度〜１０”ｃｍ−３）
とゲート電極２０を有する第２のＭＯＳ ）ランジスタ
が、フィールド酸化物２１（厚さ約７００ＯＡ ）によ
って分離されている。ここで前述のライフタイムの短ｌ
Ｉ管ｐ基板３１を形成するために、Ｉ Ｘ １０”ｎ／
ｃｒＡの速中性子（エネルギーＩ ＭｅＶ程度）を最終
熱工程（２００℃以上）後に照射する。具体的には、組
立封入後照射する。
このライフタイムの短いｐ基板３１により、寄生トラン
ジスタＴｒｉのｈＦＥを約１７３ｏにでき、ラッチアッ
プ現象は防止または緩和される。このライフタイムの短
いｐ基板３１の形成は、組立封入後速中性子を照射する
だけなので、回路密度の低下をもたらすこともなく、マ
スクパターンの変更、拡散プロセスの変更もない。
ジスタＴｒｉのｈＦＥを約１７３ｏにでき、ラッチアッ
プ現象は防止または緩和される。このライフタイムの短
いｐ基板３１の形成は、組立封入後速中性子を照射する
だけなので、回路密度の低下をもたらすこともなく、マ
スクパターンの変更、拡散プロセスの変更もない。
第２図は、本発明の第２の実施例を示す半導体チップの
断面図である。前記した第１の実施例はｎウェル方式の
０ＭＯ８）ランジスタの例であったが。
断面図である。前記した第１の実施例はｎウェル方式の
０ＭＯ８）ランジスタの例であったが。
第２の実施例はｎウェル方式のＣ１４０Ｓ トランジス
タの例である。
タの例である。
ライフタイムの短いｎ基板３２（不純物濃度〜１０”ｃ
ｍ−’、欠陥密度〜１０１４Ｃ「ζライフタイム−０，
６μＳ）の上にｎウェル３３が形成されている。これの
形成法は第１の実施例と同じであるのでここでは改めて
詳述しない。
ｍ−’、欠陥密度〜１０１４Ｃ「ζライフタイム−０，
６μＳ）の上にｎウェル３３が形成されている。これの
形成法は第１の実施例と同じであるのでここでは改めて
詳述しない。
発明の詳細
な説明したように、本発明によれば、１Ｑ１３（ｎ／７
）程度の連中性子を組立後に照射することにより、回路
密度の低下あるいは拡散プロセス、マスクパターンの変
更を行うことなしに、相補型絶縁ゲート電界効果半導体
装置のラッチアップ現象を防止または緩和できる効果が
得られる。
）程度の連中性子を組立後に照射することにより、回路
密度の低下あるいは拡散プロセス、マスクパターンの変
更を行うことなしに、相補型絶縁ゲート電界効果半導体
装置のラッチアップ現象を防止または緩和できる効果が
得られる。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す半導体チップの断面図、第３図は従来例を示
す半導体チップの断面図、第４図は第３図の従来例のラ
ッチアップ現象を説明するための等価回路図である。 １１、、、 Ｐ基板、１２．、、 ｐ＋＋散層、１３．
、、 Ｐ”型ドレイン領域、１４．、、 ｐ＋＋ソース
領域、１５．、。 ｎウェル、１６．、、 ｎ＋＋散層、１７．、、 ｎ＋
型型トレイ領領域１ｇ、、、 ｎ＋＋ソース領域、１９
．、、ゲート電極、２０．、、ゲート電極、２１．、、
フィールド酸化膜、３１．、、ライフタイムの短いｐ基
板、３２１．。
施例を示す半導体チップの断面図、第３図は従来例を示
す半導体チップの断面図、第４図は第３図の従来例のラ
ッチアップ現象を説明するための等価回路図である。 １１、、、 Ｐ基板、１２．、、 ｐ＋＋散層、１３．
、、 Ｐ”型ドレイン領域、１４．、、 ｐ＋＋ソース
領域、１５．、。 ｎウェル、１６．、、 ｎ＋＋散層、１７．、、 ｎ＋
型型トレイ領領域１ｇ、、、 ｎ＋＋ソース領域、１９
．、、ゲート電極、２０．、、ゲート電極、２１．、、
フィールド酸化膜、３１．、、ライフタイムの短いｐ基
板、３２１．。
Claims (1)
- 第２導電型の、ウェルが形成された第１導電型半導体基
板の前記第２導電型のウェルに選択的に形成された第１
導電型ソース領域及び第１導電型ドレイン領域を有する
第１のＭＩＳトランジスタを含む相補型絶縁ゲート電界
効果半導体装置において、前記第１導電型半導体基板の
少数キャリアライフタイムを短くしたことを特徴とする
相補型絶縁ゲート電界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63180069A JPH0228967A (ja) | 1988-07-19 | 1988-07-19 | 相補型絶縁ゲート電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63180069A JPH0228967A (ja) | 1988-07-19 | 1988-07-19 | 相補型絶縁ゲート電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0228967A true JPH0228967A (ja) | 1990-01-31 |
Family
ID=16076921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63180069A Pending JPH0228967A (ja) | 1988-07-19 | 1988-07-19 | 相補型絶縁ゲート電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0228967A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105679658A (zh) * | 2016-01-29 | 2016-06-15 | 西北核技术研究所 | 一种cmos器件抗单粒子闭锁的加固方法 |
-
1988
- 1988-07-19 JP JP63180069A patent/JPH0228967A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105679658A (zh) * | 2016-01-29 | 2016-06-15 | 西北核技术研究所 | 一种cmos器件抗单粒子闭锁的加固方法 |
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