JPS6043027B2 - 相補形電界効果トランジスタによる集積回路装置の製造方法 - Google Patents
相補形電界効果トランジスタによる集積回路装置の製造方法Info
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- JPS6043027B2 JPS6043027B2 JP55008969A JP896980A JPS6043027B2 JP S6043027 B2 JPS6043027 B2 JP S6043027B2 JP 55008969 A JP55008969 A JP 55008969A JP 896980 A JP896980 A JP 896980A JP S6043027 B2 JPS6043027 B2 JP S6043027B2
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Description
【発明の詳細な説明】
本発明は絶縁ゲート型電界効果トランジスタから構成さ
れた半導体集積回路装置、特に相補型電界効果トランジ
スタ（以下Ｃ−ＭＯＳトランジスタと略称する。
れた半導体集積回路装置、特に相補型電界効果トランジ
スタ（以下Ｃ−ＭＯＳトランジスタと略称する。
）による集積回路（以下ＩＣと略称する。）装置の製造
方法に関するものである。以下従来一般に知られている
装置を第１図ａ、をにて説明する。図において、１は単
結晶シリコンが形成されたシリコン基板、２はアイラン
ド領域、３はＮチャネルＭＯＳＴｒ、ソースドレイン領
域、４はＰチャネルＭＯＳＴｒ、のソースドレイン領域
、５はアイランドをＶｓ３に接続するためのＰｆ拡散領
域、６は基板をＶＤＤに接続するためのＮ”拡散領域、
７は非能動領域の厚膜酸化膜、８はゲート多結晶シリコ
ン電極（Ｎチャネル側）、９はゲート多結晶シリコン電
極（Ｐチャネル側）、１０はＣＶＤによる酸化硅素膜、
１１は金属電極、Ｒ１は基板の抵抗、Ｒ２はアイランド
の抵抗、Ｔｒ、Ｑ１はＰＮＰトランジスタ、Ｔｒ、Ｑ２
はＮＰＮトランジスタである。一般にＣ−ＭＯＳＩＣは
高速動作が可能であると共に消費電力が少ないという優
れた特徴を有する反面、同一半導体基板上に２つの動作
形態の異なる絶縁ゲート形電界効果トランジスタ（以下
ＭＯＳＴｒ、と略称する。
方法に関するものである。以下従来一般に知られている
装置を第１図ａ、をにて説明する。図において、１は単
結晶シリコンが形成されたシリコン基板、２はアイラン
ド領域、３はＮチャネルＭＯＳＴｒ、ソースドレイン領
域、４はＰチャネルＭＯＳＴｒ、のソースドレイン領域
、５はアイランドをＶｓ３に接続するためのＰｆ拡散領
域、６は基板をＶＤＤに接続するためのＮ”拡散領域、
７は非能動領域の厚膜酸化膜、８はゲート多結晶シリコ
ン電極（Ｎチャネル側）、９はゲート多結晶シリコン電
極（Ｐチャネル側）、１０はＣＶＤによる酸化硅素膜、
１１は金属電極、Ｒ１は基板の抵抗、Ｒ２はアイランド
の抵抗、Ｔｒ、Ｑ１はＰＮＰトランジスタ、Ｔｒ、Ｑ２
はＮＰＮトランジスタである。一般にＣ−ＭＯＳＩＣは
高速動作が可能であると共に消費電力が少ないという優
れた特徴を有する反面、同一半導体基板上に２つの動作
形態の異なる絶縁ゲート形電界効果トランジスタ（以下
ＭＯＳＴｒ、と略称する。
）を形成し、その２つのＴｒ、の間を絶縁分離する必要
から、島状の絶縁分離用領域２（以下アイランドと略称
する。）を上記半導体基板上に新らたに設けなければな
らないということ、ならびにそのための工程が加わり、
鼻加工工程が複雑になるという欠点を有している。更に
Ｃ−ＭＯＳＩＣでは上記アイランド２内に形成されたＭ
ＯＳＴｒ、とアイランドの外の基板に形成されたＭＯＳ
Ｔｒ、との間で電気的相互作用が生じ易い構造になつて
いる。そのため、外部からの高電圧の雑音などに誘発さ
れ、高電圧電極から低電圧電極へ高電流（数＋蝋〜数百
ＭＡ）が流れ、回路機能を不能にし、時には回復不可能
な障害を与える場合が生じる。これが一般にＣ−ＭＯＳ
ＩＣのラッチアップ現象と呼ばれるものであり、以下ラ
ッチアップ現象について説明する。上記の第１図ｂの等
価回路から明らかなごとく、外部からの雑音によりＰＮ
Ｐトランジスン（Ｔｒ．Ｑｌ）に電流が流れた場合、抵
抗Ｒ１と抵抗Ｒ２がある値を取ると、ＮＰＮトランジス
タ（Ｔｒ．Ｑ２）も動作することになる。ＮＰＮトラン
ジスタ（Ｔｒ．Ｑ２）が動作することによりＰＮＰトラ
ンジスタ（Ｔｒ．Ｑｌ）の電流は更に増幅されることに
なる。そして、そのＰＮＰトランジスタ（Ｔｒ．Ｑｌ）
の電流によりさらにＮＰＮトランジスタ（Ｔｒ．Ｑ２）
の電流も増幅されるというサイクル機構構により、極め
て短時間のうちに、■ＤＯ電極からＶぉ電極へ高電流が
流れることになる。このＣ−ＭＯＳＩＣのラッチアップ
現象を防止するために従来取られて来たのは、まずＰＮ
Ｐトランジスタ（Ｔｒ．Ｑｌ）のベース電流がＮＰＮト
ランジスタ（Ｔｒ．Ｑ２）のコレクター領域に流れこま
ないように、２つのＴｒ．間の距離を長く取つたりある
いは又、上記２つのＴｒ．の間に基板と同じ導電型を有
する高濃度領域を設け、その領域を電源に接続すること
により防止する方法てある。
から、島状の絶縁分離用領域２（以下アイランドと略称
する。）を上記半導体基板上に新らたに設けなければな
らないということ、ならびにそのための工程が加わり、
鼻加工工程が複雑になるという欠点を有している。更に
Ｃ−ＭＯＳＩＣでは上記アイランド２内に形成されたＭ
ＯＳＴｒ、とアイランドの外の基板に形成されたＭＯＳ
Ｔｒ、との間で電気的相互作用が生じ易い構造になつて
いる。そのため、外部からの高電圧の雑音などに誘発さ
れ、高電圧電極から低電圧電極へ高電流（数＋蝋〜数百
ＭＡ）が流れ、回路機能を不能にし、時には回復不可能
な障害を与える場合が生じる。これが一般にＣ−ＭＯＳ
ＩＣのラッチアップ現象と呼ばれるものであり、以下ラ
ッチアップ現象について説明する。上記の第１図ｂの等
価回路から明らかなごとく、外部からの雑音によりＰＮ
Ｐトランジスン（Ｔｒ．Ｑｌ）に電流が流れた場合、抵
抗Ｒ１と抵抗Ｒ２がある値を取ると、ＮＰＮトランジス
タ（Ｔｒ．Ｑ２）も動作することになる。ＮＰＮトラン
ジスタ（Ｔｒ．Ｑ２）が動作することによりＰＮＰトラ
ンジスタ（Ｔｒ．Ｑｌ）の電流は更に増幅されることに
なる。そして、そのＰＮＰトランジスタ（Ｔｒ．Ｑｌ）
の電流によりさらにＮＰＮトランジスタ（Ｔｒ．Ｑ２）
の電流も増幅されるというサイクル機構構により、極め
て短時間のうちに、■ＤＯ電極からＶぉ電極へ高電流が
流れることになる。このＣ−ＭＯＳＩＣのラッチアップ
現象を防止するために従来取られて来たのは、まずＰＮ
Ｐトランジスタ（Ｔｒ．Ｑｌ）のベース電流がＮＰＮト
ランジスタ（Ｔｒ．Ｑ２）のコレクター領域に流れこま
ないように、２つのＴｒ．間の距離を長く取つたりある
いは又、上記２つのＴｒ．の間に基板と同じ導電型を有
する高濃度領域を設け、その領域を電源に接続すること
により防止する方法てある。
又等価回路より明らかなように基板の抵抗（Ｒ１）、ア
イランドの抵抗（Ｒ２）を小さくすることもラップアッ
プ現象防止に役立つが、そのために基板やアイランドの
不純物濃度を上げるということは、その領域に形成され
るＭＯＳＴｒ．のドレインの接合容量を増加させること
になり、ＩＣの動作速度を実質的に下げ、さらには消費
電流を増加させることになりＩＣの機能を大幅に低下さ
せるという点で好ましくないと言える。
イランドの抵抗（Ｒ２）を小さくすることもラップアッ
プ現象防止に役立つが、そのために基板やアイランドの
不純物濃度を上げるということは、その領域に形成され
るＭＯＳＴｒ．のドレインの接合容量を増加させること
になり、ＩＣの動作速度を実質的に下げ、さらには消費
電流を増加させることになりＩＣの機能を大幅に低下さ
せるという点で好ましくないと言える。
又先にあけた２つのＴｒ．間に距離を設ける方法やその
Ｔｒ．間に高濃度領域を設けることは、ＩＣの集積密度
を上げる上て好ましくなく、現在Ｃ一ＭＯＳＩＣの集積
度を上げられない最大の原因となつている。
Ｔｒ．間に高濃度領域を設けることは、ＩＣの集積密度
を上げる上て好ましくなく、現在Ｃ一ＭＯＳＩＣの集積
度を上げられない最大の原因となつている。
本発明は、以上の欠点を解消するためになされたもので
、高集積化、高速化さらに低消費電力のＣ−ＭＯＳＴｒ
．の機能を十分に発揮できて且つラッチアップ現象をも
解消できる相補形電界効果トランジスタによる集積回路
装置の製造方法を提供するものである。
、高集積化、高速化さらに低消費電力のＣ−ＭＯＳＴｒ
．の機能を十分に発揮できて且つラッチアップ現象をも
解消できる相補形電界効果トランジスタによる集積回路
装置の製造方法を提供するものである。
以下この発明の一実施例を第２図ないし第３図に従つて
説明する。
説明する。
図において、１２は窒化硅素膜、１３は酸化硅素膜、１
４はＰ＋拡散領域であるＰ＋層、１５は多結晶硅素膜、
１６は再結晶化による単結晶層、１７はＰ一領域、１８
はＰチャネルソース・ドレイン領域、１９はＮチャネル
ソース・ドレイン領域、２０は多結晶硅素Ｐ＋領域、２
１は多結晶硅素Ｎ＋領域である。なお、その他の符号の
説明は従来装置と同様につぎ省略する。
４はＰ＋拡散領域であるＰ＋層、１５は多結晶硅素膜、
１６は再結晶化による単結晶層、１７はＰ一領域、１８
はＰチャネルソース・ドレイン領域、１９はＮチャネル
ソース・ドレイン領域、２０は多結晶硅素Ｐ＋領域、２
１は多結晶硅素Ｎ＋領域である。なお、その他の符号の
説明は従来装置と同様につぎ省略する。
スタートウェハは、基板の比抵抗０．００１〜０．０１
ΩＧ（７）Ｎ型高濃度ウェハを用いる。
ΩＧ（７）Ｎ型高濃度ウェハを用いる。
結晶軸、単結晶シリコン等についてはデバイスの目的に
そつて自由に選べばよい。第２図Ａ，ｂのように窒化硅
素膜１２を用いた選択酸化方法により、非能動領域のシ
リコン基板１を酸化して酸化硅素膜１３を形成し、Ｃて
その酸化硅素膜１３を除去することにより、次のｄにお
いて生成する非能動領域の厚膜酸化膜７の表面と、能動
領域のシリコン基板１表面とがほぼ段差なくつながる。
このため、後工程の加工が容易となるものである。次に
第２図ｅに示すように高濃度ボロンによるＰ＋層１４を
シリコン基板１のＮ＋能動領域の表面にもうける。この
Ｐ＋層１４は、本発明の重要な要件であり、１０１８〜
１０２０ケ／Ｃ！ｉのボロン濃度を有するもので、公知
のイオン注入法、又不純物の熱拡散法のいずれの方法を
用いて設けてもよい。このあと、第２図ｆで図示するよ
うに公知のＣＶＤ法により多結晶硅素膜１５を０．５〜
１．０Ｍ生成する。
そつて自由に選べばよい。第２図Ａ，ｂのように窒化硅
素膜１２を用いた選択酸化方法により、非能動領域のシ
リコン基板１を酸化して酸化硅素膜１３を形成し、Ｃて
その酸化硅素膜１３を除去することにより、次のｄにお
いて生成する非能動領域の厚膜酸化膜７の表面と、能動
領域のシリコン基板１表面とがほぼ段差なくつながる。
このため、後工程の加工が容易となるものである。次に
第２図ｅに示すように高濃度ボロンによるＰ＋層１４を
シリコン基板１のＮ＋能動領域の表面にもうける。この
Ｐ＋層１４は、本発明の重要な要件であり、１０１８〜
１０２０ケ／Ｃ！ｉのボロン濃度を有するもので、公知
のイオン注入法、又不純物の熱拡散法のいずれの方法を
用いて設けてもよい。このあと、第２図ｆで図示するよ
うに公知のＣＶＤ法により多結晶硅素膜１５を０．５〜
１．０Ｍ生成する。
この状態でレーザーを照射し、多結晶硅素膜１５を溶融
すると、シリコン基板１の単結晶シリコンに接した能動
領域の多結晶硅素膜１５は再結晶化し、基板と同じ結晶
軸をもつ単結晶層１６が出来る。そのあと、その単結晶
層１６にそれぞれボロン、リンをイオン注入し、そのあ
とＮ２アニール（１０００〜１１０００Ｃ）することに
よりＰ一領域１７が形成されると共に単結晶層１６がＮ
一領域となる。これは、公知のフォトレジストをイオン
注入マスクとして用いる方法で行う。この時のイオン注
入条件は、ボロンは、注入エネルギー５０ＫｅＶ、注入
量１．０Ｘ１０１１ケ／ｄ程度、リンは、注入エネルギ
ー１００Ｋｅ■、注入量５×１０１１ケ／Ｃｌｔがよい
。そのあと、公知の熱酸化法によるゲート薄膜酸化膜を
生成し、さらにゲート電極及び配線となるリンドープさ
れた多結晶硅素膜を生成し写真製版工程をへて、ゲート
電極部の形成を行う、これはすて公知の方法で行う。そ
のあと、Ｎ一領域１６及びそれにつらなる多結晶硅素膜
１５にボロンを拡散することにより、ＰチャネルＭＯＳ
Ｔｒ．のソース・ドレイン領域１８と多結晶硅素Ｐ＋領
域２０形成する。
すると、シリコン基板１の単結晶シリコンに接した能動
領域の多結晶硅素膜１５は再結晶化し、基板と同じ結晶
軸をもつ単結晶層１６が出来る。そのあと、その単結晶
層１６にそれぞれボロン、リンをイオン注入し、そのあ
とＮ２アニール（１０００〜１１０００Ｃ）することに
よりＰ一領域１７が形成されると共に単結晶層１６がＮ
一領域となる。これは、公知のフォトレジストをイオン
注入マスクとして用いる方法で行う。この時のイオン注
入条件は、ボロンは、注入エネルギー５０ＫｅＶ、注入
量１．０Ｘ１０１１ケ／ｄ程度、リンは、注入エネルギ
ー１００Ｋｅ■、注入量５×１０１１ケ／Ｃｌｔがよい
。そのあと、公知の熱酸化法によるゲート薄膜酸化膜を
生成し、さらにゲート電極及び配線となるリンドープさ
れた多結晶硅素膜を生成し写真製版工程をへて、ゲート
電極部の形成を行う、これはすて公知の方法で行う。そ
のあと、Ｎ一領域１６及びそれにつらなる多結晶硅素膜
１５にボロンを拡散することにより、ＰチャネルＭＯＳ
Ｔｒ．のソース・ドレイン領域１８と多結晶硅素Ｐ＋領
域２０形成する。
同様にＰ一領域１７及びそれにつらなる多結晶硅素膜１
５にＮ＋拡散し、ＮチャネルＭＯＳＴｒ．のソース●ド
レイン領域１９と多結晶硅素Ｎ＋領域２１を形成する。
Ｐ一領域１７側に、Ｐ＋領域を設けているのはＰ一領域
１７をＶｓｓに電位をおとすためのものである。このあ
と、多結晶シリコン配線と金属配線間の絶縁膜を形成し
さらに金属配線を設けることにより第２図ｊに示すよう
なＣ−ＭＯＳＴｒ．が完成する。
５にＮ＋拡散し、ＮチャネルＭＯＳＴｒ．のソース●ド
レイン領域１９と多結晶硅素Ｎ＋領域２１を形成する。
Ｐ一領域１７側に、Ｐ＋領域を設けているのはＰ一領域
１７をＶｓｓに電位をおとすためのものである。このあ
と、多結晶シリコン配線と金属配線間の絶縁膜を形成し
さらに金属配線を設けることにより第２図ｊに示すよう
なＣ−ＭＯＳＴｒ．が完成する。
第３図に示したものは非能動領域の厚膜酸化膜の形成を
公知の窒化硅素膜を用いた選択酸化法により形成したも
ので、シリコン基板面より上に出ている点だけが第２図
ｊと異なる。以上の説明で、レーザー照射により、多結
晶シリコン膜を単結晶化する方法は、エピタキシャルー
法による単結晶生成にくらべ低温処理が可能で、かつド
ライプロセスという点で非常にすぐれた手法である。
公知の窒化硅素膜を用いた選択酸化法により形成したも
ので、シリコン基板面より上に出ている点だけが第２図
ｊと異なる。以上の説明で、レーザー照射により、多結
晶シリコン膜を単結晶化する方法は、エピタキシャルー
法による単結晶生成にくらべ低温処理が可能で、かつド
ライプロセスという点で非常にすぐれた手法である。
上記手法を導入することにより、本発明のＰ＋領域１４
のボロンの熱拡散が防げる点で大きな寄与をなしている
。以上のようにこの発明は、Ｃ−ＭＯＳＩＣにおいて、
基板に高濃度（イ）．００１〜０．０１Ωｃ！ｒｌ）の
硅素単結晶を用い、しかもその基板をＶＤＤに接続させ
ることにより、第１図ｂに示した等価回路においてＰＮ
Ｐトランジスタ（Ｔｒ．Ｑｌ）の電流増幅率Ｂ１を下げ
ることが出来る。
のボロンの熱拡散が防げる点で大きな寄与をなしている
。以上のようにこの発明は、Ｃ−ＭＯＳＩＣにおいて、
基板に高濃度（イ）．００１〜０．０１Ωｃ！ｒｌ）の
硅素単結晶を用い、しかもその基板をＶＤＤに接続させ
ることにより、第１図ｂに示した等価回路においてＰＮ
Ｐトランジスタ（Ｔｒ．Ｑｌ）の電流増幅率Ｂ１を下げ
ることが出来る。
又ＰチャネルＭＯＳＴｒ．の下方にＰ＋層１４を入れる
ことによつても八をおさえている。更に、Ｐチャネル側
をみるとＰ＋−ＮーーＰ＋−Ｎ＋とサイリスタ構造にな
つているが、Ｐ＋とＮ＋がＶＤＯに接続しているため、
ラッチアップ現象を解消できる。更に又、ＮチャネルＭ
ＯＳＴｒ．側の下方にＰ＋層１４が設けてあるので、ソ
ースドレイン領域のＮ＋とシリコン基板のＮ＋の間の耐
圧が向上し、Ｐチャネル、ＮチャネルＭＯＳＴｒ．共に
Ｐ＋層１４により空乏層の広がりをおさえ、ドレインの
接合容量を小さくし動作速度を上げることが可能となる
。
ことによつても八をおさえている。更に、Ｐチャネル側
をみるとＰ＋−ＮーーＰ＋−Ｎ＋とサイリスタ構造にな
つているが、Ｐ＋とＮ＋がＶＤＯに接続しているため、
ラッチアップ現象を解消できる。更に又、ＮチャネルＭ
ＯＳＴｒ．側の下方にＰ＋層１４が設けてあるので、ソ
ースドレイン領域のＮ＋とシリコン基板のＮ＋の間の耐
圧が向上し、Ｐチャネル、ＮチャネルＭＯＳＴｒ．共に
Ｐ＋層１４により空乏層の広がりをおさえ、ドレインの
接合容量を小さくし動作速度を上げることが可能となる
。
又更に、Ｎチャネル側下方のＰ＋層１４によりＴｒ．Ｑ
２の電流増幅率Ｂ２を下げることが出来、これによつて
もラッチアップ現象を解消できる。
２の電流増幅率Ｂ２を下げることが出来、これによつて
もラッチアップ現象を解消できる。
第１図は従来のＣ−ＭＯＳＴｒ．を示す図で、ａはその
断面図、ｃは等価回路、第２図は本発明のＣ−ＭＯＳＴ
ｒ．の製造工程を示す図で、ａ−ｊは夫々断面図、第３
図は、本発明の他の一例を示す断面図である。 図において、１２は窒素硅素膜、１３は酸化硅素膜、１
４はＰ＋層、１５は多結晶硅素膜、１６は単結晶領域、
１７はＰ一領域、１８はＰチャネルソース・ドレイン領
域、１９はＮチャネルソース・ドレイン領域、２０はＰ
＋領域、２１はＮ＋領域である。
断面図、ｃは等価回路、第２図は本発明のＣ−ＭＯＳＴ
ｒ．の製造工程を示す図で、ａ−ｊは夫々断面図、第３
図は、本発明の他の一例を示す断面図である。 図において、１２は窒素硅素膜、１３は酸化硅素膜、１
４はＰ＋層、１５は多結晶硅素膜、１６は単結晶領域、
１７はＰ一領域、１８はＰチャネルソース・ドレイン領
域、１９はＮチャネルソース・ドレイン領域、２０はＰ
＋領域、２１はＮ＋領域である。
Claims (1)
- １ 第１導電形を有する半導体基板の表面に埋設されて
なる酸化物の絶縁層を形成する工程、該絶縁層で囲まれ
た領域に第２導電形を有する領域を形成する工程、この
工程の後に半導体基板の表面に多結晶半導体層を形成す
る工程、該多結晶層の表面にレーザー照射により、その
多結晶層を単結晶層に変換する工程、上記変換された半
導体層を第１導電形に形成する工程、上記半導体層の所
定の領域を第２導電形に形成する工程、及び上記第１、
第２導電形領域にそれぞれ動作形態の異なる絶縁ゲート
形電界効果トランジスタを形成する工程よりなる相補形
電界効果トランジスタによる集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55008969A JPS6043027B2 (ja) | 1980-01-28 | 1980-01-28 | 相補形電界効果トランジスタによる集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55008969A JPS6043027B2 (ja) | 1980-01-28 | 1980-01-28 | 相補形電界効果トランジスタによる集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56105663A JPS56105663A (en) | 1981-08-22 |
| JPS6043027B2 true JPS6043027B2 (ja) | 1985-09-26 |
Family
ID=11707504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55008969A Expired JPS6043027B2 (ja) | 1980-01-28 | 1980-01-28 | 相補形電界効果トランジスタによる集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043027B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59201440A (ja) * | 1983-04-30 | 1984-11-15 | Toshiba Corp | 半導体装置及びその製造方法 |
| US4829359A (en) * | 1987-05-29 | 1989-05-09 | Harris Corp. | CMOS device having reduced spacing between N and P channel |
| JP4712749B2 (ja) * | 2007-03-19 | 2011-06-29 | 株式会社クボタ | エンジン |
-
1980
- 1980-01-28 JP JP55008969A patent/JPS6043027B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56105663A (en) | 1981-08-22 |
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