JPH0534115Y2 - - Google Patents
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- JPH0534115Y2 JPH0534115Y2 JP1990119694U JP11969490U JPH0534115Y2 JP H0534115 Y2 JPH0534115 Y2 JP H0534115Y2 JP 1990119694 U JP1990119694 U JP 1990119694U JP 11969490 U JP11969490 U JP 11969490U JP H0534115 Y2 JPH0534115 Y2 JP H0534115Y2
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- JP
- Japan
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- cmos
- semiconductor substrate
- channel transistor
- transistor
- epitaxial layer
- Prior art date
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- Expired - Lifetime
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- 239000000758 substrate Substances 0.000 claims description 21
- 238000000926 separation method Methods 0.000 claims description 8
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【考案の詳細な説明】
［産業上の利用分野］
この考案は半導体装置に関し、とりわけ、バイ
ポーラトランジスタとCMOS（相補型MOS）トラ
ンジスタとを同じ基板上に設けた、いわゆるバイ
−CMOS ICに関するものである。
ポーラトランジスタとCMOS（相補型MOS）トラ
ンジスタとを同じ基板上に設けた、いわゆるバイ
−CMOS ICに関するものである。
［従来の技術］
最近、バイポーラトランジスタの高速性、リニ
ア性と、CMOSトランジスタの低消費電流のメ
リツトとを合せてワンチツプにしてバイ−
CMOSとして使う需要が増している。
ア性と、CMOSトランジスタの低消費電流のメ
リツトとを合せてワンチツプにしてバイ−
CMOSとして使う需要が増している。
従来あるバイ−CMOS ICの構造として第１図
示のものが挙げられる。Ｐ型のシリコン基板１に
N+埋込み層２、Ｎ型のエピタキシヤル層３が形
成されている。いわゆる接合分離法によりP+を
拡散してなしたP+SiO2の分離領域４，５，６で
素子分離され、バイポーラトランジスタ７，
CMOSのＮチヤンネルトランジスタ８，Ｐチヤ
ンネルトランジスタ９がそれぞれ設けられる。バ
イボーラトランジスタ７では、Ｐ型のベース拡散
領域１０，ベースコンタクト１１，エミツタ拡散
領域１２，コレクタコンタクト１３がそれぞれ設
けられている。Ｎチヤンネルトランジスタ８で
は、Ｐウエル層１４が設けられ、ここにＮチヤン
ネルドレイン１５，Ｎチヤンネルソース１６，ゲ
ート酸化膜１７がそれぞれ形成されている。Ｐチ
ヤンネルトランジスタ９ではＰチヤンネルドレイ
ン１８，Ｐチヤンネルソース１９，ゲート酸化膜
２０がそれぞれ設けられている。
示のものが挙げられる。Ｐ型のシリコン基板１に
N+埋込み層２、Ｎ型のエピタキシヤル層３が形
成されている。いわゆる接合分離法によりP+を
拡散してなしたP+SiO2の分離領域４，５，６で
素子分離され、バイポーラトランジスタ７，
CMOSのＮチヤンネルトランジスタ８，Ｐチヤ
ンネルトランジスタ９がそれぞれ設けられる。バ
イボーラトランジスタ７では、Ｐ型のベース拡散
領域１０，ベースコンタクト１１，エミツタ拡散
領域１２，コレクタコンタクト１３がそれぞれ設
けられている。Ｎチヤンネルトランジスタ８で
は、Ｐウエル層１４が設けられ、ここにＮチヤン
ネルドレイン１５，Ｎチヤンネルソース１６，ゲ
ート酸化膜１７がそれぞれ形成されている。Ｐチ
ヤンネルトランジスタ９ではＰチヤンネルドレイ
ン１８，Ｐチヤンネルソース１９，ゲート酸化膜
２０がそれぞれ設けられている。
［解決しようとする課題］
ところで、CMOSトランジスタにおいては、
特有な現象としてラツチアツプすなわち寄生サイ
リスタが生ずることが重要な問題となつている。
この現象を防ぐため、CMOSのＮチヤンネルト
ランジスタ８を形成するためのＰウエル層１４の
下のエピタキシヤル層３に４〜５ミクロン、Ｐウ
エル層１４に３〜５ミクロンの厚さが必要とな
り、結局、エピタキシヤル層３は７〜10ミクロン
の厚さを必要とする。素子分離するために、この
厚さのエピタキシヤル層３をつき抜けて分離領域
４，５，６が形成されているが、この分離領域は
横方向にもその深さと同じぐらいが拡がってしま
う。そこで結局、この分離のための３ケ所の分離
領域４，５，６だけで21〜30ミクロンを占めてし
まうことになる。さらにＰウエル層１４でも６〜
10ミクロンの幅の不要なスペースを必要とする。
特有な現象としてラツチアツプすなわち寄生サイ
リスタが生ずることが重要な問題となつている。
この現象を防ぐため、CMOSのＮチヤンネルト
ランジスタ８を形成するためのＰウエル層１４の
下のエピタキシヤル層３に４〜５ミクロン、Ｐウ
エル層１４に３〜５ミクロンの厚さが必要とな
り、結局、エピタキシヤル層３は７〜10ミクロン
の厚さを必要とする。素子分離するために、この
厚さのエピタキシヤル層３をつき抜けて分離領域
４，５，６が形成されているが、この分離領域は
横方向にもその深さと同じぐらいが拡がってしま
う。そこで結局、この分離のための３ケ所の分離
領域４，５，６だけで21〜30ミクロンを占めてし
まうことになる。さらにＰウエル層１４でも６〜
10ミクロンの幅の不要なスペースを必要とする。
このように広い面積を要するということは、
ICの高集積度化をはかる上で大きな障害となつ
ていた。
ICの高集積度化をはかる上で大きな障害となつ
ていた。
この考案はこうした従来例における欠点を解決
するものである。
するものである。
［実施例］
つぎにこの考案の実施例の構成をその製造工程
を追つて説明する。
を追つて説明する。
Ｐ型のシリコン製の半導体基板２２上にN+埋
込み層２３を形成し、その上にパターニングした
SiO2の酸化膜２４を形成する（第２図）。つぎに
基板２２上にエピタキシヤル成長させると、シリ
コン基板上はエピタキシヤル層２５に、酸化膜２
４上はポリシリコン２６になる（第３図）。その
上に窒化膜２７を全面に形成したあとこれをパタ
ーニングし、レジスト２８を形成する（第４図）。
開口した部分のポリシリコン２６を40％程エツチ
ングしたあとレジス２８をマスクとしてP+イオ
ンを打込む（第５図）。レジスト２８を取除いた
あと、窒化膜２７をマスクとして局部熱酸化し、
酸化膜分離法でP+SiO2の分離領域２９，３０，
３１，３２を形成する（第６図）。ついでレジス
トをマスクとしてP+イオンを打ち込み、バイボ
ーラのベース３４を形成する（第７図）。レジス
ト３３、窒化膜２７を除いたあと、アニールをお
こなう（第８図）。酸化膜３５、ポリシリコン３
６を形成したのちパターニングを行う（第９図）。
さらにレジスト３７をマスクとしてN+イオンを
打込み、バイボーラのエミツタ３８、コレクタコ
ンタクト３９、CMOSのＮチヤンネルドレイン
４０、Ｎチヤンネルソース４１を形成し（第１０
図）、同様にしてレジスト４２をマスクとしてP+
イオンを打込みバイポーラのベースコンタクト４
３、CMOSのＰチヤンネルドレイン４４および
Ｐチヤンネルソース４５を形成する（第１１図）。
加熱することによりP+とN+とを活性化した後
に、酸化膜４６、アルミ配線４７、PSG保護膜
４８を設けてバイポーラトランジスタ４９、
CMOSのＰチヤンネルトランジスタ５０、Ｎチ
ヤンネルトランジスタ５１がそれぞれ形成された
バイ−CMOSのICが完成する（第１２図）。
込み層２３を形成し、その上にパターニングした
SiO2の酸化膜２４を形成する（第２図）。つぎに
基板２２上にエピタキシヤル成長させると、シリ
コン基板上はエピタキシヤル層２５に、酸化膜２
４上はポリシリコン２６になる（第３図）。その
上に窒化膜２７を全面に形成したあとこれをパタ
ーニングし、レジスト２８を形成する（第４図）。
開口した部分のポリシリコン２６を40％程エツチ
ングしたあとレジス２８をマスクとしてP+イオ
ンを打込む（第５図）。レジスト２８を取除いた
あと、窒化膜２７をマスクとして局部熱酸化し、
酸化膜分離法でP+SiO2の分離領域２９，３０，
３１，３２を形成する（第６図）。ついでレジス
トをマスクとしてP+イオンを打ち込み、バイボ
ーラのベース３４を形成する（第７図）。レジス
ト３３、窒化膜２７を除いたあと、アニールをお
こなう（第８図）。酸化膜３５、ポリシリコン３
６を形成したのちパターニングを行う（第９図）。
さらにレジスト３７をマスクとしてN+イオンを
打込み、バイボーラのエミツタ３８、コレクタコ
ンタクト３９、CMOSのＮチヤンネルドレイン
４０、Ｎチヤンネルソース４１を形成し（第１０
図）、同様にしてレジスト４２をマスクとしてP+
イオンを打込みバイポーラのベースコンタクト４
３、CMOSのＰチヤンネルドレイン４４および
Ｐチヤンネルソース４５を形成する（第１１図）。
加熱することによりP+とN+とを活性化した後
に、酸化膜４６、アルミ配線４７、PSG保護膜
４８を設けてバイポーラトランジスタ４９、
CMOSのＰチヤンネルトランジスタ５０、Ｎチ
ヤンネルトランジスタ５１がそれぞれ形成された
バイ−CMOSのICが完成する（第１２図）。
この考案の半導体装置の特徴の一つは、従来例
でのバイ−CMOSにおけるＰウエルを設けてい
ない点にある。CMOSのＰチヤンネルトランジ
スタ５０をＮ型のエピタキシヤル層に設け、
CMOSのＮチヤンネルトランジスタ５１をＰ型
のシリコンよりなる半導体基板２２に設けている
からである。Ｐウエルを設ける必要がないので、
従来必要であつた、ラツチアツプ対策用のＰウエ
ルの下の４〜５ミクロンのエピタキシヤル層が必
要でなくなる。したがつてエピタキシヤル層自体
を薄くすることができ、このことによつて、エピ
タキシヤル層が厚いときは使えなかつた酸化膜分
離法も使えることになり、さらに分離領域の幅を
狭くできるようになつた。前述のように、従来例
では分離領域に30ミクロン程要していたのが、こ
の発明では0.5〜数ミクロンですむ。工程の上か
らもＰウエルを形成するための長時間の拡散工程
が省けるので製造時間が短くなる。
でのバイ−CMOSにおけるＰウエルを設けてい
ない点にある。CMOSのＰチヤンネルトランジ
スタ５０をＮ型のエピタキシヤル層に設け、
CMOSのＮチヤンネルトランジスタ５１をＰ型
のシリコンよりなる半導体基板２２に設けている
からである。Ｐウエルを設ける必要がないので、
従来必要であつた、ラツチアツプ対策用のＰウエ
ルの下の４〜５ミクロンのエピタキシヤル層が必
要でなくなる。したがつてエピタキシヤル層自体
を薄くすることができ、このことによつて、エピ
タキシヤル層が厚いときは使えなかつた酸化膜分
離法も使えることになり、さらに分離領域の幅を
狭くできるようになつた。前述のように、従来例
では分離領域に30ミクロン程要していたのが、こ
の発明では0.5〜数ミクロンですむ。工程の上か
らもＰウエルを形成するための長時間の拡散工程
が省けるので製造時間が短くなる。
なお、上述の実施例の説明は、便宜上製造工程
を追つて述べているが、製造方法がこれに限られ
るものではない。
を追つて述べているが、製造方法がこれに限られ
るものではない。
また半導体基板２２としてＰ型のものを用いた
例を示しているが、Ｎ型の半導体基板を用いてＰ
型のエピタキシヤル層を形成させ、ここにバイポ
ーラトランジスタとCMOSのＮチヤンネルトラ
ンジスタを設け、半導体基板にＰチヤンネルトラ
ンジスタを設ける構成としてもよい。
例を示しているが、Ｎ型の半導体基板を用いてＰ
型のエピタキシヤル層を形成させ、ここにバイポ
ーラトランジスタとCMOSのＮチヤンネルトラ
ンジスタを設け、半導体基板にＰチヤンネルトラ
ンジスタを設ける構成としてもよい。
［効果］
以上の構成によりなる本考案にかかる半導体装
置によれば、バイ−CMOSの集積度を向上させ
ることができ、また製造時間の短縮をはかること
ができる。また、半導体基板上に直接エピタキシ
ヤル層を形成したため、半導体基板に形成したコ
レクタ埋込み層が十分にその機能発揮することが
でき、バイポーラトランジスタの高速動作が維持
可能となる。
置によれば、バイ−CMOSの集積度を向上させ
ることができ、また製造時間の短縮をはかること
ができる。また、半導体基板上に直接エピタキシ
ヤル層を形成したため、半導体基板に形成したコ
レクタ埋込み層が十分にその機能発揮することが
でき、バイポーラトランジスタの高速動作が維持
可能となる。
第１図は従来のバイ−CMOSの構造を示す断
面図、第２〜第１２図は本考案の実施例の構造を
製造工程順に示す断面図である。 ２２……半導体基板、２５……エピタキシヤル
層、４９……バイポーラトランジスタ、５０……
CMOSのＰチヤンネルトランジスタ、５１……
CMOSのＮチヤンネルトランジスタ。
面図、第２〜第１２図は本考案の実施例の構造を
製造工程順に示す断面図である。 ２２……半導体基板、２５……エピタキシヤル
層、４９……バイポーラトランジスタ、５０……
CMOSのＰチヤンネルトランジスタ、５１……
CMOSのＮチヤンネルトランジスタ。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 半導体基板上に直接形成されたエピタキシヤ
ル層にバイポーラトランジスタおよびCMOS
のＰチヤンネルトランジスタまたはＮチヤンネ
ルトランジスタのいずれか一方の導電型のチヤ
ンネルのトランジスタを設け、 上記半導体基板に上記CMOSの他方の導電
型のチヤンネルのトランジスタを設け、 上記バイポーラトランジスタのコレクタに対
応して上記半導体基板に埋込み層を設け、 上記バイポーラトランジスタと上記CMOS
の一方の導電型のチヤンネルのトランジスタと
を分離する分離領域を設け、 上記分離領域が、上記エピタキシヤル層を貫
き上記半導体基板に到達する絶縁膜で形成され
ている 半導体装置。 (2) Ｐ型の半導体基板上に直接形成されたＮ型の
エピタキシヤル層にバイポーラトランジスタお
よびCMOSのＰチヤンネルトランジスタを設
け、上記半導体基板に上記CMOSのＮチヤン
ネルトランジスタを設けた 実用新案登録請求の範囲第１項に記載の半導
体装置。 (3) Ｎ型の半導体基板上に直接形成されたＰ型の
エピタキシヤル層にバイポーラトランジスタお
よびCMOSのＮチヤンネルトランジスタを設
け、上記半導体基板に上記CMOSのＰチヤン
ネルトランジスタを設けた 実用新案登録請求の範囲第１項に記載の半導
体装置。 (4) 上記分離領域の幅は0.5〜数ミクロンである 実用新案登録請求の範囲第１項、第２項また
は第３項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990119694U JPH0534115Y2 (ja) | 1990-11-15 | 1990-11-15 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990119694U JPH0534115Y2 (ja) | 1990-11-15 | 1990-11-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0395665U JPH0395665U (ja) | 1991-09-30 |
| JPH0534115Y2 true JPH0534115Y2 (ja) | 1993-08-30 |
Family
ID=31667802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990119694U Expired - Lifetime JPH0534115Y2 (ja) | 1990-11-15 | 1990-11-15 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0534115Y2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS545392A (en) * | 1977-06-15 | 1979-01-16 | Hitachi Ltd | Semiconductor integrated circuit and its manufacture |
| JPS5420679A (en) * | 1977-07-18 | 1979-02-16 | Hitachi Ltd | Bipolar mos semiconductor integrated circuit device and the same |
| JPS55105361A (en) * | 1978-12-30 | 1980-08-12 | Fujitsu Ltd | Semiconductor device |
-
1990
- 1990-11-15 JP JP1990119694U patent/JPH0534115Y2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS545392A (en) * | 1977-06-15 | 1979-01-16 | Hitachi Ltd | Semiconductor integrated circuit and its manufacture |
| JPS5420679A (en) * | 1977-07-18 | 1979-02-16 | Hitachi Ltd | Bipolar mos semiconductor integrated circuit device and the same |
| JPS55105361A (en) * | 1978-12-30 | 1980-08-12 | Fujitsu Ltd | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0395665U (ja) | 1991-09-30 |
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