JPH0395665U - - Google Patents

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JPH0395665U
JPH0395665U JP11969490U JP11969490U JPH0395665U JP H0395665 U JPH0395665 U JP H0395665U JP 11969490 U JP11969490 U JP 11969490U JP 11969490 U JP11969490 U JP 11969490U JP H0395665 U JPH0395665 U JP H0395665U
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cmos
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transistor
channel transistor
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Description

【図面の簡単な説明】
第１図は従来のバイ−ＣＭＯＳの構造を示す断
面図、第２〜第１２図は本考案の実施例の構造を
製造工程順に示す断面図である。 ２２……半導体基板、２５……エピタキシヤル
層、４９……バイポーラトランジスタ、５０……
ＣＭＯＳのＰチヤンネルトランジスタ、５１……
ＣＭＯＳのＮチヤンネルトランジスタ。

Claims (1)

  1. 【実用新案登録請求の範囲】 (1) 半導体基板上に直接形成されたエピタキシ
    ヤル層にバイポーラトランジスタおよびＣＭＯＳ
    のＰチヤンネルトランジスタまたはＮチヤンネル
    トランジスタのいずれか一方の導電型のチヤンネ
    ルのトランジスタを設け、 上記半導体基板に上記ＣＭＯＳの他方の導電型
    のチヤンネルのトランジスタを設け、 上記バイポーラトランジスタのコレクタに対応
    して上記半導体基板に埋込み層を設け、 上記バイポーラトランジスタと上記ＣＭＯＳの
    一方の導電型のチヤンネルのトランジスタとを分
    離する分離領域を設け、 上記分離領域が、上記エピタキシヤル層を貫き
    上記半導体基板に到達する酸化シリコン膜で形成
    されている 半導体装置。 (2) Ｐ型の半導体基板上に直接形成されたＮ型
    のエピタキシヤル層にバイポーラトランジスタお
    よびＣＭＯＳのＰチヤンネルトランジスタを設け
    、上記半導体基板に上記ＣＭＯＳのＮチヤンネル
    トランジスタを設けた 実用新案登録請求の範囲第１項に記載の半導体
    装置。 (3) Ｎ型の半導体基板上に直接形成されたＰ型
    のエピタキシヤル層にバイポーラトランジスタお
    よびＣＭＯＳのＮチヤンネルトタンジスタを設け
    、上記半導体基板に上記ＣＭＯＳのＰチヤンネル
    トランジスタを設けた 実用新案登録請求の範囲第１項に記載の半導体
    装置。 (4) 上記分離領域の幅は０．５〜数ミクロンで
    ある 実用新案登録請求の範囲第１項、第２項または
    第３項に記載の半導体装置。
JP1990119694U 1990-11-15 1990-11-15 Expired - Lifetime JPH0534115Y2 (ja)

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JPH0534115Y2 JPH0534115Y2 (ja) 1993-08-30

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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS545392A (en) * 1977-06-15 1979-01-16 Hitachi Ltd Semiconductor integrated circuit and its manufacture
JPS5420679A (en) * 1977-07-18 1979-02-16 Hitachi Ltd Bipolar mos semiconductor integrated circuit device and the same
JPS55105361A (en) * 1978-12-30 1980-08-12 Fujitsu Ltd Semiconductor device

Patent Citations (3)

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Publication number Priority date Publication date Assignee Title
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