JPH01264253A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH01264253A
JPH01264253A JP63091569A JP9156988A JPH01264253A JP H01264253 A JPH01264253 A JP H01264253A JP 63091569 A JP63091569 A JP 63091569A JP 9156988 A JP9156988 A JP 9156988A JP H01264253 A JPH01264253 A JP H01264253A
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匡一郎 朝山
Hiroyuki Miyazawa
宮沢　弘幸
Yutaka Kobayashi
裕 小林
Masatake Nametake
正剛 行武
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体製造技術さらには半導体集積回路の
形成に適用して特に有効な技術に関するもので、例えば
半導体集積回路におけるバイポーラトランジスタの形成
に利用して有効な技術に関する。
［従来の技術］ 第３図にはパイＣＭＯ３／ＤＲＡＭにおけるバイポーラ
トランジスタ部分が示されている。このバイポーラトラ
ンジスタ部分の製造工程を説明すれば次のとおりである
。
先ず、単結晶シリコンからなるＰ−型半導体基板１上に
、酸化膜および窒化膜を形成し、この酸化膜および窒化
膜の適当な位置に埋込み拡散用パターンの穴を開け、こ
れをマスクとしてひ素もしくはアンチモン等のＮ型不純
物を熱拡散して部分的にＮ＋型埋込層２を形成する。そ
して、窒化膜を除去してからイオンインプランテーショ
ン・アニールによりＰ＋型埋込Ｍ３を形成し、その上に
気相成長法によりＮ−型エピタキシャル層４を成長させ
、その表面に酸化膜（Ｓ　ｉ　Ｏよ）と窒化膜（Ｓｉ、
Ｎ４）を形成する。その後、イオンインプランテーショ
ン・アニールによりＮ型ウェル領域７およびＰ型ウェル
領域８を形成した後、ＬＯＧ○Ｓ　（Ｌｏｃａｌ　０ｘ
ｉｄａｔｉｏｎ　ｏｆ　５ｉｌｉｃｏｎ）　５を形成す
る。
それから、コレクタＣの引出し電極の下方部分にリン等
のＮ型不純物をイオンインプランテーションした後にア
ニールを行ないＮ１型半導体領域６を形成する。またＮ
型半導体領域７内にイオンインプランテーション・アニ
ールによりＰ型半導体領域８を形成した後、同じくイオ
ンインプランテーション・アニールによりベースＢの引
出し電極下方部分にＰ＋型半導体領域８ａを形成する。
そしてまた、上記Ｐ型半導体領域８内にＮ型半導体領域
（エミッタ領域）９を形成することにより、第１図に示
すようなＮＰＮ型のバイポーラトランジスタが形成され
ていた。
［発明が解決しようとする課題］ しかしながら、従来のバイポーラトランジスタの形成方
法にあっては、ベース領域となるＰ型半導体領域８がイ
オンインプランテーションによって形成されるため不純
物濃度は表面付近が一番高くなる。その結果、エミッタ
・ベース間の耐圧（ＥＢ耐圧）がエミッタ領域とベース
領域の表面濃度により決定されてしまうため、ＥＢ耐圧
が低くなると共に、エミッタ容量はベース領域の側面成
分が支配的となりエミッタ容量が高くなり、バイポーラ
トランジスタの高速化を阻害するという問題があった。
この発明の目的は、エミッタ・ベース間耐圧が従来に比
べて高く、シかもバイポーラトランジスタの高速化に適
した半導体製造技術を提供することにある。。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりであ墨。
即ち、バイポーラトランジスタのベース領域を形成する
にあたり、形成するベース領域とは異なる導電型の不純
物元素をベース領域形成部表面に低濃度にてイオン打ち
込み（イオンインプランテーション）するようにしたも
のである。
［作用］ 上述した手段によれば、ベース領域形成部表面にイオン
インプランテーションされた逆導電型の不純物元素によ
ってベース領域の表面付近の不純物濃度を低減すること
ができるという作用によって、エミッタ・ベース間耐圧
が高くなり、しかもエミッタ容量が低減されることにな
るので、バイポーラトランジスタの高速化が図れること
になる。
［実施例］ 以下、本発明に係る半導体装置の製造方法の実施例を図
面に基づいて説明する。
第１図には実施例の製造方法によって半導体装置が示さ
れている。即ち、この半導体装置は電界効果トランジス
タ（ＭＯＳＦＥＴ）とバイポーラトランジスタを混載す
るバイＣＭＯＳ／ＤＲ：ＡＭであって、第１図にはこの
パイＣＭＯＳ／ＤＲＡＭにおけるバイポーラトランジス
タ部分が示されている。
この第１図および第２図（Ａ）〜（Ｃ）を用いて実施例
に係る半導体装置の製造方法を説明すれば次のとおりで
ある。
先ず、単結晶シリコンからなるＰ−型半導体基板１１に
選択的にＮ＋型埋込［１２およびＰ１型埋込層１３を形
成する。このとき、Ｐ＋型埋込層１３はメモリセル部分
にも形成されるが、このメモリセル部分に形成されたＰ
＋型埋込層１３はアルファー線ソフトエラーを低減させ
るように働く。
次いで、気相成長法により半導体基板１１の全面にＮ−
型エピタキシャル層１４を形成することにより第２図（
Ａ）に示す状態となる。
そして、第２図（Ａ）に示す状態から、エピタキシャル
層１４内の上記Ｎ１型埋込層１２直上部分にＮ型不純物
（例えばリン）をイオンインプランテーション（例えば
、１．９Ｘ１０”（！ｌ−”。
１２５ｋｅＶ）し、その後アニールを施して腋部にＮ型
ウェル領域１５を形成する。さらに、エピタキシャル層
１４内あ上記Ｐ＋型埋込層１３直上部分にＰ型不純物（
例えばボロン）をイオンインフランチ−シーｓ　ン（例
工Ｌｆ：、１　、ＯＸ　１０”ａｍ−”。
６０ｋｅＶ）してアニールを施し、核部にＰ型ウェル領
域１６を形成する。その後１選択酸化によってＬ　ＯＧ
　ＯＳ　（Ｌｏｃａｌ　０ｘｉｄａｔｉｏｎ　ｏｆ　５
ｉｌｉｃｏｎ）１７を形成することにより第２図（Ｂ）
に示す状態となる。
次に、メモリセル部分のゲート電極、ソースおよびドレ
インを形成する。さらに、ＭＯＳＦＥＴ部におけるＮＭ
Ｏ８およびＰＭＯ８のゲート電極を形成する。しかる後
、バイポーラトランジスタ部分におけるＮ型ウェル領域
１５内のコレクタＣ引出し電極下方にＮ＋半導体領域１
８を形成する。
このＮ”半導体領域１８の形成は次のようにしてなされ
る。
即ち、バイポーラトランジスタ部分のコレクタ領域の表
面濃度の低下防止およびコレクタ領域全体の抵抗を下げ
るため、先ず、ＭＯＳＦＥＴ部のＮＭＯ８部分等にＬ　
Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）
構造即ち電界緩和構造を形成する際、具体的にはＮＭＯ
３部分のソース・ドレイン形成領域にＮ−半導体領域を
イオンインプランテーションにより形成する際にコレク
タＣの引出し電極の下方にも同じイオン濃度（例えばＩ
　Ｘ　１０１３■−２，６０ｋｅＶ）でイオンインプラ
ンテーションする。また、このときバイポーラトランジ
スタ部分のベース形成領域およびエミッタ形成領域表面
にもＮ型の不純物元素（例えばリン）を同じイオン濃度
でイオンインプランテーションする。その後、Ｎ型ウェ
ル領域１５内のコレクタＣの引出し電極下方部分にＮ型
の不純物元素（例えばリン）を例えば、５　Ｘ　１０”
ｃｓ−”のイオン濃度でイオンインプランテーションす
ることにより第２図（Ｃ）の状態となる。
その後、ＰＭＯ８部分のソース・ドレイン形成領域等に
ＬＤＤ構造を形成するため例えば３×ＩＱ”（！ｌ−”
のイオン濃度でイオンインプランテーションする。
その後、まとめて７二−ルを施し１次いで、ゲート電極
にサイドウオールを形成し、バイポーラトランジスタ部
分のベース形成領域にＰ型不純物（例えばボロン）を１
．５Ｘ１０”ａ＋＋−”のイオン濃度にてイオンインプ
ランテーションを行なってアニールを施してＰ型半導体
領域１９を形成する。次に、ベースＢの引出し電極下方
部分にＰ＋半導体領域１９ａを形成するが、その際、Ｐ
ＭＯ８のソース・ドレイン形成部分にもＰ型不純物元素
のイオンインプランテーションを行なう。さらにエミッ
タ形成領域にＮ型の不純物元素（例えばひ素）を５　Ｘ
　１０”ｔｙｍ−”のイオン濃度でイオンインプランテ
ーションしてＮ型半導体領域２０を形成する。このとき
同時にＭＯ８ＦＥＴ部分におけるＮＭＯ３のソース・ド
レイン形成領域にもＮ型不純物元素（例えばリン）およ
びＰ型の不純物元素を同じイオン濃度でイオンインプラ
ンテーションする。その後、種々の工程を経て第１図の
半導体装置を得る。
上記のような半導体装置の製造方法によれば以下のよう
な効果を得ることができる。
即ち、上記半導体装置の製造方法によれば、ベース領域
形成前に、形成するベース領域とは異なる導電型つまり
Ｎ型の不純物元素を当該ベース領域形成部表面にイオン
インプランテーションしているので、その後のＰ型不純
物と相殺されて形成されたベース表面濃度が低減される
という作用により、エミッタ破壊耐圧を向上させること
が可能となる。
また、上記半導体装置の製造方法によれば、ベース、領
域形成前に、形成するベース領域とは異なる導電型つま
りＮ型の不純物元素を当該ベース領域形成部表面にイオ
ンインプランテーションしているので、エミッタ容量の
低減が図れるという作用によって、バイポーラトランジ
スタの高速化が図れることになる。
さらに、上記半導体装置の製造方法によれば、ベースと
は異なる導電型つまりＮ型の不純物元素を当該ベース領
域形成部表面にイオンインプランテーションするにあた
り、ＭＯＳＦＥＴ部のＬＤＤ構造形成のためのイオンイ
ンプランテーションを利用しているため、パイＣＭＯ３
／ＤＲＡＭの製造のための工数も増えることはない。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
例えば、ベース領域とは異なる導電型の不純物元素の導
入をベース領域形成前に行なっているが、その導入はバ
イポーラトランジスタのベース領域形成後であってもよ
い。
［発明の効果］ 本腰において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
即ち、バイポーラトランジスタのベース領域を形成する
にあたり、形成するベース領域とは異なる導電型の不純
物元素を該ベース領域形成部表面にイオン打ち込みする
ようにしたので、ベース領域表面付近の不純物濃度を低
減することができ、エミッタ・ベース間の破壊耐圧を向
上させることができ、さらにエミッタ容量を低減させバ
イポーラトランジスタの高速化を図ることができる。
【図面の簡単な説明】
第１図は本発明の実施例によって得られた半導体装置の
縦断面図、 第２図（Ａ）〜（Ｃ）は本発明の実施例に係る半導体装
置の製造方法を示す工程図、 第３図は従来の製造方法によって得られた半導体装置の
縦断面図である。 １１・・・・半導体基板、１２．１３・・・・埋込層、
１４・・・・エピタキシャル暦、１９・・・・Ｐ型半導
体領域（ベース領域）。 第　　１　　図 第３図 第２図

Claims (1)

  1. 【特許請求の範囲】 １、半導体基板の主面にエピタキシャル層を形成すると
    共に、このエピタキシャル層内にバイポーラトランジス
    タのベース領域、コレクタ領域およびエミッタ領域とな
    る各半導体領域をそれぞれ形成することにより半導体装
    置を製造するにあたり、形成するベース領域とは異なる
    導電型の不純物元素を該ベース領域形成部表面に低濃度
    のイオン打ち込みを行なうことを特徴とする半導体装置
    の製造方法。 ２、バイＣＭＯＳにおいて、上記不純物元素のイオン打
    ち込みを、ＭＯＳにおける電界緩和構造形成のための低
    濃度のイオン打ち込みと同時に行なうようにしたことを
    特徴とする請求項１記載の半導体装置の製造方法。
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