JPH0237766A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0237766A JPH0237766A JP18872488A JP18872488A JPH0237766A JP H0237766 A JPH0237766 A JP H0237766A JP 18872488 A JP18872488 A JP 18872488A JP 18872488 A JP18872488 A JP 18872488A JP H0237766 A JPH0237766 A JP H0237766A
- Authority
- JP
- Japan
- Prior art keywords
- region
- channel
- mos transistor
- channel mos
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 238000000034 method Methods 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims description 12
- 230000000295 complement effect Effects 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000004904 shortening Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に相補型ＭＯ
３電界効果トランジスタとバイポーラトランジスタを同
一基板上に形成する半導体装置の製造方法に関する。
３電界効果トランジスタとバイポーラトランジスタを同
一基板上に形成する半導体装置の製造方法に関する。
バイポーラトランジスタと、相補型ＭＯ８電界効果トラ
ンジスタを同一基板上に形成した半導体装置（以下Ｂｉ
−ＣＭＯ３ＩＣと記す）は、ＣＭＯＳトランジスタの低
消費電力動作とバイポーラトランジスタの高速動作、高
駆動能力を同時に実現出来ることから高速、低消費電力
ＩＣの開発に用いられている。
ンジスタを同一基板上に形成した半導体装置（以下Ｂｉ
−ＣＭＯ３ＩＣと記す）は、ＣＭＯＳトランジスタの低
消費電力動作とバイポーラトランジスタの高速動作、高
駆動能力を同時に実現出来ることから高速、低消費電力
ＩＣの開発に用いられている。
第３図（ａ）乃至（ｄ）は従来の半導体装置の製造方法
の一例を説明するための工程順に示した半導体チップの
断面図である。先ず第３図（ａ）に示すように、Ｐ型半
導体基板１にＮ＋型型埋領領域２びＰ型埋込領域３を形
成した後、全面にＮ型エピタキシャル層４を成長させる
０次に、Ｎ型ウェル領域６と、Ｐ型ウェル領域７をそれ
ぞれイオン注入法により形成後、素子分離酸化膜５を形
成し、ゲート多結晶シリコン層８及びコレクタ領域領域
９を形成する。次に、同図（ｂ）に示すようにバイポー
ラトランジスタのベース領域１０をイオン注入により形
成する。次に同図（ｃ）に示すようにＮチャンネルＭＯ
Ｓトランジスタのソース・ドレイン領域１１を形成し、
チャンネルＭＯＳトランジスタのソース・ドレイン領域
１２と、バイポーラトランジスタのベースコンタクト領
域１３を同時に形成する０次に同図（ｄ）に示すように
、エミッタ拡散窓１４を開口後Ｎ１エミッタ多結晶シリ
コン１５を形成することによりパイポーラトランジンス
タと相補型Ｍ’Ｏ３）ランジスタを同一基板上に形成し
ていた。
の一例を説明するための工程順に示した半導体チップの
断面図である。先ず第３図（ａ）に示すように、Ｐ型半
導体基板１にＮ＋型型埋領領域２びＰ型埋込領域３を形
成した後、全面にＮ型エピタキシャル層４を成長させる
０次に、Ｎ型ウェル領域６と、Ｐ型ウェル領域７をそれ
ぞれイオン注入法により形成後、素子分離酸化膜５を形
成し、ゲート多結晶シリコン層８及びコレクタ領域領域
９を形成する。次に、同図（ｂ）に示すようにバイポー
ラトランジスタのベース領域１０をイオン注入により形
成する。次に同図（ｃ）に示すようにＮチャンネルＭＯ
Ｓトランジスタのソース・ドレイン領域１１を形成し、
チャンネルＭＯＳトランジスタのソース・ドレイン領域
１２と、バイポーラトランジスタのベースコンタクト領
域１３を同時に形成する０次に同図（ｄ）に示すように
、エミッタ拡散窓１４を開口後Ｎ１エミッタ多結晶シリ
コン１５を形成することによりパイポーラトランジンス
タと相補型Ｍ’Ｏ３）ランジスタを同一基板上に形成し
ていた。
〔発明が解決しようとする課題〕
上述した従来のＢｉ−０ＭＯ３ＩＣ製造プロセスによれ
ば、バイポーラトランジスタのベース領域ＩＯを形成す
る際、ＮＰＮ）ランジスタの場合、ホウ素のイオン注入
により形成している。しかし、バイポーラトランジスタ
を高速化するためにはベース幅を狭くする必要があり、
ホウ素のイオン注入では、ホウ素の質量が小さいこと、
又、注入時のチャネリングの影響が大きい等により浅い
接合を形成するのが困難であった。又、ＰチャンネルＭ
ＯＳトランジスタの場合も、ソース・ドレイン領域の形
成として、ホウ素の高濃度注入を行っているが、ホウ素
は拡散係数が大きく、又、上述した理由によりソース・
ドレイン領域が深くないＰチャンネルＭＯＳトランジス
タの短チャンネル化に不利である。又、エミッタとして
、多結晶シリコンを用いているが、この多結晶シリコン
層を形成する際、エミッタ・ベース間の界面に自然酸化
膜が介在するため、例えば、電流増幅率等の特性のバラ
ツキが大きいという欠点があった。
ば、バイポーラトランジスタのベース領域ＩＯを形成す
る際、ＮＰＮ）ランジスタの場合、ホウ素のイオン注入
により形成している。しかし、バイポーラトランジスタ
を高速化するためにはベース幅を狭くする必要があり、
ホウ素のイオン注入では、ホウ素の質量が小さいこと、
又、注入時のチャネリングの影響が大きい等により浅い
接合を形成するのが困難であった。又、ＰチャンネルＭ
ＯＳトランジスタの場合も、ソース・ドレイン領域の形
成として、ホウ素の高濃度注入を行っているが、ホウ素
は拡散係数が大きく、又、上述した理由によりソース・
ドレイン領域が深くないＰチャンネルＭＯＳトランジス
タの短チャンネル化に不利である。又、エミッタとして
、多結晶シリコンを用いているが、この多結晶シリコン
層を形成する際、エミッタ・ベース間の界面に自然酸化
膜が介在するため、例えば、電流増幅率等の特性のバラ
ツキが大きいという欠点があった。
本発明の目的は、バイポーラトランジスタのベース幅の
縮小及びＰチャンネルＭＯＳトランジスタのソース・ド
レイン領域の短チャンネル化が可能で更にエミッタ・ベ
ース間の自然酸化膜を除去することが可能な半導体装置
の製造方法を提供することにある。
縮小及びＰチャンネルＭＯＳトランジスタのソース・ド
レイン領域の短チャンネル化が可能で更にエミッタ・ベ
ース間の自然酸化膜を除去することが可能な半導体装置
の製造方法を提供することにある。
本発明の半導体装置の製造方法はバイポーラトランジス
タと相補型ＭＯＳトランジスタを同一基板上に含む半導
体装置の製造方法において、半導体基板上にそれぞれ素
子分離された前記バイポーラトランジスタのコレクタ領
域、ＰチャンネルＭＯＳトランジスタのチャンネル領域
及びＮチャンネルＭＯＳトランジスタのチャンネル領域
を形成する工程と、前記ＰチャンネルＭＯＳトランジス
タのチャンネル領域上及び前記ＮチャンネルＭＯＳトラ
ンジスタのチャンネル領域上にそれぞれゲート電極を形
成する工程と、前記バイポーラトランジスタのコレクタ
領域上にベース領域を前記ＰチャンネルＭＯＳトランジ
スタのチャネル領域上にソース・ドレイン領域をエピタ
キシャル成長により同時に形成する工程と、前記ベース
領域上にエミッタ領域を前記ＮチャンネルＭＯ３Ｉ−ラ
ンジスタのチャネル領域上にソース・ドレイン領域をエ
ピタキシャル成長により同時に形成する工程とを含んで
構成される。
タと相補型ＭＯＳトランジスタを同一基板上に含む半導
体装置の製造方法において、半導体基板上にそれぞれ素
子分離された前記バイポーラトランジスタのコレクタ領
域、ＰチャンネルＭＯＳトランジスタのチャンネル領域
及びＮチャンネルＭＯＳトランジスタのチャンネル領域
を形成する工程と、前記ＰチャンネルＭＯＳトランジス
タのチャンネル領域上及び前記ＮチャンネルＭＯＳトラ
ンジスタのチャンネル領域上にそれぞれゲート電極を形
成する工程と、前記バイポーラトランジスタのコレクタ
領域上にベース領域を前記ＰチャンネルＭＯＳトランジ
スタのチャネル領域上にソース・ドレイン領域をエピタ
キシャル成長により同時に形成する工程と、前記ベース
領域上にエミッタ領域を前記ＮチャンネルＭＯ３Ｉ−ラ
ンジスタのチャネル領域上にソース・ドレイン領域をエ
ピタキシャル成長により同時に形成する工程とを含んで
構成される。
次に本発明の実施例について、図面を参照して説明する
。
。
第１図（ａ）乃至（ｇ）は本発明の第１の実施例を説明
するための工程順に示した半導体チップの断面図である
。まず、第」図（ａ）に示す様に、Ｐ型半導体シリコン
基板１にＮ＋型型埋領領域２びＰ型埋込領域３を順次形
成し、Ｎ型エピタキシャル層４を半導体基板全面に成長
させる。次に同図（ｂ）に示す様に、イオン注入により
ＰチャンネルＭＯＳトランジスタ形成領域にＮ型ウェル
領域６及びＮチャンネルＭＯＳトランジスタ形成領域に
Ｐ型ウェル領域７を形成する。次に同図（ｃ）に示す様
に素子分離シリコン酸化膜５を形成し、ゲートシリコン
窒化膜を形成してＮチャンネルＭＯＳトランジスタのた
めのゲート多結晶シリコン８−１とＰチャンネルＭＯＳ
トランジスタのためのゲート多結晶シリコン８−２を形
成する。さらに、バイポーラトランジスタのコレクタ取
り出し部にコレクタ多結晶シリコン９−１を形成し不純
物を導入してコレクタコンタクトＮ＋領域９を形成する
。
するための工程順に示した半導体チップの断面図である
。まず、第」図（ａ）に示す様に、Ｐ型半導体シリコン
基板１にＮ＋型型埋領領域２びＰ型埋込領域３を順次形
成し、Ｎ型エピタキシャル層４を半導体基板全面に成長
させる。次に同図（ｂ）に示す様に、イオン注入により
ＰチャンネルＭＯＳトランジスタ形成領域にＮ型ウェル
領域６及びＮチャンネルＭＯＳトランジスタ形成領域に
Ｐ型ウェル領域７を形成する。次に同図（ｃ）に示す様
に素子分離シリコン酸化膜５を形成し、ゲートシリコン
窒化膜を形成してＮチャンネルＭＯＳトランジスタのた
めのゲート多結晶シリコン８−１とＰチャンネルＭＯＳ
トランジスタのためのゲート多結晶シリコン８−２を形
成する。さらに、バイポーラトランジスタのコレクタ取
り出し部にコレクタ多結晶シリコン９−１を形成し不純
物を導入してコレクタコンタクトＮ＋領域９を形成する
。
次に同図（ｄ）に示す様に酸化又はＣＶＤ法により基板
表面にシリコン酸化膜を形成し、ベース形成領域１’ｌ
びＰ＋型ソース・ドレイン領域１６部の酸化膜を除去す
る。次に同図（ｅ）に示す様に、Ｐ＋型ソース・ドレイ
ン領域１８と、ベース領域１９を同時に選択的にエピタ
キシャル成長させる。この時ホウ素濃度はｌＸｌ０”〜
５Ｘ１０”程度、成長膜厚は０．１〜０．３μｍ程度成
長させる。又この選択エピタキシャル領域を１暦ではな
く低濃度領域と高濃度領域の２層構造としてもよい。次
に同図（ｆ）に示す様に基板全面に絶縁膜層２０を形成
後Ｎ＋型ソース・ドレイン形成領域２１及びバイポーラ
トランジスタのエミッタ形成領域２２部の絶縁膜を除去
する０次に同図（ｇ）に示す様にＮ＋型ソース・ドレイ
ン形成領域２１及びバイポーラトランジスタのエミッタ
形成領域２２に選択的に高濃度のＮ型エピタキシャル膜
を形成し、Ｎ＋型ソース・ドレイン領域２３、エミッタ
領域２４を同時に形成する。この時選択成長されたエピ
タキシャル層は不純物をヒ素とし、濃度をｌＸｌ０”以
上、膜厚な０．１μｍ以上成長させる。又、この選択エ
ピタキシャル領域を例えば、リンを不純物とする低濃度
層とヒ素を不純物とする高濃度層の２層構造としてもよ
いし、又、まずＮ＋型ソース・ドレイン形成領域２１の
み低濃度Ｎ型層を形成後、高濃度のＮ型エピタキシャル
膜を形成してバイポーラトランジスタ内のエミッタ領域
２４とＮ“型ソース・ドレイン領域２１を形成してもよ
い。
表面にシリコン酸化膜を形成し、ベース形成領域１’ｌ
びＰ＋型ソース・ドレイン領域１６部の酸化膜を除去す
る。次に同図（ｅ）に示す様に、Ｐ＋型ソース・ドレイ
ン領域１８と、ベース領域１９を同時に選択的にエピタ
キシャル成長させる。この時ホウ素濃度はｌＸｌ０”〜
５Ｘ１０”程度、成長膜厚は０．１〜０．３μｍ程度成
長させる。又この選択エピタキシャル領域を１暦ではな
く低濃度領域と高濃度領域の２層構造としてもよい。次
に同図（ｆ）に示す様に基板全面に絶縁膜層２０を形成
後Ｎ＋型ソース・ドレイン形成領域２１及びバイポーラ
トランジスタのエミッタ形成領域２２部の絶縁膜を除去
する０次に同図（ｇ）に示す様にＮ＋型ソース・ドレイ
ン形成領域２１及びバイポーラトランジスタのエミッタ
形成領域２２に選択的に高濃度のＮ型エピタキシャル膜
を形成し、Ｎ＋型ソース・ドレイン領域２３、エミッタ
領域２４を同時に形成する。この時選択成長されたエピ
タキシャル層は不純物をヒ素とし、濃度をｌＸｌ０”以
上、膜厚な０．１μｍ以上成長させる。又、この選択エ
ピタキシャル領域を例えば、リンを不純物とする低濃度
層とヒ素を不純物とする高濃度層の２層構造としてもよ
いし、又、まずＮ＋型ソース・ドレイン形成領域２１の
み低濃度Ｎ型層を形成後、高濃度のＮ型エピタキシャル
膜を形成してバイポーラトランジスタ内のエミッタ領域
２４とＮ“型ソース・ドレイン領域２１を形成してもよ
い。
第２図は本発明の第２の実施例を説明するための工程順
に示した半導体チップの断面図である。
に示した半導体チップの断面図である。
まず、第１図（ｂ）に示した構造を得て、その後第２図
（ａ）に示すように、表面が平坦となるように素子分離
用のシリコン酸化膜５を形成し、そして多結晶シリコン
ゲート８−１．８−２、多結晶コレクタ電極９−１を形
成し、フレフタコンタクト領域９を形成する。Ｎチャン
ネルＭＯＳトランジスタ形成部分を絶縁膜２０で覆う。
（ａ）に示すように、表面が平坦となるように素子分離
用のシリコン酸化膜５を形成し、そして多結晶シリコン
ゲート８−１．８−２、多結晶コレクタ電極９−１を形
成し、フレフタコンタクト領域９を形成する。Ｎチャン
ネルＭＯＳトランジスタ形成部分を絶縁膜２０で覆う。
次に、第２図（ｂ）乃至（ｃ）に示すようにして、第１
の実施例と異なり、Ｐ＋型ソース・ドレイン領域１８．
ベース領域１９．Ｎ＋型ソース・ドレイン領域２４及び
エミッタ領域２４の選択成長を行なう時横方向成長を行
なうことにより、その下にある拡散層面積を従来と比較
して十分に小さく出来、個々の素子の高速化に有効であ
るという利点がある。
の実施例と異なり、Ｐ＋型ソース・ドレイン領域１８．
ベース領域１９．Ｎ＋型ソース・ドレイン領域２４及び
エミッタ領域２４の選択成長を行なう時横方向成長を行
なうことにより、その下にある拡散層面積を従来と比較
して十分に小さく出来、個々の素子の高速化に有効であ
るという利点がある。
以上説明したように本発明によれば、従来バイポーラト
ランジスタのベース領域は、ホウ素のイオン注入により
形成していたため、ベース幅を狭くすることが困難であ
ったのに対し、本発明は、エピタキシャル成長によりベ
ースを形成するため、ベース幅を十分に狭くすることが
可能となり、バイポーラトランジスタの高速化に有効で
ある。又、ＰチャンネルＭＯＳトランジスタのソース・
ドレイン領域も、エピタキシャル成長を用いて形成出来
るため、従来ホウ素イオン注入により形成していた場合
に比べ横方向拡散がないため短チャンネル化に非常に有
効である。又、短チャンネル化した場合に問題となるホ
ットエレクトロン等に対しては、低濃度層と高濃度層の
２層構造が有利となる。これは、ＮチャンネルＭＯＳト
ランジスタについても同様な効果がある。バイポーラト
ランジスタのエミッタ形成においても従来の多結晶シリ
コンエミッタの場合エミッタ・ベース界面に自然酸化膜
が存在していたがエピタキシャル成長の場合、前処理に
よりエミッタ・ベース界面に自然酸化膜を無くすことが
出来、素子特性が安定するというメリットもあや。又、
ベース幅を十分に狭くすることが出来るためベース領域
を高濃度に出来、これによりＰチャンネルＭＯＳトラン
ージスタのソース・ドレインと共用可能となり工程の短
縮が出来るという利点もある。
ランジスタのベース領域は、ホウ素のイオン注入により
形成していたため、ベース幅を狭くすることが困難であ
ったのに対し、本発明は、エピタキシャル成長によりベ
ースを形成するため、ベース幅を十分に狭くすることが
可能となり、バイポーラトランジスタの高速化に有効で
ある。又、ＰチャンネルＭＯＳトランジスタのソース・
ドレイン領域も、エピタキシャル成長を用いて形成出来
るため、従来ホウ素イオン注入により形成していた場合
に比べ横方向拡散がないため短チャンネル化に非常に有
効である。又、短チャンネル化した場合に問題となるホ
ットエレクトロン等に対しては、低濃度層と高濃度層の
２層構造が有利となる。これは、ＮチャンネルＭＯＳト
ランジスタについても同様な効果がある。バイポーラト
ランジスタのエミッタ形成においても従来の多結晶シリ
コンエミッタの場合エミッタ・ベース界面に自然酸化膜
が存在していたがエピタキシャル成長の場合、前処理に
よりエミッタ・ベース界面に自然酸化膜を無くすことが
出来、素子特性が安定するというメリットもあや。又、
ベース幅を十分に狭くすることが出来るためベース領域
を高濃度に出来、これによりＰチャンネルＭＯＳトラン
ージスタのソース・ドレインと共用可能となり工程の短
縮が出来るという利点もある。
第１図（ａ）乃至（ｇ）は本発明の第１の実施例を説明
するための工程順に示した半導体チップの断面図、第２
図（ａ）乃至（ｃ）は本発明の第２の実施例を説明する
ための工程順に示した半導体チップの断面図、第３図（
ａ）乃至（ｄ）は従来の半導体装置の一例を説明するた
めの工程順に示した半導体チップの断面図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ＋型
型埋領領域３・・・・・・Ｐ型埋込領域、４・・・・・
・Ｎ型エピタキシャル層、５・・・・・・素子分離領域
、６・・・・・・Ｎ型ウェル領域、７・・・・・・Ｐ型
ウェル領域、８・・・・・・ゲート多結晶シリコン、９
・・・・・・コレクタＮ”ｌｆｆ域、 １０・・・・・
・ｐ型ベース領域、１１．２３・・・・・・Ｎ１型ソー
ス・ドレイン領域、１２．１８・・・・・・Ｐ＋型ソー
ス・ドレイン領域、１３・・・・・・ｐ ”ｉヘースコ
ンタクト領域、１４・・・・・・エミッタ拡散窓、１５
・・・・・・エミッタ多結晶シリコン、１６・・・・・
・Ｐ＋型ソース・ドレイン形成領域、１７・・・・・・
ベース形成領域、１９・・・・・・ベース領域、２０・
・・・・・絶縁膜層、２１・・・・・・Ｎ＋ソース・ド
レイン形成領域、２２・・・・・・エミ ・・・エミッタ領域。
するための工程順に示した半導体チップの断面図、第２
図（ａ）乃至（ｃ）は本発明の第２の実施例を説明する
ための工程順に示した半導体チップの断面図、第３図（
ａ）乃至（ｄ）は従来の半導体装置の一例を説明するた
めの工程順に示した半導体チップの断面図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ＋型
型埋領領域３・・・・・・Ｐ型埋込領域、４・・・・・
・Ｎ型エピタキシャル層、５・・・・・・素子分離領域
、６・・・・・・Ｎ型ウェル領域、７・・・・・・Ｐ型
ウェル領域、８・・・・・・ゲート多結晶シリコン、９
・・・・・・コレクタＮ”ｌｆｆ域、 １０・・・・・
・ｐ型ベース領域、１１．２３・・・・・・Ｎ１型ソー
ス・ドレイン領域、１２．１８・・・・・・Ｐ＋型ソー
ス・ドレイン領域、１３・・・・・・ｐ ”ｉヘースコ
ンタクト領域、１４・・・・・・エミッタ拡散窓、１５
・・・・・・エミッタ多結晶シリコン、１６・・・・・
・Ｐ＋型ソース・ドレイン形成領域、１７・・・・・・
ベース形成領域、１９・・・・・・ベース領域、２０・
・・・・・絶縁膜層、２１・・・・・・Ｎ＋ソース・ド
レイン形成領域、２２・・・・・・エミ ・・・エミッタ領域。
Claims (1)
- バイポーラトランジスタと相補型ＭＯＳトランジスタを
同一基板上に含む半導体装置の製造方法において、半導
体基板上にそれぞれ素子分離された前記バイポーラトラ
ンジスタのコレクタ領域、ＰチャンネルＭＯＳトランジ
スタのチャネル領域及びＮチャンネルＭＯＳトランジス
タのチャンネル領域を形成する工程と、前記Ｐチャンネ
ルＭＯＳトランジスタのチャンネル領域上及び前記Ｎチ
ャンネルＭＯＳトランジスタのチャンネル領域上にそれ
ぞれゲート電極を形成する工程と、前記バイポーラトラ
ンジスタのコレクタ領域上にベース領域を前記Ｐチャン
ネルＭＯＳトランジスタのチャネル領域上にソース・ド
レイン領域をエピタキシャル成長により同時に形成する
工程と、前記ベースと領域上にエミッタ領域を前記Ｎチ
ャンネルＭＯＳトランジスタのチャネル領域上にソース
・ドレイン領域をエピタキシャル成長により同時に形成
する工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18872488A JPH0237766A (ja) | 1988-07-27 | 1988-07-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18872488A JPH0237766A (ja) | 1988-07-27 | 1988-07-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0237766A true JPH0237766A (ja) | 1990-02-07 |
Family
ID=16228671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18872488A Pending JPH0237766A (ja) | 1988-07-27 | 1988-07-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0237766A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999024172A1 (fr) | 1997-11-12 | 1999-05-20 | Abb K.K. | Appareil et procede d'application de revetement automatique |
-
1988
- 1988-07-27 JP JP18872488A patent/JPH0237766A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999024172A1 (fr) | 1997-11-12 | 1999-05-20 | Abb K.K. | Appareil et procede d'application de revetement automatique |
| US6217944B1 (en) | 1997-11-12 | 2001-04-17 | Abb K.K. | Automatic coating method and apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0323896A2 (en) | Complementary semiconductor device | |
| JP3547884B2 (ja) | 半導体装置及びその製造方法 | |
| JP2590295B2 (ja) | 半導体装置及びその製造方法 | |
| JPH01264253A (ja) | 半導体装置の製造方法 | |
| US5065212A (en) | Semiconductor device | |
| JPH0410226B2 (ja) | ||
| JPH0193159A (ja) | ＢｉＣＭＯＳ素子の製造方法 | |
| JPH0348458A (ja) | Ｂｉ―ＣＭＯＳ集積回路およびその製造方法 | |
| JPH0351309B2 (ja) | ||
| JPH0237766A (ja) | 半導体装置の製造方法 | |
| JP3097095B2 (ja) | 半導体装置の製造方法 | |
| JPS61245563A (ja) | バイポ−ラｃｍｏｓ半導体装置 | |
| JPS6237818B2 (ja) | ||
| JPH02138756A (ja) | 半導体装置およびその製造方法 | |
| JPS63175463A (ja) | バイｍｏｓ集積回路の製造方法 | |
| JPS6017946A (ja) | 半導体装置 | |
| JPS63240058A (ja) | 半導体装置の製造方法 | |
| KR940001257B1 (ko) | 반도체 소자 제조방법 | |
| JP2697631B2 (ja) | 半導体装置の製造方法 | |
| JPH03116774A (ja) | 半導体装置の製造方法 | |
| JPH04303963A (ja) | 半導体装置 | |
| JPS61276359A (ja) | 半導体装置およびその製造方法 | |
| JPS6376470A (ja) | 半導体装置の製造方法 | |
| JPS60211867A (ja) | 半導体装置及びその製造方法 | |
| JPH04346263A (ja) | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 |