KR0128062B1 - 반도체 집적회로 장치의 제조방법 - Google Patents

반도체 집적회로 장치의 제조방법

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유따까 고바야시
세이고 유꾸따께
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Abstract

내용없음.

Description

반도체 집적회로 장치의 제조방법
제1도는 본 발명의 실시예인 동일한 반도체 기판상에 바이폴라 트랜지스터, CMOSFET 및 메모리셀이 형성된 혼합형 반도체 집적회로 장치의 주요부 단면도.
제2도 내지 제14도는 제1도에 도시한 혼합형 반도체 집적회로 장치의 제조공정을 각 제조공정마다 도시한 주요부 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 4 : 에피택셜층
5,6 : 웰영역 3,22 : p+형 반도체영역
14 : n형 반도체영역 2,8,19,21,25 : n+형 반도체영역
14a : n형 반도체영역 15,20 : p형 반도체영역
14c : p-형 반도체영역 7 : 필드절연막
본 발명은 반도체 집적회로 장치의 제조방법에 관한 것으로서, 특히 바이폴라 트랜지스터와 MOSFET(Metal Oxide Semiconductor Field Effect Transitor)를 동일한 반도체 기판상에 집적한 혼합형 반도체 집적회로 장치의 제조방법에 적용해서 유효한 것이다.
최근 바이폴라 트랜지스터의 높은 구동능력과 CMOS(Complimentary MOSFET)의 특징인 저소비전력성을 함께 갖는 바이폴라 CMOS의 기술개발이 진행중이다.
한편, 정보전하 기억용의 캐패시터와 스위치용의 MOSFET 각 1개로 되는 1트랜지스터형 메모리셀은 칩 위에서의 점유면적이 작아 고집적화에 적합하므로 DRAM(Dynamic Random Access Memory)의 메모리셀로서 널리 채택되고 있다. 상기 DRAM은 정보를 기억하는 메모리셀 어레이와 주변회로로 구성되어 있다. 주변회로에는 메모리셀 어레이중의 임의의 1비트(1개의 메모리셀)를 선택하고, 그 선택한 메모리셀에 정보를 라이트하거나 리드하는 X(row), Y(column) 어드레스 입력버퍼회로, 디코더드라이버회로, 센스회로 및 출력회로 등이 있다.
메모리셀 어레이는 메모리 LSI의 칩 면적중 약 60%를 점유하여 몌모리 LSI의 소비전력이나 효율을 좌우한다.
주변회로는 메모리의 액세스 시간이나 입출력신호의 레벨등 메모리의 사용조건을 결정한다. 상기 DRAM의 주변회로에는 통상 저소비전력이며 고집적도인 CMOS 기술이 채택되지만 메모리의 액세스 시간등을 보다 고속화하기 위해서는 바이폴라 CMOS 기술을 주변회로에 적용하는 것이 유리하다.
그 이유로서는 바이폴라 CMOS 복합게이트쪽이 CMOS 게이트에 비해서 부하구동럭이 크고, 특히 팬아우트가 많은 부분에서의 대출력부하나 위드선과 같은 대용량부하를 고속으로 충방전할 수 있기 때문이다. 이와 같이 DRAM의 주변회로에 바이폴라 CMOS 기술을 적용한 것은, 에를들면 IEEE JOURNAL OF SOLID-STATE ClRCUITS, VOL.23, No.1(1988년 2월 ) p5∼11이나 일본국 특허 공개 공보 소화61-65696호에 기재되어 있다.
본 발명자들은실 상술한 바이폴라 CMOS 기술을 DRAM의 주변회로에 적용한 메모리 LSl(이하 Bi-CMOS/DRAM이라 칭하는 것로 있다)의 보다 더 고속화 및 고신뢰성에 대해서 검토한 결과 다음과 같은 사실을 발견하였다.
바이폴라 트랜지스터와 CMOS를 동일 실리콘 기판상에 형성하기 위한 제조공정은 그 구조상의 차이 때문에 필연적으로 CMOS를 단독으로 형성하기 위한 제조공정에 비해 길게 된다. 에를들면, CMOS의 제조공정을 기초로한 바이폴라 CMOS의 제조공정에서는 바이폴라 트랜지스터를 형성하기 위한 공정수의 증가를 극히 적게할 필요가 있다. 상술한 이유 때문에 본 발명자들은 NPN형 바이폴라 트랜지스터의 n형 이미터영역을 N찬넬형 MOSFET의 소오스, 드레인영역과 동일한 제조공정으로 형성하는 것을 검토하였다. 그러나 MOSFET의 소오스, 드레인영역은 비교적 반도체기판의 표면에서 수직방향으로 깊게 형성되므로 필연적으로 이미터영역도 깊게 형성된다. 이 때문에 바이폴라 트랜지스터의 이미터영역과 배이스영역의 PN접함면에서 이미터영역의 측면부분(또는 베이스영역의 표면부분)의 PN집합면의 면적이 넓게 된다. 이 결과PN 접합용량이 증대하여 바이폴라 트랜지스터의 차단주파수 fT가 저하한다.
또, 바이폴라 트랜지스터의 이미터영역 및 베이스영역은 반도체기판중에 상기 반도체기판의 표면(위면)에서, 에를들면 비소, 붕소등의 불순물을 이온주입하는 것에 의해 형성된다. 이 때문에 다바이스가 고집적화됨에 따라 비례축소 법칙에 의해 이미터영역 및 베이스영역이 얕게 형성되는 경우에는 이미터영역 및 베이스영역의 불순물농도의 피크값은 반도체기판의 표면부근이 제일 높게 된다.
이 때문에 이미터영역의 측면부(또는 베이스영역의 표면부)의 PN 접합면의 농도가 높게 되어 측면부의 PN 접합용량이 더욱 높아지는 경향이 있고, 비례축소법칙에 따른 차단 주파수 fT의 향상을 방해한다. 또,측면부의 농도가 높게 되는 것 때문에 이미터와 베이스 사이의 접합내압도 낮게 된다.
한편, 메모리 LSI에 있어서 메모리의 액세스 시간을 단축하기 위해서 팬아우트가 많은 부분에서의 대출력 부하나 워드선과 같은 대용량부하를 고속으로 중방전할 필요가 있다. 이 때문에 바이폴라 트랜지스터의 차단주파수 fT를 높게할 필요가 있다. 그러나 바이폴라 트랜지스터만의 고성능화, 에를들면 상술한 차단주파수 fT의 향상 및 고내압화를 위해서 새로운 제조공정을 부가하는 것은 매모리 LSI의 효율을 지하시켜 제조원가를 높게하므로 바람직하지 않다.
본 발명의 목적은 바이폴라 CMOS 기술을 사용한 매모리 LS1에 있어서 바이폴라 트랜지스터의 제조공정을 증가하는 일없이 바이폴라 트랜지스터의 차단주파수 fT를 향상하고, 또한 이미터와 베이스 사이의 접합 내압을 향상시킬 수 있는 제조방법을 제공하는 것이다.
본 발명의 주요한 반도체 장치의 제조방법은 적어도 1개의 MOSFET와 적어도 1개의 바이폴라 트랜지스터를 동일한 반도체기판상에 갖는 다음의 것을 포함한다.
(a) 제1도전형의 MOSFET가 형성되어야할 영역인 제1도전형의 반도체기판의 제1도면위에 제2도전형의 제1의 반도체영역을 형성한다.
(b) 상기 제1의 반도체 영역상에 게이트절연막을 통해서 상기 제1도전형의 MOSFET의 게이트전극을 형성 한다.
(c) 상기 게이트전극의 아래부분을 제외한 상기 제1의 반도체영역의 표면 및 반도체기판의 제2주면위에 제1도전형의 불순물을 도입한다. 상기 제2주면은 중형 바이폴라 트랜지스터가 형성되어야할 영역으로서, 상기 제1도전형의 불순물을 도입하는 것에 의해 상기 MOSFET의 소오스 및 드레인영역의 일부로 되는 1쌍의 제2반도체영역과 바이폴라 트랜지스터의 베이스영역의 일부로 되는 제3반도체영역을 형성한다.
(d) 상기 제2주면의 일부에 제2도전형의 불순물을 도입하는 것에 의해 제4의 반도체영역을 형성한다.
상기 제4의 반도체영역은 바이폴라 트랜지스터의 베이스 영역으로 되고. 그 불순물농도는 상기 제3반도체영역의 불순물 농도보다 높다.
(e) 상기 게이트전극과 그 측면에 형성된 측벽의 아래 부분을 제외한 상기 제l의 반도체영역 및 상기 제4의 반도체영역의 일부에 제1도전형의 고농도 불순물을 도입한다.
상기 고농도 불순물의 도입에 의해서 상기 제2의 반도체영역 보다 불순물농도가 높으며 MOSFET의 소오스 및 드레인영역의 일부로 되는 1쌍의 제5반도체영역과 바이폴라 트랜지스터의 이미터영역으로 되는 제6반도체영역을 형성한다.
상기 제조공정을 간단히 요약하면 다음과 같다.
바이폴라 트랜지스터의 베이스영역을 형성함에 있어서, 베이스영역과는 역도전형의 LDD(Lightly Doped Drain) 구조를 갖는 MOSFET의 저농도 소오스, 드레인영역을 형성하기 위한 불순물을 베이스영역이 형성되어야 할 반도체 기판의 표면에 이온주입한다.
상술한 공정에 의하면 베이스영역이 형성되어야 할 반도체 기판의 표면에 이온주입된 베이스영역과는 역도전형의 불순물에 의해서 베이스영역의 표면부근만의 불순물농도를 실효적으로 저감할 수가 있다. 따라서 바이폴라 트랜지스터의 이미터영역을 MOSFET의 고농도의 소오스, 드레인영역과 동일한 제조공정으로 형성한 경우에 있어서도, 이미터영역의 측면부분(또는 베이스영역의 표면부분)의 PN 접합용량의 증가를 억제할 수 있고, 또한 PN 접합내압을 향상할 수가 있다.
또, 상기 베이스영역의 표면부근에 도입된 불순물에 의해 형성되는 저농도의 제3의 반도체영역은 LDD구조의 MOSFET의 저농도의 제2반도체영역과 동일한 제조공정에 의해 형성할 수 있다. 이 때문에 바이폴라 트랜지스터를 형성하기 위한 제조공정은 증가하지 않는다.
이하 본 발명의 구성에 대해서 상보형 MISFET 및 바이폴라 트랜지스터를 그 주변회로에 갖는 DRAM에 본 발명을 적용한 실시예를 도면과 함께 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 붙이고 그 반복적인 설명은 생략한다.
본 발명의 실시예인 혼합형 반도체 집적회로 장치(Bi-CMOS/DRAM)를 제1도(주요부 단면도)에 도시한다.
제1도에 도시한 바와 같이 혼합형 반도체 집적회로 장치는 단결정규소로 되는 p­형 반도체기판(1) 및 그 주면상에 성장시킨 n ­형 에피택셜층(4)로 형성된 기판으로 구성되어 있다. 혼합형 반도체 집적회로 장치의 주면에는 DRAM의 주변회로를 구성하기 위해 바이폴라 트랜지스터 형성영역 Bip, 상보형 MISFET 형성영역 CMOS, 메모리셀 형성영역 M-CELL의 각각이 마련되어 있다.
상기 상보형 MISFET 형성영역 CMOS에는 상보형 MISFET가 배치되어 있다. 상보형 MISFET는 n찬넬 MISFET Qn 및 p찬넬 MISFET Qp로 구성되어 있다.
n찬넬 MISFET Qn은 필드절연막(7)로 둘러싸인 영역내에서 p-형 웰영역(6)의 주면에 구성되어 있다. 필드 절연막(7)은 웰영역(6)의 주면을 산화해서 형성한 산화 규소막으로 형성되어 있다. 도시하지 않았지만 필드절연막(7) 아래에서 웰영역(6)의 주면부에는 p형 찬넬스토퍼 영역이 마련되어 있다. 웰영역(6)은 에피택셜층(4)의 주면부에 마련되어 있다. 웰영역(6)의 바닥면은 반도체 기판(1)과 에피택셜층(4) 사이에 마련된 매입형의 p+형 반도체 영역(3)에 접촉시키고 있다. 이 매입형이 p+형 반도체영역(3)은 웰영역(6)의 바닥면의 비저항값을 낮게 하여 상보형 MISFET에 특유의 기생사이리스터동작을 방지하도록 구성되어 있다. 상기 n찬넬 MISFET Qn은 주로 웰영역(6), 게이트절연막(12), 게이트전극(13), 소오스영역과 드레인영역인 1쌍의 n형 반도체영역(14a) 및 1쌍의 n+형 반도체영역(21)로 구성되어 있다.
상기 웰영역(6)은 찬넬형성영역으로서 사용되고 있다.
게이트절연막(12)는 웰영역(6)의 주면을 산화해서 형성한 산화규소막으로 형성되어 있다. 게이트전극(13)은 다결정 규소막 및 그 상층에 고융점금속 실리사이드막을 적충한 복합막으로 구성되어 있다. 이 게이트전극(13)은 상기 복합막에 한정되지 않고 단일층의 다결정 규소막이나 고융점 금속막 또는 그들의 복합막으로 구성해도 좋다.
게이트전극(13)은 제조공정에서의 제2층째 게이트 배선 형성공정에 의해 형성되어 있다.
저불순물 농도의 n형 반도체영역(14a)는 고불순물농도의 n+형 반도체영역(21)과 일체로 구성되어 있고, n+형 반도체영역(21)과 찬넬형성영역 사이에 마련되어 있다.
이 n형 반도체영역(14a)는 소위 LDD 구조의 n 찬넬 MISFET Qn을 구성한다. n형 반도체영역(14a)는 게이트전극(13)의 측부에 그것에 대해서 자기정합적으로 형성어 있다. 고불순물농도의 n+형 반도체영역(21)은 상기 게이트전극(13)의 측벽에 마련된 측벽공간(16)의 측부에 그것에 대해서 자기정합적으로 형성되어 있다.
상기 n형 반도체영역(14a)는, 예를들으면 인 또는 비소등의 n형 불순물을 웰영역(6)의 주면부에 이온주입하고, 그후 어닐하는 것에 의해 형성된다. 상기 n형 반도체영역을 형성하기 위한 n형 불순물은 다음에 설명하는 바이폴라 트랜지스터 형성영역 Bip의 주면부에도 동시에 도입되어 바이폴라 트랜지스터의 베이스영역의 표면부근의 불순물 농도를 실효적으로 낮게 하고 있다.
n 찬넬 MISFET Qn의 소오스영역, 드레인영역의 각각인 n+형 반도체영역(21)에는 층간절연막(17)및 (23)에 형성된 접속구멍(24)를 통해서 배선(26)이 접속되어 있다. n+형 반도체영역(25)는 접속구멍(24)로 규정된 영역내에 n형 불순물(P 또는 As)을 도입하는 것에 의해 형성되어 있다. n+형 반도체영역(25)는 n+형 반도체영역(21)에 대해서 접속구멍(24)의 위치가 마스크 맞춤 어긋남이 생긴 경우 웰영역(6)과 배선(26)이 단락하지 않도록 구성되어 있다. 배선(26)은, 예를들면 알루미늄 막으로 구성되어 있다. 상기 배선층(26)으로서는 Cu 및 Si가 첨가된 알루미늄 함금막을 사용해도 중다.
배선(26)은 제조공정에서의 제1층째 배선형성 공정에 의해 형성되어 있다.
상기 상보형 MISFET 중 p 찬넬 MISFET Qp는 필드절연막(7)로 둘러싸인 영역내에서 n-형 웰영역(5)의 주면에 구성되어 있다. 웰영역(5)는 에피텍셜충(4)의 주면부에 마련되어 있다. 웰영역(5)의 바닥면은 반도체기판(1)과 에피택셜층(4) 사이에 마련된 매입형의 n+형 반도체영역(2)에 접촉시키고 있다. 매입형의 n+형 반도체영역(2)는 상기 매입형의 p+형 반도체영역(3)과 마찬가지로 웰영역(5)의 바닥면의 비저항값을 낮게하여 상보형 MISFET에 특유의 기생 사이리스터 동작을 방지하도록 구성되어 있다.
상기 p 찬넬 MISFET Qp는 주로 웰영역(찬넬형성영역)(5), 게이트절연막(12), 게이트전극(13), 소오스영역 및 드레인 영역인 1쌍의 p형 반도체영역(15) 및 1쌍의 p+형 반도체 영역(22)로 구성되어 있다. p찬넬 M1SFET Qp는 상기 n 찬넬 MISFET Qn과 마찬가지로 LDD 구조로 구성되어 있다.
p 찬넬 MllSFET Qp의 소오스영역, 드레인영역의 각각인 p+형 반도체영역(22)에는 층간절연막(17) 및 (23)에 형성된 접속구멍(24)를 통해서 배선(26)이 접속되어 있다.
바이폴라 트랜지스터 형성영역 Bip에는 바이폴라 트랜지스터 Tr이 배치되어 있다. 바이폴라 트랜지스터 Tr은 분리영역으로 둘러싸인 영역내에서 반도체기판(1)의 주면에 마련되어 있다.분리영역은 반도체기판(1), 매입형의 p+형 반도체영익(3), p-형 웰영역(6) 및 필드질연막(7)로 형상되이 있다. 이 분리영역을 구성 하는 매입형의 p+형 반도체영역(3), 웰영역(6)의 각각은 상보형 MISFET형상영역 CMOS에 마련된 매입형의 p+형 반도체영역(3), 웰영역(6)의 각각과 동일층(동일 제조공정)에 형성되어 있다.
바이폴라 트랜지스터 Tr은 n형 컬렉터영역, p형 베이스영역 및 n형 이미터영역으로 되는 npn형으로 구성되어 있다.
n형 컬렉터영역은 매입형 컬렉터영역으로서 사용되는 매입형의 n+형 반도체영역(2), 매입형 컬렉터영역의 컬렉터 전위를 끌어을리는 전위상승용 n+형 반도체영역(19) 및 n-형 웰영역(5)(또는 에피택셜층(4))로구성되어 있다.
매입형의 n+형 반도체영역(2)는 상기 상보형 MISFET 형성영역 CMOS의 매입형의 형 반도체영역(2)와 동일층(동일 제조공정)에 형성되어 있다. 즉, 매입형의 형 반도체영역(2)는 반도체기판(1)과 에피택설층(4) 사이에 마련되어 있다. 웰영역(5)는 마찬가지로 상보형 MISFET 형성영역 CMOS의 웰영역(5)와 동일층(동일제조공정)에 형성되어 있다.
전위상승용 n+형 반도체영역(19)는 웰영역(5)의 주면부에 마련되어 있고, 그 바닥면은 매입형의 n+형 반도체영역(2)에 접촉시키고 있다.
이 n형 컬렉터영억의 전위상승용 n+형 반도체영역(19)에는 층간절연막(17) 및 (23)으로 형성된 접속구멍(24)를 통해서 배선(26)이 접속되어 있다.
p형 베이스영역은 주로 진성베이스영역으로서의 p형 반도체영역(20) 및 그래프트 베이스영역으로서의 p+형 반도체영역(22)로 구성되어 있다. p형 반도체영역(20)과 p+형 반도체영역(22)는 일체로 구성되고, 각각 웰영역(5)의 주면부에 마련되어 있다. 상기 p형 베이스영역에의 표면부분에는 또 상기 진성베이스영역으로서의 p형 반도체영역(20) 보다 불순물농도가 낮은 p-형 반도체영역(14c)가 마련되어 있다. 상기 p-형 반도체영역(14c)는 상기 p형 베이스영역의 표면부분에 n형의 불순물(예를들면, 인, 비소)을 도입하는 것에 의해 형성된다. 즉, 상기 n형 불순물의 도입에 의해서 p형베이스영역의 표면부분의 불순물농도를 실효적으로, 저하시키고 있다. 이p-형 반도체영역(14c)를 형성하는 것에 의해 다음에 설명하는 n+형 이미터영역(21)
상기 p형 베이스영역의 표면부근에서의 PN 접합용량을 저감할 수 있고, 또한 PN 접합 내압을 높일 수가 있다. 이 때문에 바이폴라 트랜지스터 Tr의 차단주파수 fT를 이미터, 베이스접합 내압을 저하시키지 않고 향상할 수가 있다. 또. 상기 p-형 반도체 영역(14c)를 형성하기 위한 n형 불순물은 n 찬넬형 MISFET의 소오스, 드레인영역의 일부로 되는 n형 반도체영역(14a)를 형성하기 위한 불순물과 동시에 도입된다. 그래프트 베이스 영역으로서의 p+형 반도체영역(22)는 상기 p찬넬 MISFET Qp의 소오스영역 및 드래인 영역인 p+형 반도체영역(22)와 동일층(동일제조공정)에 형성되어 있다.
이 p형 베이스영역의 p+형 반도체영역(22)에는 배선(26)이 접속되어 있다.
n형 이미터영역은 n+형 반도체영역(21)로- 구성되어 있다.
n+형 반도체영역(2l)은 p형 베이스영역의 진성베이스영역인 p형 반도체영역(20)의 주면부에 마련되어있다. n+형 반도체영역(21)은 상기 n 찬넬 MISFET Qn의 소오스영역 및 드레인영역인 n+형 반도체영역(21)과 동일층(동일제조공정)에 형성되어 있다.
n형 이미터영역인 n+형 반도체영역(21)에는 배선(26)이 접속되어 있다.
메모리셀 형성영역 AI-CELL에는 DRAM의 메모리셀이 매트릭스형상으로 여러개 배치되어 있다. 메모리셀은 메모리셀선택용 MISFET Qm과 정보축적용량 소자 C의 직렬회로로 구성되어 있다. 메모리셀 선택용 MISFET Qm 및 정보 축직적용량소자 C는 필드절연막(7)로 둘러싸인 영역내에서 P-형 웰영역(6)의 주면에 마련되어 있다.
상기 정보축적용 용량소자 C는 주로 하부전극으로서의 n+형 반도체영역(8), 유전체막(1), 상부전극으로서의 플레이트전극(10))의 각각을 적충한 소위 플레너구조로 구성되어 있다. n+형 반도체영역(8)은 웰영역(6)의 주면부에 마련되어 있다. 유전체막(9)는, 예를들면 n+형 반도체영역(8)의 주면을 산화해서 형성된 산화규소막으로 형성되어 있다.
또, 유전체막(9)는 단일층의 질화규소막이나 산화규소막과 질화규소막을 겹친 복합막으로 형성해도 좋다. 플레이트 전극(l0)은, 예를들면 다결정규소막으로 형성되어 있다.
플레이트전극(l0)은 이것에 한정되지 않지만, 예를들면 전원전압
Figure kpo00001
가 인가되어 있다. 전원전압
Figure kpo00002
는 전원전압 Vcc, 에를들면 회로의 동작 전압 5V와 기준전위 Vss, 에를들면 회로의 접지전위 OV의 중간의 전위 약 2.5V이다.
플레이트전극(10)은 제조공정에서의 제1층째 게이트 배선 형성공정에 의해 형성되어 있다. 또, 정보축적용 용량소자 C는 하부전극으로서의 n+형 반도체영역(8)의 바깥둘레에 따라서 웰영역(6)에 비해 고불순물농도의 p+형 반도체영역을 마련하고, n+형 반도체영역(8)의 PN 접합용량을 증가시켜도 좋다. 이 PN 접합용량의 증가는 정보측적용 용량소자 C의 전하축적량(정보로 되는 전하량)을 증가하여 α선 소프트에러의 발생을 저감할 수가 있다.
또, 상기 p+형 반도체영역(3)은 α선이 메모리셀에 입사했을때에 발생하는 전자-전공쌍중의 전자가 정보 축적용 용량소자 C의 하부전극인 n+형 반도체영역(8)에 유입되지 않게 하기 위한 전위장벽을 형성하여α선 소프트에러의 발생을 저감할 수가 있다. 또한, 본 실시예에서는 메모리셀의 아래 전면에 걸쳐서 존재하는 매입형의 p+형 반도체영역(3)이 전자에 대한 전위장벽을 형성하고 있어 α선 소프트에러의 발생을 저감하고 있다.
메모리셀 선택용 MISFET Qm은 주로, 웰영역(6)(찬넬형성영역),게이트절연막(12), 게이트전극(l3), 소오스영역 및 드레인영역인 1쌍의 n형 반도체영역(14a)로 구성되어 있다.
메모리셀 선택용 MISFET Qm의 게이트전극(13)은 그 게이트 폭방향으로 연장하는 워드선(WL)(13)과 일체로 구성되어 있다. 워드선(13)은 필드절연막(7)의 위 및 층간절연막(11)을 개재시켜서 플레이트전극(10)의 위를 연장하도록 구성되어 있다. 소오스영역, 드레인영역의 각각인 n형 반도체영역(14a)는 상보형 MISFET의 n찬넬 MISFET Qn의 실질적인 소오스영역, 드레인영역의 각각(n+형 반도채영역(21))에서, 비해서 저불순물농도이며 또한 얕은 접합으로 구성되어 있다. 즉, 메모리셀 선택층 MISFET Qm은 n형 반도체영역(14a)의 n형 불순물의 찬넬형성영역측으로의 불순물 확산량, 즉 횡방향 확산거리를 n+형 반도체영역(21)의 그것에 비해서 작게할 수가 있다. 이와 같이 구성되는 메모리셀 선택용 MISFET Qm은 찬넬길이를 충분히 확보하고, 단 찬넬효과의 발생을 저감할 수 있으므로 메모리셀 면적을 축소하여 DRAM의 고집적화를 도모할 수가 있다. 메모리셀 선택용 MISFET Qm의 찬넬형성 영역의 비저항값은 원래 높고, 소오스영역, 드레인영역 각각이 저불순물농도의 n형 반도체영역(l4a)로 구성되어 그 비저항값이 약간 높게되어도 메모리셀의 정보의 리이트동작속도, 정보의 리드동작속도의 각각은 거의 변화하지 않는다.
메모리셀 선택용 MISFET Qm의 한쪽의 n형 반도체영역(14a는 정보축적용량소자 C의 하부전극인 n+형 반도체 영역(8)에 접속되어 있다. 메모리셀 선택용 MISFET Qm의 다른쪽의 n형 반도체영역(14a)는 층간절연막(17) 및 (23)에 형성된 접속구멍(24)를 통해서 데이타선(DL)(26)이 접속되어 있다. 다른쪽의 n형 반도체영역(14a)와 데이타선(26)은 n+형 반도체영역(25)를 개재시켜서 접속되어 있다.
메모리셀 형성영역 M-CEL1에 있어서, 데이타선(26) 위에는 층간절연막(27)을 개재시켜서 션트용 워드선(WL)(29)가 데이타선(26)과 교차하는 방향으로 연장하고 있다. 신트용 위드산(29)는 모시하지 않았자만소징영역에서 제1충째의 배선형성공징으로 형성된 중간도전막(26)을 거쳐서 워드신(13)에 접속되어 있다. 즉, 선트용 워드선(])는 워드선(13)의 저항값을 저감하도록 구성되어 있다. 션트용 워드신(29)는 예를들면 알루미늄막이나 알루미늄 합금막으로 형성되어 있다. 션트 위드신는 제조공정에서의 제2층째 배선형성공정에 의해 형성되어 있다.
션트용 워드선(29)의 위, 배선(29)의 위의 각각을 포함하는 기판 전면에는 보호막으로서 비활성화막(30)이 마련되어 있다.
상술한 구성의 바이폴라 트랜지스터 Tr, MISFET Qn, Qp, Qm 및 용량소자 C를 사용해서, 예를들면 IEEE JOURNAL OFSOLlD-STATE ClRCUITS, Vo1.23, No.1,1988년 2월 발행의 제1도에 도시되어 있는 2입력 NAND 회로나 제11도에 도시되어 있는 디코더 드라이버회로 및 메모리셀등을 구성할 수가 있다.
다음에 이와 같이 구성된 혼합형 반도체 집적회로 장치의 제조방법에 대해서 제2도 내지 제14도(각 제조공정마다 도시한 혼합형 반도체 집적회로 장치의 주요부 단면도)에 따라 간단히 설명한다.
먼저, 단결정규소로 되는 p-형 반도체기판(1)을 준비한다. 반도체기판(1)은, 에를들면 10∼15Ωcm 정도의 저항값을 갖는 저불순물농도로 형성한다.
다음에, 상보형 MISFET 형성영역 CMOS의 p찬넬 MISFET Qp 형상영역, 바이폴라 트랜지스터 형성영역 Bip의 각각에 있어서, 반도체기판(1)의 주면부에 n형 불순물을 선택적으로 도입한다. n형 불순물은, 에를들면 1014~1015atoms/cm2정도의 고불순물농도의 Sb를 사용하여 90∼110KeV 정도의 에너지의 이온주입법으로 도입한다.
다음에 약 1000℃정도의 스팀산화를 실행하고, 상기 n형 불순물에 확대확산을 실행해서 n+형 반도체영역(2A)를 형성한다. 이 n+형 반도체영역(2A)를 형성하는 공정과 동일제조 공정에 의해서 이 n+형 반도체영역(2A) 위에 2000∼4000Å 정도의 두꺼운 막 두께의 산화규소막(32)를 형성한다.
다음에 상보형 MISFET 형성영역 CMOS의 n찬넬 MISFET Qn 형성영역, 메모리셀 형성영역 M-CEL 및 분리영역에 있어서 반도체기판(1)의 주면부에 p형 불순물을 선택적으로 도입한다. 이 p형 불순물의 도입은 상기 산화 규소막(32)를 불순물 도입용 마스크로써 사용해서 행한다.
즉, p형 불순물의 도입은 n+형 반도체영역(2A)에 대해서 자기정합적으로 도입된다. p형 불순물은, 예를들면 1013~1014atoms/cm2정도의 B를 사용하여 40~60KeV 정도의 에너지 이온주입법으로 도입한다.
다음에 약 1000℃ 정도의 열처리를 실행하고, 제2도에 도시한 바와 같이, 상기 p형 불순물에 확대확산을 실행해서 p+형 반도체영역(3A)를 형성한다. 또, 이 열처리는 상술한 n형 불순물의 도입 및 p형 불순물의 도입에 따른 반도체기판(1)의 주면부의 손상을 회복할 수가 있다.
다음에 상기 반도체기판(1)의 주면상에 산화규소막(32)를 제거한다.
다음에 상기 반도체기판(1)의 주면상에 n-형에 에피택셜층(4)를 성장시킨다. 에피택셜층(4)는, 에를들면 2∼4Ωcm 정도의 저항값을 갖는 저불순물 농도로 형성하고, 15∼l8μm 정도의 막 두께로 형성한다. 이 에피택셜층(4)를 형성함과 동시에 반도체기판(1)의 주면부에 형성된 n+형 반도체영역(2A), p+형 반도체영역(3A) 각각의 불순물이 에피택셜층(4)내로 확산되어(비등하여), 매입형의 n+형 반도체영역(2) 및 p+형 반도체영역(3)이 형성된다.
이어서 상보형 NISFET 형성영역 CMOS의 p 찬넬 MISFET Qp 형성영역, 바이폴라 트랜지스터 형성영역 Bip의 각각에서 에피택셜층(4)의 주면부에 n형 불순물을 선택적으로 도입한다. n형 블순물은, 에를들면1012atoms/cm2정도의 저불순물 농도의 P를 사용하여 120∼130KeV 정도의 에너지 이온주입법으로 도입한다.
그리고 900∼1000℃ 정도의 스팀산화를 실행하고, 상기 n형 불순물에 확대확산을 실행해서 n-형 웰영역(5)를 형성한다. 이 n-형 웰영역(5)를 형성하는 공정과 동일 제조공정에 의해서 이 n-형 웰영역(5)상에 1000∼1500Å 정도의 막 두께인 산화규소막을 형성한다.
다음에 상보형 MISFET 형성영역 CMOS의 n찬넬 MISFET Qn 형성영역, 메모리셀 형성영역 M-CELL 및 분리영역에서 에피택셜층(4)의 주면부에 p형 불순물을 선택적으로 도입한다. 어 p형 블순물의 도입은상기 n-형 웰영역(5)상의 산화규소막을 불순물 도입용 마스크로서 사용해서 행한다.
즉, p형 불순물의 도입은 n-형 웰영역(5)에 대해서 자기 정합적으로 도입된다. p형 불순물은, 에를들면 1012atoms/cm2정도의 BF2를 사용하여 50∼70KeV 정도의 에너지 이온주입법으로 도입한다.
이어서 1000∼1200℃ 정도의 열처리를 실행하고. 상기 p형 불순물에 확대확산을 실행해서 p-형 웰영역(6)을 형성한다.
다음에 제3도에 도시한 바와 같이 소자 형성영역간으로 되는 n-형 웰영역(5)의 주면상과 p-형 웰영역(6)의 주면상에 선택적으로 필드절연막(7)을 형성한다. 필드절연막(7)은 질화규소막등의 내산화 마스크를 사용해서 약 1000℃ 정도의 스팀산화를 실행하고, 에를들면 5000∼6000Å의 막두께인 산화규소막으로 형성한다. 또, 도시하지 않았자만 p-형 웰영역(6)의 필드절연막(7)의 아래에는 p형 찬넬 스토퍼영역이 형성되어있다. 이 p형 찬넬스토퍼 영역은, 에를들면 필드절연막(7)을 형성하기 전에 p형 블순뭍을 선택적으로 도입하고, 이 p형 불순물을 필드절연막(7)을 형성하는 열처리로 확대확산하는 것에 의해 형성할 수가 있다.
다음에 매모리셀 형성영역 M-CELL에 있어서 p-형 웰영역(6)의 주면부에 선택적으로 n형 불순물을 도입하여 n+형 반도체영역(8)을 형성한다. 이 n+형 반도체영역(인은 징보축적용 용량소자 C의 하부전극을 형성한다. n+형 반도체영역(8)은, 예를들면 1014atoms/cm2정도의 고불순물 농도인 As를 사용하여 110∼130KeV 정도의 에너지 이온주입법으로 도입하는 것에 의해 형성한다.
다음에 상기 메모리셀 형성영역 M-CELL에 있어서,적어도 상기 n+형 반도체영역(8)의 주면상에 유전체막(9)를 형성한다. 유전체막(9)는 예를 들면, 스팀산화로 형성한 산화규소막으로 형성하고, 80~100Å정도의 막두께로 형성한다.
다음에 제4도에 도시한 바와 같이 메모리셀 형성영역 M-CELL에 있어서, 상기 유전체막(9)의 위 및 필드절연막(7)의 위, 즉 매모리셀 선택용 MISFET Qm 형성영역을 제외한 메모리셀 어레이 전면에 플레이트전극(10)을 형성한다.
플래이트전극(10)은 정보축적용 용량소자 C의 상부전극으로서 사용된다. 플레이트전극(10)은, 에를들면 CVD법에 의해 퇴적시킨 다결정규소막으로 형성하고 3000∼4000Å 정도의 막두께로 형성한다. 이 다결정규소막은 지향값을 저감하는 n형 불순물, 예를들면 P 또는 As가 도입되어 있다.
다결정규소막은 제조공정에서의 제1층째 게이트 배선 형성 공정에 의해서 형성된다. 또, 단차형상을 완화하기 위해서 플레이트전극(10)의 끝부분은 경사지게 형성되어 있다.
이 플레이트전극(10)을 형성하는 것에 의해 DRAM의 메모리셀의 정보축적용 용량소자 C가 완성된다. 이어서, 상기 정보축적용 용량소자 C의 플레이트전극(10)의 표면에 층간절연막(1l)을 형성한다. 층간절연막(11)은, 에를들면 다결정규소막의 표면을 산화해서 형성한 산화규소막을 사용하여 2500∼3500Å 정도의 막두께로 형성한다.
다음에 MISFET 형성영역으로 되는 n-형 웰영역(5)의 주면부와 p-형 웰영역(6)의 주면부를 포함하는 기판전면에 임계값 전압(Vth)조정용 불순물을 도입한다. 이 불순물은, 에를들면 1012atoms/cm2성도의 B를사용하여 30~40KeV 정도의 에너지 이온주입법으로 도입한다. 정보축적용 용량소자 C의 n+형 반도체영역(8)에는 플레이트전극(10) 및 층간절연막(11)이 불순물 도입용 마스크로 되므로 상기 불순물은 도입되지 않는다.
이어서, MISFET 형성영역으로 되는 n-형 웰영역(5)의 주면위 및 P-형 웰영역(6)의 주면위에 게이트절연막(12)를 형성한다. 게이트질연막(12)는, 에를들면 스팀산화막에 의해 형성한 산화규소막으로 형성하고,약 200Å 정도의 얇은 막두께로 형성한다.
다음에 제5도에 도시한 바와 같이 상기 게이트절연막(12) 위에 게이트전극(13)을 형성한다. 게이트전극(13)은, 예를들면 다결정규소막 및 그위에 WS12막을 적충한 복합막으로 형성한다. 아래층의 다결성규소막은,에를들면 CVD법에 의해 퇴적시켜 1500∼2000Å 정도의 막두께로 형성한다. 이 다결정규소막에는 저항값을 저감하는 n형 불순물, 예를들면 P 또는 As가 도입되어 있다.
WS12막은, 에를들면 스퍼터법 또는 CVD법에 의해 퇴적시켜 2500∼3500Å 정도의 막두께로 형성한다. 이 WS12막에는 덴시파이(densify) 및 에칭 손상의 제거를 행하기 위해 열처리가 실행된다. 이 게이트전극(13)을 형성하는 공정과 함께 DRAM 형성영역 DRAM에서는 층간절연막(11)의 위 및 필드절연막(7)의 위를 연장하는 워드선(WL)(13)이 형성된다. 게이트전극(13) 및 워드선(13)은 제조공정에서의 제2층째 게이트배선형성 공정에 의해서 형성된다.
다음에 제6도에 도시한 바와 같이 상보형 MISFET 형성영역 CMOS의 n 찬넬 MISFET Qn 형성영역,메모리셀 형성영역 M-CELL의 메모리셀 선택용 MISFET Qm 형성영역 각각의 p-형 웰영역(5)의 주면부 및 바이폴라 트랜지스터 형성영역 Bip의 n-형 웰영역(5)의 주면부에 n형 반도체 엉억(l4a),(14b)를 각각 형성한다. n형 반도체 영역(14a),(14b)는 LDD 구조인 n찬넬 MISFET Qn의 저농도영역, 메모리셀 선택용 MISFET Qm의 소오스영역 및 드레인영역을 형성함과 동시에 바이폴라 트랜지스터의 베이스영역의 불순물농도를 실효적으로 내리기 위한 반도체층을 형성한다. n형 반도체영역(14a),(14b)는, 에를들면 1013atoms/cm2정도의 저불순물농도의 P를 사용하여 50∼70KeV 정도의 에너지 이온주입법으로 도입하는 것에 의해 형성할 수가 있다. 또, 상기 n형 반도체영역(14a),(14b)의 깊이는 기판표면에서, 예를들면 0.1μnm 정도로 형성된다. n형 반도체영역(14a),(14b)는 게이트전극(13) 및 필드절연막(7)을 불순물 도입용 마스크로서 사용해서 n형 불순물을 도입하므로 그것에 대해서 자기접합적으로 형성된다. n형 불순물을 도입하지 않은 영역(p 찬넬형 MISFET Qp 형성영역)에는 그 도입시에 포토레지스트막 PR이 불순물 도입용 마스크로서 사용된다.
이 n형 반도체영역(14a)를 형성하는 것에 의해 메모리셀 선택용 MISFET Qm이 완성되어 DRAM의 메모리셀이 완성된다.
다음에 상기 포토레지스트막 PR을 제거한 후 상보형 MISFET 형성영역 CMOS의 P찬넬 MISFET Qp형성영역에서 제7도에 도시한 바와 같이 n-형 웰영역(5)의 주면부에 p형 반도체영역(15)를 형성한다. p형 반도체영역(15)는 LDD 구조의 p찬넬 MISFET Qp를 형성한다. p형 반도체영역(15)는, 에룰들면 1013atoms/cm2정도의 저불순물농도의 BF2를 사용하여 40∼60KeV 정도의 에너지 이온주입법으로 도입하는 것에 의해 형성할 수가 있다. p형 반도체영역(15)는 게이트전극(13) 및 필드절연막(7)을 사용해서 p형 불순물을 도입하므로 그것에 대해서 자기정합적으로 형성된다. p형 불순물을 도입하지 않은 영역에는 그 도입시에 포토레지스트막 등의 불순물 도입용 마스크가 형성된다.
다음에 제8도에 도시한 바와 같이 상기 게이트전극(13) 각각의 측벽에 측벽공간(16)을 형성한다. 측벽공간(16)은 예를들면 CVD법에 의해 퇴적시킨 4000∼5000Å 정도의 막 두께의 산화규소막에 RlE 등의 이방성에칭을 실행하는 것에 의해 형성할 수가 있다. 측벽공간(16)의 게이트전극(13)의 게이트길이 방향의 막두께는 퇴적시킨 산화규소막의 막두께와 에칭량으로 규정되어 있다. 이 측벽공간(16)은 게이트전극(13)에 대해서 자기정합적으로 형성되어 있다.
또, 상기 측벽공간을 형성할때의 이방성에칭에 의해 게이트 전극 아래 이외에 형성되어 있는 절연막(12)는 제거되므로 그후 기판전면을 열산화하는 것에 의해 절연막(17)을 형성한다.
이어서 게이트전극(13)의 위 및 워드선(1⒧의 위를 포함하는 기판전면에 불순물 도입을 마스크(33)을 형성한다.
불순물 도입용 마스크(33)은 이후의 공정에서 도입되는 불순물에 대한 마스크를 형성한다. 불순물 도입용 마스크(33)은, 에를들면 포토레지스트막으로 형성된다.
이어서 바이폴라 트랜지스터 형성영역 Bip의 전위 n+상승용 형 반도체영역의 형성영역예서 상기 불순물도입용 마스크(33)에 열린구멍(18)을 형성한다.
다음에 상기 불순물 도입용 마스크(33)을 주로 사용하여 제9도에 도시한 바와 같이 열린구멍(18)로 규정된 영역내에서 n-형 웰영역(5)의 주면부에 n형 불순물을 도입해서 바이폴라 트랜지스터 Tr의 전위상승용n+형 반도체영역(19)를 형성한다. 전위상승용 n+형 반도체영역(19)는, 에를들면 1015∼l016atoms/cm2정도의 고불순물농도의 P (또는 As나 Sb)를 사용하여 70∼90KeV 정도의 에너지 이온주입법에 의해 도입하는 것으로 형성할 수가 있다.
전위상승용 n+형 반도체영역(19)는 n형 불순물을 도입한 후에 900∼1000℃ 정도의 열처리를 실행하고,n형 불순물을 약 1μm 정도의 깊이까지 확대확산하는 것에 의해 형성할 수 있다.
전위상승용 n+형 반도체영역(19)의 바닥면은 매입형의 n+형 반도체영역(2)에 접촉하도록 형성된다. 상기n형 반도체영역(I4b)는 상기 n+형 반도체영역(19)와 일체로 된다.
이후 상기 불순물 도입용 마스크(33)은 제거된다.
다음에 바이폴라 트랜지스터 Tr의 베이스영역의 형성영역에 있어서 제10도에 도시한 바와 같이 n-형웰영역(5)의 주면부에 p형 반도체영역(20)을 형성한다. p형 반도체 영역(20)은 진성배이스 영역으로서 사용된다. p형 반도체 영역(20)은 1014atoms/cm2정도의 B를 사용하여 30∼40KeV 정도의 에너지 이온주입법에 의해 도입하는 것으로, 에를들면 깊이가 기판표면에서 0.25μm 정도로 형성할 수가 있다.
또, 상기 p형 반도체영역(20)의 표면부근에는 n형 반도체영역(14b)가 형성되어 있는 것 때문에 n형, p형의 불순물이 서로 없어지므로 결과적으로 p-형 반도체영역(14c)가 형성된다.
다음에 제11도에 도시한 바와 같이 상보형 MISFET 형성영역 CMOS의 n 찬넬 MISFET Qn의 형성영역에 있어서, p-형 웰영역(6)의 주면부에 n+형 반도체영역(21)을 형성함과 동시에 바이폴라 트랜지스터 형성영역 Bip의 이미터영역의 형성영역에 있어서 p-형 반도체영역(l4c) 및 p형 반도체영역(20)의 주면부에 n+형 반도체영역(21)을 형성한다. 전자의 n+형 반도체영역(21)은 n 찬넬 MISFET Qn의 소오스영역, 드레인영역 각각으로서 사용된다. 후자의 n+형 반도체영역(21)은 바이폴라 트랜지스터 Tr의 이미터 영역으로서 사용된다. n+형 반도체영역(21)은, 예를들면 1015∼1016atoms/cm2정도의 고불순물 농도의 As를 사용하여 70∼90KeV 정도의 에너지 이온주입법에 의해 도입하는 것으로 형성할 수가 있다. 상기 이미터영역(21)을 형성하는 경우에는 포토레지스터막 PR과 같온 불순물 도입용 마스크를 사용한다. 상기 이미터영역(21)의측면부분에는 진성베이스영역(20) 보다 불순물 농도가 낮은 반도체영역(14c)가 형성되어 있으므로, 이미터와 베이스 사이의 PN 접합용량을 저하할 수 있고, 또한 PN 접합 내압을 높일 수가 있다. 또, 상기 반도체영역(14c)는 진성베이스영역(20)의 전표면상에 형성되어 있으므로, 에를들면 상기 포토레지스트막 PR의 위치가 마스크 맞춤 어긋남등에 의해 다소 변동해도 항상 이미터영역(21)의 측면 부분에는 시농도의 반도체영역(14c)가 존재하므로 마스크 맞층의 여유를 넓게 취할 수가 있다. 형 반도체영역(21)은, 예를들면 0.2μm 정도의 접합깊이(xJ)로 형성된다·이 n+형 반도체영역(21)을 형성하는 공정에 의해서 상보형 MISFET의 n 찬넬 MISFET Qn이 완성된다.
상기 포토레지스트막 PR을 제거한 후 상보형 MISFE 형성영역 CMOS의 P 찬넬 MISFET Qp의 형성영역에 있어서, 제l2도에 도시한 바와 같이 n-형 웰영역(5)의 주면부에 P+형 반도체영역(22)를 형성함과 동시에 바이폴라 트랜지스터 형성영역 Bip의 베이스영역의 형상영역에 있어서, p형 반도체영역(20)의 주면부에 p+형 반도체영역(22)를 형성한다. 전자의 p+형 반도체영역(22)는 p 찬넬 MISFET Qp의 소오스영역,드레인영역의 각각으로서 사용된다. 후자의 n+형 반도체영역(22)는 바이폴라 트랜지스터 Tr의 그래프트 베이스영역으로서 사용된다.
p+형 반도체영역(22)는, 예를들면 1015atoms/cm2정도의 고불순물농도의 BF2를 사용하여 70∼90KeV 정도의 에너지 이온주입법으로 도입하는 것에 의해 형성할 수가 있다.
p+형 반도체영역(22)는, 예를들면 0.3∼0.6μm 정도의 접합깊이로 형성된다. 이 p+형 반도체영역(22)를 형성하는 공정에 의해서 상보형 MISFET의 p찬넬 N'11SFET Qp, 바이몰라 트랜지스터 Tr 각각이 완성된다.
다음에 기판전면에 총간절연막(23)을 형성한다. 층간 절연막(23)은, 예를들면 산화규소막 및 그위에 BPSG막을 퇴적시킨 복합막으로 형성한다. 산화규소막은, 에를들면 CVD법에 의해 퇴직시켜 1500∼2500Å 정도의 막두께로 형성한다. 산화규소막은 위층의 BPSG 막에서 반도체소자측으로 P나 B가 누설되는 것을 방지하도록 구성되어 있다. BPSG막은, 에를들면 CVD법에 의해 퇴적시켜 6000∼8000Å 정도의 막두께로 형성한다. 이 BPSG막은 그 퇴적후에 글라스플로가 실시되어 층간절연막(23)의 표면을 명탄화하도록 구성되어 있다. 상기 글라스플로는 900∼1000℃ 정도의 고온에서 덴시파이를 겸해서 행해진다.
다음에 n+형 반도체영역(21), 전위상승용 n+형 반도체 영역(19), n형 반도체영역(14), p+형 반도체영역(22) 각각의 영역에 있어서 층간절연막(23) 및 절연막(17)을 제거해서 접속구멍(24)를 형성한다. 그리고 제13도에 도시한 바와 같이 n+형 반도체영역(2l), 전위상승용 n+형 반도체영역(19), n형 반도체영역(14) 각각의 주면부에 층간절연막(23) 및 (l7)에 형성된 접속구멍(24)를 통해서 n형 불순물을 도입하여 n+형 반도체영역(25)를 형성한다.
n+형 반도체영역(23)는, 예를들면 1015atoms/cm2정도의 고불순물농도의 P를 사용하여 이온주입법으로 도입하는 것에 의해 형성할 수가 있다. 이 n형 불순물은 열처리에 의해서 활성화 된다(이 열처리는 층간절연막(23)의 BPSG막을 또 글라스플로시킬 수가 있다).
다음에 제14도에 도시한 바와 같이 상기 접속구멍(24)를 통해서 소정의 영역에 접속하도록 층간절연막(23)의 위에 배선(26)(데이타선(26)을 포함)을 형성한다. 배선(26)은, 예를들면 MoSi2및 그 위에 Cu 또는 Si가 첨가된 알루미늄 합금막을 적층한 복합막으로 형성한다, MoSi2는, 예를들면 스퍼터법에 의해 퇴적시켜100∼200Å 정도의 막두께로 형성한다. 알루미늄 합금막은, 에를들면 스퍼터법에 의해 퇴적시켜 4000∼6000A 정도의 막두께로 형성한다. 배선(26)은 제조공정에서의 제1층째 배선 형성공정으로 형성되어 있다.
다음에 배선(26) 위를 포함하는 기판전면에 층간절연막(27)을 형성한다. 층간절연막(27)은, 예를들면 플라즈마 CVD법에 의해 퇴적한 산화규소막, SOG법에 의해 도포한 산화규소막, 플라즈마 CVD법에 의해 퇴적한 산화규소막을 순차적으로 적충한 복합막으로 형성한다.
이어서 상기 층간절연막(27)의 소정의 배선(26) 위를 제거해서 접속구멍을 형성한다. 접속구멍은 위층배선의 스텝커버리지를 향상하기 위해 이방성 에칭 및 동방성 에칭을 조합해서 형성한다.
다음에 상기 접속구멍을 통해서 소정의 배선(26)과 접속하도록 층간절연막(27)의 위를 연장하는 배선(29)를 형성한다. 배선(29)는. 예를들면 상술한 것과 같은 알루미늄합금막으로 형성한다. 배선(29)는 제조공정에서의 제2층째 배선형성공정에 의해 형성되어 있다.
다음에 상기 배선(29)의 위를 포함하는 기판전면에 비활성화막(30)을 형성한다. 비활성화막(30)은, 에를들면 CVD법에 의해 퇴적한 산화규소막 및 그위에 플라즈마 CVD법에 의해 퇴적한 질화규소막을 적층한 복합막으로 형성한다.
상기 비활성화막(3())을 형성하는 것에 의해 상기 제1도에 도시한 혼합형 반도체집적회로 장치는 완성된다.
이와 같이 베이스영역(20)의 표면상에 베이스영역과는 역도전형의 불순물을 도입하는 것에 의해 바이폴라 트랜지스터 Tr의 이미터영역(21)을 MISFET의 고농도의 소오스, 드레인 영역과 동일층(동일제조공정)에 형성한 경우에 있어서도 이미터영역(21)의 측면부분(또는 베이스영역(20)의 표면부분)의 PN 접합용량의 증가를 억제할 수 있고. 또한 PN 접합내압을 향상할 수가 있다. 이 때문에 바이폴라 트랜지스터의 차단 주파수 fT를 향상할 수 있으므로, 대출력부하나 워드선과 같은 대용량부하를 더욱 고속으로 충방전할 수 있다.
또, PN 접합내압이 향상되는 것으로 바이폴라 트랜지스터의 전기적 신뢰성을 향상시킬 수가 있다. 또한, 상기 바이폴라 트랜지스터 Tr의 고속화, 고내압화 때문에 제조공정이 증가하는 일은 없다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.
예를들면, 본 발명은 상기 혼합형 반도체 집적회로 장치에 RAM으로서 SRAM을 탑재해도 좋고, 또는 마스크 ROM, EPROM, EEPROM 등의 불휘발성 메모리를 탑재해도 좋다.
또, 본 실시예에서는 LDD 구조의 n 찬넬형 MISFET의 저농도영역(l4a)를 형성하기 위한 불순물의 도입에 의해 바이폴라 트랜지스터의 베이스영역(20)의 표면부근에 저농도의 반도체영역(14b)를 형성하고 있지만 상기 반도체영역(14b)는 MISFET Qn,Qp의 측벽공간(16)을 형성한 후 새로이 저농도의 n형 불순물을 상기 베이스 영역에 도입해도 좋다.
이 경우 상기 n형 볼순물의 도입용 마스크로서 제6도에 도시한 패턴의 포토 레지스트막 PR을 사용할수가 있다.

Claims (12)

  1. 바이폴라 트랜지스터와 MISFET를 포함하는 반도체 집적회로 장치의 제조방법으로서, 반도체 기판의 주면의 MISFET 형성영역의 일부에 게이트 절연막을 개재시켜서 상기 M1SFET의 게이트 전극을 형성하는 공정, 상기 MISFET의 소오드 및 드레인 영역의 일부로서 사용되는 제1도전형의 제1반도체 영역을 형성하기 위해, 상기 게이트 전극의 양끝부의 상기 반도체 기판의 주면에 제1도전형의 제1불순물을 도입하고,또한 상기 MISFET 형성영역과 다른 바이폴라트레지스터 형성영역의 일부의 상기 반도체 기판의 주면에 상기 제1도전형의 제1불순물을 동시에 도입하는 공정, 상기 바이폴라 트랜지스터의 베이스 영역을 형성하기 위해, 상기 바이폴라 트랜지스터 형성영역에 있어서 상기 제1불순물이 도입된 영역에 상기 제1불순물보다도 고불순물 농도이고 또한 상기 제1도전형과 반대의 제2도전형의 제2불순물을 도입하는 공정, 상기 바이폴라 트랜지스터의 이미터 영역을 형성하기 위해, 상기 제1불순물 및 상기 제2불순물의 양쪽이 도입된 영역에 제1도전형의 제3불순물을 도입하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
  2. 제1항에 있어서, 상기 바이폴라 트랜지스터 형성영역의 일부의 상기 반도체 기판의 주면에 상기 제1도전형의 제1불순물을 도입하는 것에 의해 형성된 제2반도체 영역과 상기 제2도전형의 제2불순물을 도입하는 것에 의해 형성된 제3반도체 영역의 각각은 상기 반도체 기판의 표면에서 깊이 방향으로 소정의 깊이를 갖고, 상기 제3반도체 영역은 상기 제2반도체 영역보다 깊게 형성되는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
  3. 제2항에 있어서, 상기 제1불순물 및 상기 제2불순물의 양쪽이 도입된 영역은 상기 제2반도체 영역과 상기 제3반도체 영역이 중첩되는 영역이고, 상기 제2반도체 영역과 상기 제3반도체 영역이 중첩되는 영역은 제2도전형인 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
  4. 제1항에 있어서, 상기 반도체 기판의 주면에 상기 바이폴라 트랜지스터 형성영역의 일부를 둘러싸도록 필드 절연막을 형성하는 공정을 또 포함하고, 상기 바이폴라 트랜지스터 형성영역에 도입된 상기 제1불순물 및 상기 제2불순물의 각각은 상기 필드 절연막에 대해서 자기정합으로 도입되는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
  5. 제1항에 있어서, 상기 반도체 기판의 주면에 상기 MISFET 형성영역을 둘러싸도록 필드 절연막을 형성하는 공정을 또 포함하고, 상기 MISFET 형성영역에 도입된 상기 제1불순물은 상기 필드 절연막 및 상기 게이트 전극에 대해서 자기정합으로 도입되는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
  6. 제5항에 있어서, 상기 게이트 전극의 측벽에 절연막을 형성하는 공정, 상기 게이트 전극 및 상기 절연막에 대해서 자기정합으로 제1도전형의 제4불순물을 상기 MlISFET 형성영역의 상기 반도체 기판의 주면에 도입하는 것에 의해, 제1도전형의 제4반도체 영역을 형성하는 공정을 또 포함하는 반도체 집적회로 장치의 제조방법.
  7. 제6항에 있어서, 상기 제4반도체 영역은 상기 MISFET의 소오스 및 드레인 영역의 일부이고, 상기 제4반도체 영역의 불순물 농도는 상기 제1반도체 영역의 불순물 농도보다 높은 것을 특징으로 하는 반도체집적회로 장치의 제조방법.
  8. 제3항에 있어서, 상기 제2반도체 영역과, 상기 제3반도체 영역이 중첩되는 영역의 불순물 농도는 상기 제2반도체 영역과 상기 제3반도체 영역이 중첩되는 영역의 하부에 위치하는 상기 제3반도체 영역의 불순물 농도보다 낮은 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
  9. 제8항에 있어서, 상기 바이폴라 트랜지스터의 이미터 영역을 형성하기 위해서 상기 제1도전형의 제3불순물을 도입하는 것에 의해 제1도전형의 제5반도체 영역을 형성하고, 상기 제5반도체 영역의 바닥면부는 상기 제2반도체 영역과 상기 제3반도체 영역이 중첩되는 영역 보다도 하부에 위치하는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
  10. 제6항에 있어서. 상기 제3불순물 및 상기 제1불순물은 동일한 불순물 도입공정에서 도입되는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
  11. 제1항에 있어서, 상기 반도체 기판은 제2도전형의 실리콘 기판과 상기 실리콘 기판상에 형성된 제1도전형의 실리콘 에피텔셜층을 포함하고, 상기 MISFET는 상기 실리콘 에피택셜층 중에 형성된 제2도전형의 제6반도체 영역의 주면에 형성되고. 상기 바이폴라 트랜지스터는 상기 실리콘 에피택셜충 증에 형성된 제1도전형의 제7반도체 영역의 주면에 형성되는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
  12. 제11항에 있어서, 제1도전형은 N형이고. 제2도전형은 P형인 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2859288B2 (ja) 1989-03-20 1999-02-17 株式会社日立製作所 半導体集積回路装置及びその製造方法
USRE37424E1 (en) * 1989-06-14 2001-10-30 Stmicroelectronics S.R.L. Mixed technology integrated device comprising complementary LDMOS power transistors, CMOS and vertical PNP integrated structures having an enhanced ability to withstand a relatively high supply voltage
JPH04239760A (ja) * 1991-01-22 1992-08-27 Sharp Corp 半導体装置の製造法
KR930009132B1 (ko) * 1991-04-24 1993-09-23 삼성전자 주식회사 초고집적 반도체 메모리장치의 제조방법
US6432759B1 (en) * 1992-11-24 2002-08-13 Lsi Logic Corporation Method of forming source and drain regions for CMOS devices
DE69409274T2 (de) * 1993-01-12 1998-11-05 Sony Corp Ausgangsschaltung für Ladungsübertragungselement
JP3015717B2 (ja) 1994-09-14 2000-03-06 三洋電機株式会社 半導体装置の製造方法および半導体装置
JP2616569B2 (ja) * 1994-09-29 1997-06-04 日本電気株式会社 半導体集積回路装置の製造方法
JPH08264660A (ja) * 1995-03-24 1996-10-11 Nec Corp 半導体装置の製造方法
US20010048147A1 (en) * 1995-09-14 2001-12-06 Hideki Mizuhara Semiconductor devices passivation film
US6268657B1 (en) 1995-09-14 2001-07-31 Sanyo Electric Co., Ltd. Semiconductor devices and an insulating layer with an impurity
US6326318B1 (en) 1995-09-14 2001-12-04 Sanyo Electric Co., Ltd. Process for producing semiconductor devices including an insulating layer with an impurity
US6825132B1 (en) 1996-02-29 2004-11-30 Sanyo Electric Co., Ltd. Manufacturing method of semiconductor device including an insulation film on a conductive layer
KR100383498B1 (ko) 1996-08-30 2003-08-19 산요 덴키 가부시키가이샤 반도체 장치 제조방법
US6288438B1 (en) 1996-09-06 2001-09-11 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
JP2975934B2 (ja) * 1997-09-26 1999-11-10 三洋電機株式会社 半導体装置の製造方法及び半導体装置
US6690084B1 (en) 1997-09-26 2004-02-10 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
US6794283B2 (en) 1998-05-29 2004-09-21 Sanyo Electric Co., Ltd. Semiconductor device and fabrication method thereof
US6524895B2 (en) 1998-12-25 2003-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP2002539609A (ja) * 1999-03-10 2002-11-19 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ バイポーラトランジスタとコンデンサとを有する半導体装置を製造する方法
US6492211B1 (en) 2000-09-07 2002-12-10 International Business Machines Corporation Method for novel SOI DRAM BICMOS NPN
US6917110B2 (en) * 2001-12-07 2005-07-12 Sanyo Electric Co., Ltd. Semiconductor device comprising an interconnect structure with a modified low dielectric insulation layer
US7586147B2 (en) * 2006-04-17 2009-09-08 Taiwan Semiconductor Manufacturing Co. Ltd. Butted source contact and well strap
US9917168B2 (en) 2013-06-27 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Metal oxide semiconductor field effect transistor having variable thickness gate dielectric
US9583618B2 (en) * 2013-06-27 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Metal oxide semiconductor field effect transistor having asymmetric lightly doped drain regions

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3576475A (en) * 1968-08-29 1971-04-27 Texas Instruments Inc Field effect transistors for integrated circuits and methods of manufacture
US4047217A (en) * 1976-04-12 1977-09-06 Fairchild Camera And Instrument Corporation High-gain, high-voltage transistor for linear integrated circuits
DE3175429D1 (en) * 1981-11-28 1986-11-06 Itt Ind Gmbh Deutsche Process for producing a monolithic integrated circuit having at least one pair of complementary field-effect transistors and at least one bipolar transistor
ATE41836T1 (de) * 1985-06-03 1989-04-15 Siemens Ag Verfahren zum gleichzeitigen herstellen von bipolaren und komplementaeren mos-transistoren auf einem gemeinsamen siliziumsubstrat.

Also Published As

Publication number Publication date
US4962052A (en) 1990-10-09
JPH01264253A (ja) 1989-10-20
KR890016651A (ko) 1989-11-29

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