JP2002539609A - バイポーラトランジスタとコンデンサとを有する半導体装置を製造する方法 - Google Patents
バイポーラトランジスタとコンデンサとを有する半導体装置を製造する方法Info
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- 239000003990 capacitor Substances 0.000 title claims abstract description 80
- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 34
- 238000000034 method Methods 0.000 claims abstract description 76
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 46
- 239000011810 insulating material Substances 0.000 claims abstract description 45
- 238000005530 etching Methods 0.000 claims abstract description 36
- 238000009792 diffusion process Methods 0.000 claims abstract description 7
- 229920005591 polysilicon Polymers 0.000 claims abstract description 5
- 239000004020 conductor Substances 0.000 claims description 55
- 238000000151 deposition Methods 0.000 claims description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 16
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 230000008021 deposition Effects 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 8
- 239000002019 doping agent Substances 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims 1
- 238000005468 ion implantation Methods 0.000 abstract description 3
- 125000006850 spacer group Chemical group 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 239000002131 composite material Substances 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical group [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
- H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
- H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0658—Vertical bipolar transistor in combination with resistors or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
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Abstract
(57)【要約】
ポリエミッタトランジスタ（１）とコンデンサ（２）とを有する半導体装置を製造する方法である。ベース電極（１４）、第１電極（１６，３７）及びエミッタ窓（１８）が、絶縁層（２５）により覆われた第１ポリシリコン層（１３）に同時に形成される。次いで、電極の側壁（２０，３９）と上記エミッタ窓の壁（２３）とが、絶縁材料を付着させ、続いて異方性エッチング処理を行うことにより、絶縁スペーサ（２２，４４）により同時に被覆される。上記トランジスタのベース（８）はイオン打ち込みにより形成される。エミッタ（９）は、第２ポリシリコン層に形成されたエミッタ電極（３０）から拡散により形成される。好ましくは、上記コンデンサの第１電極は、相互に接続された細条（３７）からなるようにする。
Description
【０００１】
本発明は、バイポーラトランジスタとコンデンサとを有する半導体装置を製造
する方法であって、 − 多結晶シリコンの第１層が半導体基体の表面に付着され、該多結晶シリコン
の第１層にはベース電極と第１コンデンサ電極とを備える第１パターンの導体が
形成されると共に、該ベース電極内に位置するエミッタ窓がエッチング形成され
、 − 上記導体の上側及び側面と、上記窓の壁には絶縁材料の層が付着され、その
後、順次に、 − 前記半導体基体における前記トランジスタのベース領域が、前記エミッタ窓
を介するイオンの打ち込み及びドーパントの拡散により、前記エミッタ窓に隣接
する前記ベース電極の縁から形成され、 − 多結晶シリコンの第２層が付着され、該層にはエミッタ電極及び第２コンデ
ンサ電極を備える第２パターンの導体が形成され、 − 前記ベース領域における前記トランジスタのエミッタ領域が、上記エミッタ
電極からドーパントの拡散により形成される、 ような方法に関する。
する方法であって、 − 多結晶シリコンの第１層が半導体基体の表面に付着され、該多結晶シリコン
の第１層にはベース電極と第１コンデンサ電極とを備える第１パターンの導体が
形成されると共に、該ベース電極内に位置するエミッタ窓がエッチング形成され
、 − 上記導体の上側及び側面と、上記窓の壁には絶縁材料の層が付着され、その
後、順次に、 − 前記半導体基体における前記トランジスタのベース領域が、前記エミッタ窓
を介するイオンの打ち込み及びドーパントの拡散により、前記エミッタ窓に隣接
する前記ベース電極の縁から形成され、 − 多結晶シリコンの第２層が付着され、該層にはエミッタ電極及び第２コンデ
ンサ電極を備える第２パターンの導体が形成され、 − 前記ベース領域における前記トランジスタのエミッタ領域が、上記エミッタ
電極からドーパントの拡散により形成される、 ような方法に関する。
【０００２】
斯様な方法は、単一のトランジスタと単一のコンデンサとを有する半導体装置
、及び複数のこれらの素子を有するような集積回路が製造されるのを可能にする
。該トランジスタは、前記ベース電極に形成されたエミッタ窓により形成される
ベース領域及びエミッタ領域を有している。ポリエミッタトランジスタ（polyem
itter transistor）とも呼ばれる、斯かるトランジスタは非常に小さく具現化す
ることができ、特に移動体電話信号のような非常に高い周波数の信号を処理する
のに好適に使用することができる。前記コンデンサも前記半導体基体の表面上に
形成されるので、コンデンサを相互に及びトランジスタに接続する導体トラック
は非常に短くなる。このお陰で、本方法は、上記の高周波信号を処理するような
集積回路を製造するのに非常に好適に使用することができる。
、及び複数のこれらの素子を有するような集積回路が製造されるのを可能にする
。該トランジスタは、前記ベース電極に形成されたエミッタ窓により形成される
ベース領域及びエミッタ領域を有している。ポリエミッタトランジスタ（polyem
itter transistor）とも呼ばれる、斯かるトランジスタは非常に小さく具現化す
ることができ、特に移動体電話信号のような非常に高い周波数の信号を処理する
のに好適に使用することができる。前記コンデンサも前記半導体基体の表面上に
形成されるので、コンデンサを相互に及びトランジスタに接続する導体トラック
は非常に短くなる。このお陰で、本方法は、上記の高周波信号を処理するような
集積回路を製造するのに非常に好適に使用することができる。
【０００３】 米国特許第5,336,632号は冒頭の段落で述べてような型式の方法を記載してお
り、該方法においては、前記多結晶シリコンの第１層の付着の後に、先ず該層に
前記ベース電極及び第１コンデンサ電極を有する第１パターンの導体が第１異方
性エッチング処理を用いて形成される。次いで、この導体のパターンに絶縁材料
の第１複合層が付着されるが、該複合層は窒化シリコンの底部層と、酸化シリコ
ンの中間層と、窒化シリコンの頂部層とからなっている。次いで、第２異方性エ
ッチング処理により、上記絶縁材料の第１複合層及び前記多結晶シリコンの第１
層の両方に前記エミッタ窓が形成される。次ぎに、このようにして形成された上
記エミッタ窓の壁には、絶縁材料の第２層を付着すると共に、次いで、この層を
表面と平行に延びるその部分が再び除去されてしまうまで異方性エッチング処理
することにより絶縁材料の層が設けられる。多結晶シリコンの第２層の付着前に
、上記絶縁材料の第１複合層の頂部層及び中間層を除去するために、第３エッチ
ング処理が前記第１コンデンサ電極の位置で実行される。このようにして、両コ
ンデンサ電極の間に比較的薄い誘電体を有するようなコンデンサが形成される。
り、該方法においては、前記多結晶シリコンの第１層の付着の後に、先ず該層に
前記ベース電極及び第１コンデンサ電極を有する第１パターンの導体が第１異方
性エッチング処理を用いて形成される。次いで、この導体のパターンに絶縁材料
の第１複合層が付着されるが、該複合層は窒化シリコンの底部層と、酸化シリコ
ンの中間層と、窒化シリコンの頂部層とからなっている。次いで、第２異方性エ
ッチング処理により、上記絶縁材料の第１複合層及び前記多結晶シリコンの第１
層の両方に前記エミッタ窓が形成される。次ぎに、このようにして形成された上
記エミッタ窓の壁には、絶縁材料の第２層を付着すると共に、次いで、この層を
表面と平行に延びるその部分が再び除去されてしまうまで異方性エッチング処理
することにより絶縁材料の層が設けられる。多結晶シリコンの第２層の付着前に
、上記絶縁材料の第１複合層の頂部層及び中間層を除去するために、第３エッチ
ング処理が前記第１コンデンサ電極の位置で実行される。このようにして、両コ
ンデンサ電極の間に比較的薄い誘電体を有するようなコンデンサが形成される。
【０００４】 ベース電極及び第１コンデンサ電極を有する上記導体パターンを形成するため
、並びに上記ベース電極内に位置するエミッタ窓を形成するため、上記既知の方
法は２つの異方性エッチング工程を使用している。第１異方性エッチング工程は
上記導体パターンを形成するために使用され、第２のものは上記エミッタ窓を形
成するために使用されている。このようなエッチング工程を実施するには、上記
多結晶シリコンの第１層にフォトレジストマスクを２回塗布しなければならない
。第２のフォトレジストマスクは第１フォトレジストマスクにより形成された上
記ベース電極に対して位置合わせされなければならない。
、並びに上記ベース電極内に位置するエミッタ窓を形成するため、上記既知の方
法は２つの異方性エッチング工程を使用している。第１異方性エッチング工程は
上記導体パターンを形成するために使用され、第２のものは上記エミッタ窓を形
成するために使用されている。このようなエッチング工程を実施するには、上記
多結晶シリコンの第１層にフォトレジストマスクを２回塗布しなければならない
。第２のフォトレジストマスクは第１フォトレジストマスクにより形成された上
記ベース電極に対して位置合わせされなければならない。
【０００５】
本発明の１つの目的は、より簡単な方法を提供することにある。これを達成す
るため、冒頭の段落で述べてような方法は、前記半導体基体上への前記多結晶シ
リコンの第１層の付着の後に、先ず該第１層上には絶縁材料の第１層が付着され
、その後、前記第１パターンの導体及び前記エミッタ窓の両方が上記両層にエッ
チング形成され、その後、前記導体の側面と前記エミッタ窓の壁とには、絶縁材
料の第２層を付着すると共に該第２層を前記表面と平行に延びる該層の部分が再
び除去されてしまうまで異方的にエッチング処理することにより、絶縁材料の層
が同時に設けられることを特徴とする。
るため、冒頭の段落で述べてような方法は、前記半導体基体上への前記多結晶シ
リコンの第１層の付着の後に、先ず該第１層上には絶縁材料の第１層が付着され
、その後、前記第１パターンの導体及び前記エミッタ窓の両方が上記両層にエッ
チング形成され、その後、前記導体の側面と前記エミッタ窓の壁とには、絶縁材
料の第２層を付着すると共に該第２層を前記表面と平行に延びる該層の部分が再
び除去されてしまうまで異方的にエッチング処理することにより、絶縁材料の層
が同時に設けられることを特徴とする。
【０００６】 上記第１パターンの導体及びエミッタ窓は、上記多結晶シリコンの第１層に同
時にエッチング形成される。これは、１つのフォトレジストマスクしか必要とし
ない。
時にエッチング形成される。これは、１つのフォトレジストマスクしか必要とし
ない。
【０００７】 上記第１パターンの導体は上記多結晶シリコンの第１層に、該第１層が絶縁材
料の第１層により被覆された後に、エッチング形成される。このように、エッチ
ング処理された後に、上記導体には、それらの上面に絶縁材料の層が自動的に設
けられていることになる。
料の第１層により被覆された後に、エッチング形成される。このように、エッチ
ング処理された後に、上記導体には、それらの上面に絶縁材料の層が自動的に設
けられていることになる。
【０００８】 上記多結晶シリコンの第１層における上記第１パターンの導体及びエミッタ窓
の形成後、上記絶縁材料の第２層が付着されると共に、該層の上記表面と平行に
延びる部分が再び除去されてしまうまで異方性エッチング処理される。上記エミ
ッタ窓の壁とは別に、上記導体の側面には、かくして、絶縁材料の層が自動的に
設けられることになる。
の形成後、上記絶縁材料の第２層が付着されると共に、該層の上記表面と平行に
延びる部分が再び除去されてしまうまで異方性エッチング処理される。上記エミ
ッタ窓の壁とは別に、上記導体の側面には、かくして、絶縁材料の層が自動的に
設けられることになる。
【０００９】 上記多結晶シリコンの第１層上に付着された上記絶縁材料の第１層は、上記第
２コンデンサ電極が形成される前に、上記第１コンデンサ電極の位置において該
層の厚さの一部にわたりエッチング除去することができる。この結果、比較的薄
い誘電体を有するコンデンサが形成される。これは、他の例として、既知の方法
におけるように、上記絶縁材料の第１層として底部層、中間層及び上部層を有す
る複合層を付着し、上記中間層及び上部層が上記第１コンデンサ電極の位置にお
いて除去されるようにすることにより、実現することもできる。何れの場合にお
いても、比較的大きな容量を有するコンデンサの形成は、上記絶縁材料の第１層
上へのフォトレジストマスクの付着を必要とする。しかしながら、好ましくは、
一層大きな容量は、本発明に従い、上記第２コンデンサ電極を該電極が上記第１
コンデンサ電極の上側及び側面の両方を覆うように形成することにより得られる
ようにする。本発明による方法においては、第１コンデンサ電極の側面及び上記
エミッタ窓の壁には、絶縁材料の同様の層が同時に設けられる。この層は比較的
薄い。第２コンデンサ電極は第１コンデンサ電極の側面を越えて延在するので、
該側面は当該コンデンサの容量の大きさに寄与することになる。このようにして
、大きな容量を有するコンデンサを、追加のフォトレジストマスクを用いること
なく、且つ、この容量の増加が当該半導体基体の表面上で大きな面積を占めるこ
となく、形成することができる。
２コンデンサ電極が形成される前に、上記第１コンデンサ電極の位置において該
層の厚さの一部にわたりエッチング除去することができる。この結果、比較的薄
い誘電体を有するコンデンサが形成される。これは、他の例として、既知の方法
におけるように、上記絶縁材料の第１層として底部層、中間層及び上部層を有す
る複合層を付着し、上記中間層及び上部層が上記第１コンデンサ電極の位置にお
いて除去されるようにすることにより、実現することもできる。何れの場合にお
いても、比較的大きな容量を有するコンデンサの形成は、上記絶縁材料の第１層
上へのフォトレジストマスクの付着を必要とする。しかしながら、好ましくは、
一層大きな容量は、本発明に従い、上記第２コンデンサ電極を該電極が上記第１
コンデンサ電極の上側及び側面の両方を覆うように形成することにより得られる
ようにする。本発明による方法においては、第１コンデンサ電極の側面及び上記
エミッタ窓の壁には、絶縁材料の同様の層が同時に設けられる。この層は比較的
薄い。第２コンデンサ電極は第１コンデンサ電極の側面を越えて延在するので、
該側面は当該コンデンサの容量の大きさに寄与することになる。このようにして
、大きな容量を有するコンデンサを、追加のフォトレジストマスクを用いること
なく、且つ、この容量の増加が当該半導体基体の表面上で大きな面積を占めるこ
となく、形成することができる。
【００１０】 上記容量は、上記第１パターンの導体の形成において、第１コンデンサ電極が
互いに平行に延びる相互接続された多数の細条からなるように形成される場合は
、更に一層増加される。全ての細条の側面は上記絶縁材料の第２層により自動的
に被覆されるが、該層は前述したように非常に薄くすることができる。このよう
にして、細条無しのコンデンサよりも大幅に大きな容量を持つコンデンサを同じ
大きさの表面上に形成することができる。
互いに平行に延びる相互接続された多数の細条からなるように形成される場合は
、更に一層増加される。全ての細条の側面は上記絶縁材料の第２層により自動的
に被覆されるが、該層は前述したように非常に薄くすることができる。このよう
にして、細条無しのコンデンサよりも大幅に大きな容量を持つコンデンサを同じ
大きさの表面上に形成することができる。
【００１１】 好ましくは、前記エミッタ窓の壁及び前記導体の側面を覆うために、前記絶縁
材料の第２層の付着の後に絶縁材料の第３層が付着され、その後この第３層は該
第３層の前記表面と平行に延びる部分が再び除去されるまで異方的にエッチング
処理され、その後順次に、前記第２層の露出部分及び、最終的に、前記第３層の
残存部分が除去されるようにする。このようにして、非常に薄い絶縁層を第１コ
ンデンサ電極の側面上に形成することができ、これにより該側面の当該コンデン
サの容量に対する寄与を一層大きくすることができる。
材料の第２層の付着の後に絶縁材料の第３層が付着され、その後この第３層は該
第３層の前記表面と平行に延びる部分が再び除去されるまで異方的にエッチング
処理され、その後順次に、前記第２層の露出部分及び、最終的に、前記第３層の
残存部分が除去されるようにする。このようにして、非常に薄い絶縁層を第１コ
ンデンサ電極の側面上に形成することができ、これにより該側面の当該コンデン
サの容量に対する寄与を一層大きくすることができる。
【００１２】 本発明の、これらの及び他の特徴は以下に記載する実施例から明らかとなり、
また斯かる実施例を参照して解説されるであろう。
また斯かる実施例を参照して解説されるであろう。
【００１３】 尚、図面における各図は概念的なものであって寸法通りではなく、同様の符号
は同様の部分を参照している。
は同様の部分を参照している。
【００１４】
図１ないし５はバイポーラトランジスタ１とコンデンサ２とを有する半導体装
置の製造における第１例の幾つかの段階の断面図であり、図６は平面図である。
ここではシリコンのスライス３である、半導体基体から開始するが、該半導体基
体はｃｃ当たり約１０１５のホウ素原子のｐ型の軽度のドーピングで設けられる
。また、該半導体基体には、ｃｃ当たり約１０１５の砒素原子のｎ型の軽度のド
ーピングで設けられたエピタキシャル頂部層４と、ｃｃ当たり１０１９の砒素原
子のｎ型の重度のドーピングで設けられた埋込層５とが設けられる。半導体基体
３には、通常の方法でフィールド酸化物６が設けられる。このフィールド酸化物
６は、前記トランジスタのベース領域８とエミッタ領域９とが形成されるであろ
う活性領域７を囲んでいる。該活性領域７における上記埋込層５に直に隣接する
部分は、上記トランジスタのコレクタ領域１０を形成する。該コレクタ領域は、
埋込層５と、フィールド酸化物６により囲まれた接続領域１１により接触される
。
置の製造における第１例の幾つかの段階の断面図であり、図６は平面図である。
ここではシリコンのスライス３である、半導体基体から開始するが、該半導体基
体はｃｃ当たり約１０１５のホウ素原子のｐ型の軽度のドーピングで設けられる
。また、該半導体基体には、ｃｃ当たり約１０１５の砒素原子のｎ型の軽度のド
ーピングで設けられたエピタキシャル頂部層４と、ｃｃ当たり１０１９の砒素原
子のｎ型の重度のドーピングで設けられた埋込層５とが設けられる。半導体基体
３には、通常の方法でフィールド酸化物６が設けられる。このフィールド酸化物
６は、前記トランジスタのベース領域８とエミッタ領域９とが形成されるであろ
う活性領域７を囲んでいる。該活性領域７における上記埋込層５に直に隣接する
部分は、上記トランジスタのコレクタ領域１０を形成する。該コレクタ領域は、
埋込層５と、フィールド酸化物６により囲まれた接続領域１１により接触される
。
【００１５】 上記フィールド酸化物６、活性領域７及び接続領域１１は、半導体基体３の表
面１２に隣接している。この表面１２上には、通常の方法により、ｃｃ当たり約
１０２０原子でｐ型にドープされた、多結晶シリコンの第１の約５００ｎｍ厚の
層１３が付着される。この層１３には、ベース電極１４及び第１コンデンサ電極
１６を伴う、第１パターンの導体１４、１５、１６、１７が形成される。更に、
上記多結晶シリコンの層にはエミッタ窓１８がエッチング形成されるが、該エミ
ッタ窓はベース電極１４内に配置される。このエッチング処理の過程において、
上記フィールド酸化物が局部的に露出される。これは終点の検出を可能にし、こ
れにより、上記エッチング処理は上記フィールド酸化物のみならず上記活性領域
が露出されるやいなや停止することができる。
面１２に隣接している。この表面１２上には、通常の方法により、ｃｃ当たり約
１０２０原子でｐ型にドープされた、多結晶シリコンの第１の約５００ｎｍ厚の
層１３が付着される。この層１３には、ベース電極１４及び第１コンデンサ電極
１６を伴う、第１パターンの導体１４、１５、１６、１７が形成される。更に、
上記多結晶シリコンの層にはエミッタ窓１８がエッチング形成されるが、該エミ
ッタ窓はベース電極１４内に配置される。このエッチング処理の過程において、
上記フィールド酸化物が局部的に露出される。これは終点の検出を可能にし、こ
れにより、上記エッチング処理は上記フィールド酸化物のみならず上記活性領域
が露出されるやいなや停止することができる。
【００１６】 導体１４、１５、１６、１７には、頂部側１９及び側面２０に、絶縁材料の層
２１、２２が各々設けられる。また、前記窓１８には、その壁２３上に絶縁材料
の層２４が設けられる。この目的のため、半導体基体３の表面１２上への多結晶
シリコンの第１層１３の付着の後、該層１３上に絶縁材料の第１層２５が付着さ
れる。本例では、この絶縁材料の第１層は、シリコン酸化物（酸化シリコン）の
通常の約３００ｎｍ厚の層である。次いで、図１に示すフォトレジストマスク２
６が設けられ、その後、両層１３及び２５に、第１導体パターン１４、１５、１
６、１７及びエミッタ窓１８が同時にエッチング形成される。次いで、導体１４
、１５、１６、１７の側面２０及びエミッタ窓１８の壁２３に、図３に示すよう
に絶縁材料の第２層２７を付着すると共に、次いで該層を表面１２と平行な各部
分が再び除去されるまで異方性エッチング処理することにより、絶縁材料の層２
２、２４が同時に設けられる。本例では、絶縁材料の層２７は、窒化シリコンの
約１００ｎｍ厚の層である。
２１、２２が各々設けられる。また、前記窓１８には、その壁２３上に絶縁材料
の層２４が設けられる。この目的のため、半導体基体３の表面１２上への多結晶
シリコンの第１層１３の付着の後、該層１３上に絶縁材料の第１層２５が付着さ
れる。本例では、この絶縁材料の第１層は、シリコン酸化物（酸化シリコン）の
通常の約３００ｎｍ厚の層である。次いで、図１に示すフォトレジストマスク２
６が設けられ、その後、両層１３及び２５に、第１導体パターン１４、１５、１
６、１７及びエミッタ窓１８が同時にエッチング形成される。次いで、導体１４
、１５、１６、１７の側面２０及びエミッタ窓１８の壁２３に、図３に示すよう
に絶縁材料の第２層２７を付着すると共に、次いで該層を表面１２と平行な各部
分が再び除去されるまで異方性エッチング処理することにより、絶縁材料の層２
２、２４が同時に設けられる。本例では、絶縁材料の層２７は、窒化シリコンの
約１００ｎｍ厚の層である。
【００１７】 窒化シリコン層２７の接着性を改善するために、追加的に、該窒化シリコン層
２７の付着に先立ち、導体１４、１５、１６、１７の側面２０上及び窓１８の壁
２３上に、熱酸化により最大で１０ｎｍ厚の酸化シリコン層（図示略）を形成す
ることができる。この処理においては、活性領域７及び接続領域１１の表面上に
も酸化シリコンの薄い層が形成される。前記位置においては、層２２及び２４の
形成後に、該シリコン酸化物は再びエッチング除去されなければならない。
２７の付着に先立ち、導体１４、１５、１６、１７の側面２０上及び窓１８の壁
２３上に、熱酸化により最大で１０ｎｍ厚の酸化シリコン層（図示略）を形成す
ることができる。この処理においては、活性領域７及び接続領域１１の表面上に
も酸化シリコンの薄い層が形成される。前記位置においては、層２２及び２４の
形成後に、該シリコン酸化物は再びエッチング除去されなければならない。
【００１８】 図４に示す構造が形成された後、通常の方法により前記活性領域７に、トラン
ジスタ１のベース領域８が、エミッタ窓１８を介してのイオンの打ち込み及びド
ーパントの拡散により、ベース電極１４の該エミッタ窓１８に隣接する縁２８か
ら形成される。このようにして、ベース領域８はｃｃ当たり約１０１８のホウ素
原子でドープされ、一方、拡散の結果として上記縁２８の下に位置する該ベース
領域の部分２９はｃｃ当たり約１０２０ホウ素原子でドープされる。
ジスタ１のベース領域８が、エミッタ窓１８を介してのイオンの打ち込み及びド
ーパントの拡散により、ベース電極１４の該エミッタ窓１８に隣接する縁２８か
ら形成される。このようにして、ベース領域８はｃｃ当たり約１０１８のホウ素
原子でドープされ、一方、拡散の結果として上記縁２８の下に位置する該ベース
領域の部分２９はｃｃ当たり約１０２０ホウ素原子でドープされる。
【００１９】 次いで、多結晶シリコンの第２層が付着されるが、該層はｃｃ当たり約１０２ ０ 砒素原子でドープされたｎ型である。この層には、エミッタ電極３０、該電極
に接続された導体３１、第２コンデンサ電極３２及び該電極に接続された導体３
３を有する導体３０、３１、３２、３３の第２パターン、並びに前記接続領域１
１に、従って前記トランジスタのコレクタ領域１０に接続された接続電極３４が
形成される。トランジスタ１のエミッタ領域９は、ベース領域８に上記エミッタ
電極３０からドーパントの拡散により形成される。この領域９は、ｃｃ当たり約
３・１０２０の砒素原子でドープされる。
に接続された導体３１、第２コンデンサ電極３２及び該電極に接続された導体３
３を有する導体３０、３１、３２、３３の第２パターン、並びに前記接続領域１
１に、従って前記トランジスタのコレクタ領域１０に接続された接続電極３４が
形成される。トランジスタ１のエミッタ領域９は、ベース領域８に上記エミッタ
電極３０からドーパントの拡散により形成される。この領域９は、ｃｃ当たり約
３・１０２０の砒素原子でドープされる。
【００２０】 本例は、単一のトランジスタ１及び単一のコンデンサ２を有する半導体装置の
製造を示している。しかしながら、実際には、本方法は複数のこれら素子を有す
るような集積回路を製造するために使用されるであろう。トランジスタ１は、ベ
ース電極１４内に形成されるエミッタ窓を介して形成されるようなベース領域８
及びエミッタ領域９を有している。該エミッタ窓は、例えば２μｍの長さ及び１
μｍの幅を有している。ポリエミッタトランジスタとも呼ばれる斯様なトランジ
スタは、非常に小さく具現化することができ、移動体電話信号のような非常に高
い周波数の信号を処理するのに非常に好適に使用することができる。上記コンデ
ンサも半導体基体の表面上に形成されるので、コンデンサを相互に及びトランジ
スタに接続する導体トラックは非常に短くなる。結果として、本方法は上記高周
波数信号を処理する集積回路を製造するのに非常に好適に使用することができる
。
製造を示している。しかしながら、実際には、本方法は複数のこれら素子を有す
るような集積回路を製造するために使用されるであろう。トランジスタ１は、ベ
ース電極１４内に形成されるエミッタ窓を介して形成されるようなベース領域８
及びエミッタ領域９を有している。該エミッタ窓は、例えば２μｍの長さ及び１
μｍの幅を有している。ポリエミッタトランジスタとも呼ばれる斯様なトランジ
スタは、非常に小さく具現化することができ、移動体電話信号のような非常に高
い周波数の信号を処理するのに非常に好適に使用することができる。上記コンデ
ンサも半導体基体の表面上に形成されるので、コンデンサを相互に及びトランジ
スタに接続する導体トラックは非常に短くなる。結果として、本方法は上記高周
波数信号を処理する集積回路を製造するのに非常に好適に使用することができる
。
【００２１】 上述した第１の例及び以下に示す例では、第１パターンの導体１４、１５、１
６、１７及びエミッタ窓１８は、多結晶シリコンの第１層１３に同時に形成され
る。これは、単一のフォトレジストマスク２６しか要しない。
６、１７及びエミッタ窓１８は、多結晶シリコンの第１層１３に同時に形成され
る。これは、単一のフォトレジストマスク２６しか要しない。
【００２２】 導体１４、１５、１６、１７及びエミッタ窓１８は単一のフォトレジストマス
ク２６のみを使用して同時に形成され、更に、導体１４、１５、１６、１７及び
エミッタ窓１８の壁２３には絶縁層２２、２４が簡単な方法で同時に設けられる
。図示されるであろう全ての例において、第１パターンの導体１４、１５、１６
、１７は、多結晶シリコンの第１層１３に、該層が絶縁材料の第１層２５により
被覆された後にエッチング形成される。結果として、エッチング処理後に、導体
１４、１５、１６、１７の上側１９には絶縁材料の層２１が自動的に設けられて
いることになる。図示されるであろう全ての例では、共通に、多結晶シリコンの
第１層における第１パターンの導体１４、１５、１６、１７及びエミッタ窓１８
の形成の後に、絶縁材料の第２層２７が付着されると共に、続いて該層の前記面
に平行に延びる各部分が再び除去されてしまうまで異方性エッチング処理される
。エミッタ窓１８の壁２３は別として、導体１４、１５、１６、１７の側面２０
には、かくして、絶縁材料の層が自動的に設けられることになる。
ク２６のみを使用して同時に形成され、更に、導体１４、１５、１６、１７及び
エミッタ窓１８の壁２３には絶縁層２２、２４が簡単な方法で同時に設けられる
。図示されるであろう全ての例において、第１パターンの導体１４、１５、１６
、１７は、多結晶シリコンの第１層１３に、該層が絶縁材料の第１層２５により
被覆された後にエッチング形成される。結果として、エッチング処理後に、導体
１４、１５、１６、１７の上側１９には絶縁材料の層２１が自動的に設けられて
いることになる。図示されるであろう全ての例では、共通に、多結晶シリコンの
第１層における第１パターンの導体１４、１５、１６、１７及びエミッタ窓１８
の形成の後に、絶縁材料の第２層２７が付着されると共に、続いて該層の前記面
に平行に延びる各部分が再び除去されてしまうまで異方性エッチング処理される
。エミッタ窓１８の壁２３は別として、導体１４、１５、１６、１７の側面２０
には、かくして、絶縁材料の層が自動的に設けられることになる。
【００２３】 多結晶シリコンの第１層１３に付着された絶縁材料の第１層２５は、第２コン
デンサ電極３２が形成される前に、第１コンデンサ電極１６の位置において厚さ
の一部にわたりエッチング除去することができる。このようにして、比較的薄い
誘電体を有するコンデンサ２が形成される。しかしながら、これを達成するため
には、絶縁材料の第１層２５の上にフォトレジストマスクを設ける必要がある。
好ましくは、図５及び６に示すように、第２コンデンサ電極３２を、該電極が第
１コンデンサ電極１６の上側１９及び側面２０の両方を覆うように形成すること
により、一層大きな容量が実現されるようにする。第１の例に示すように、側面
２０に付着される層の厚さは、例えば約１００ｎｍと比較的に薄いものである。
第２コンデンサ電極３２は第１コンデンサ電極の側面２０を越えて延在するので
、該側面２０が当該コンデンサの容量の大きさに寄与する。これは、大きな容量
を有するコンデンサが、追加のフォトレジストマスクを用いることなく、且つ、
当該半導体基体の表面上に一層多くの面積を占めることなく、形成されることを
可能にする。１００μｍの長さ及び幅を持ち、上側１９を３００ｎｍ厚の酸化シ
リコン層で覆われたサブ電極１６を備えるコンデンサは、１００ｎｍ厚の窒化シ
リコン層により覆われた１μｍの高さを持つ上記側面の寄与により、約１０％増
加される。
デンサ電極３２が形成される前に、第１コンデンサ電極１６の位置において厚さ
の一部にわたりエッチング除去することができる。このようにして、比較的薄い
誘電体を有するコンデンサ２が形成される。しかしながら、これを達成するため
には、絶縁材料の第１層２５の上にフォトレジストマスクを設ける必要がある。
好ましくは、図５及び６に示すように、第２コンデンサ電極３２を、該電極が第
１コンデンサ電極１６の上側１９及び側面２０の両方を覆うように形成すること
により、一層大きな容量が実現されるようにする。第１の例に示すように、側面
２０に付着される層の厚さは、例えば約１００ｎｍと比較的に薄いものである。
第２コンデンサ電極３２は第１コンデンサ電極の側面２０を越えて延在するので
、該側面２０が当該コンデンサの容量の大きさに寄与する。これは、大きな容量
を有するコンデンサが、追加のフォトレジストマスクを用いることなく、且つ、
当該半導体基体の表面上に一層多くの面積を占めることなく、形成されることを
可能にする。１００μｍの長さ及び幅を持ち、上側１９を３００ｎｍ厚の酸化シ
リコン層で覆われたサブ電極１６を備えるコンデンサは、１００ｎｍ厚の窒化シ
リコン層により覆われた１μｍの高さを持つ上記側面の寄与により、約１０％増
加される。
【００２４】 図７ないし１１は、バイポーラトランジスタ１とコンデンサ２とを有する半導
体装置の製造の第２の例における幾つかの段階の断面図である。この方法におい
ては、コンデンサ２は本方法の上記第１実施例におけるものよりも大きな容量を
持つコンデンサ２が得られる。図７は、当該製造工程における図１に示したもの
と現実に対応するような段階を示している。この場合においても、前記表面１２
は多結晶シリコンの第１層１３及び絶縁材料の層２５が設けられる。次いで、そ
の上にフォトレジストマスク３５、３６が形成される。当該フォトレジストマス
クは、ベース電極１４、エミッタ窓１８並びに導体１５及び１７の形成のための
パターン３５とは別に、第１コンデンサ電極１６の形成のための細条を備えるパ
ターン３６を有している。第１パターンの導体１４、１５、１７及び第１コンデ
ンサ電極３７、３８は同時に形成されるが、該コンデンサ電極は中間部３８によ
り相互接続された多数の平行な細条３７からなっている。全ての細条３７の側面
３９は第２絶縁層２２により自動的に覆われ、該層は、先に示したように、非常
に薄くすることができる。形成される該コンデンサの容量は、上記細条の側面か
らの寄与により主に決まる。これは、同一の寸法を持つ表面上に、その容量が細
条無しのコンデンサのものよりも大幅に大きなコンデンサが形成されることを可
能にする。
体装置の製造の第２の例における幾つかの段階の断面図である。この方法におい
ては、コンデンサ２は本方法の上記第１実施例におけるものよりも大きな容量を
持つコンデンサ２が得られる。図７は、当該製造工程における図１に示したもの
と現実に対応するような段階を示している。この場合においても、前記表面１２
は多結晶シリコンの第１層１３及び絶縁材料の層２５が設けられる。次いで、そ
の上にフォトレジストマスク３５、３６が形成される。当該フォトレジストマス
クは、ベース電極１４、エミッタ窓１８並びに導体１５及び１７の形成のための
パターン３５とは別に、第１コンデンサ電極１６の形成のための細条を備えるパ
ターン３６を有している。第１パターンの導体１４、１５、１７及び第１コンデ
ンサ電極３７、３８は同時に形成されるが、該コンデンサ電極は中間部３８によ
り相互接続された多数の平行な細条３７からなっている。全ての細条３７の側面
３９は第２絶縁層２２により自動的に覆われ、該層は、先に示したように、非常
に薄くすることができる。形成される該コンデンサの容量は、上記細条の側面か
らの寄与により主に決まる。これは、同一の寸法を持つ表面上に、その容量が細
条無しのコンデンサのものよりも大幅に大きなコンデンサが形成されることを可
能にする。
【００２５】 第１パターンの導体１４、１５、１７、３７、３８の形成後、図８に示すよう
な構造には、前記第１の例と同様に絶縁層２７が設けられるが、この場合も、該
層は約１００ｎｍ厚の窒化シリコンの層である。この層は、再び、上記表面１２
と平行に延びる部分がエッチング除去されてしまうまで異方性エッチング処理を
受けるが、導体１４、１５、１７、３７、３８の側面上の層２２及びエミッタ窓
１８の壁２３上の層２４は、そのまま残る。本例においても、最後に、多結晶シ
リコンの第２層に、エミッタ電極３０及び第２コンデンサ電極３２が形成される
。該第２コンデンサ電極３２は、上記細条３７の表面にならう。
な構造には、前記第１の例と同様に絶縁層２７が設けられるが、この場合も、該
層は約１００ｎｍ厚の窒化シリコンの層である。この層は、再び、上記表面１２
と平行に延びる部分がエッチング除去されてしまうまで異方性エッチング処理を
受けるが、導体１４、１５、１７、３７、３８の側面上の層２２及びエミッタ窓
１８の壁２３上の層２４は、そのまま残る。本例においても、最後に、多結晶シ
リコンの第２層に、エミッタ電極３０及び第２コンデンサ電極３２が形成される
。該第２コンデンサ電極３２は、上記細条３７の表面にならう。
【００２６】 １μｍの間隔で配置された１μｍ幅の細条を有し、これら細条が上側において
３００ｎｍの酸化シリコンにより被覆され、側面においては１００ｎｍの窒化シ
リコンにより覆われるような斯様にして形成されたコンデンサは、等しい表面面
積を占め、且つ、酸化シリコンの等しい厚さ（３００ｎｍ）の層により被覆され
た分割されていない第１コンデンサ電極を有するコンデンサのものの約４倍であ
るような容量を有する。
３００ｎｍの酸化シリコンにより被覆され、側面においては１００ｎｍの窒化シ
リコンにより覆われるような斯様にして形成されたコンデンサは、等しい表面面
積を占め、且つ、酸化シリコンの等しい厚さ（３００ｎｍ）の層により被覆され
た分割されていない第１コンデンサ電極を有するコンデンサのものの約４倍であ
るような容量を有する。
【００２７】 図１２ないし１６に示す断面図及び図１７に示す平面図は、バイポーラトラン
ジスタ１とコンデンサ２とを有する半導体装置の製造における第３の例の幾つか
の段階を図示している。この方法においては、一層大きな容量を有するコンデン
サ２が得られる。図１２は、当該製造工程における図８に示したものと略対応す
る段階を示している。本方法のこの実施例においては、絶縁材料の第２層４０の
付着に続いて、エミッタ窓１８の壁２３及び導体１４、１５、１７、３７、３８
の側面２０、３９を覆うように絶縁材料の第３層４１が付着される。この例にお
いては、第２層４０は窒化シリコンの約４０ｎｍ厚の層であり、第３層４１は多
結晶シリコンの約２００ｎｍ厚の層である。
ジスタ１とコンデンサ２とを有する半導体装置の製造における第３の例の幾つか
の段階を図示している。この方法においては、一層大きな容量を有するコンデン
サ２が得られる。図１２は、当該製造工程における図８に示したものと略対応す
る段階を示している。本方法のこの実施例においては、絶縁材料の第２層４０の
付着に続いて、エミッタ窓１８の壁２３及び導体１４、１５、１７、３７、３８
の側面２０、３９を覆うように絶縁材料の第３層４１が付着される。この例にお
いては、第２層４０は窒化シリコンの約４０ｎｍ厚の層であり、第３層４１は多
結晶シリコンの約２００ｎｍ厚の層である。
【００２８】 上記第３層４１は、表面１２と平行に延びる各部分が再び除去されてしまうま
で異方的にエッチング処理され、該層４１の各部分４２はそのまま残存する。続
いて、図１５に示すように、第２層４０の露出部分４３、そして最終的に、第３
層４１の残存部分４２が順次除去される。かくして、第２層４０のＬ字状部分４
４が、前記導体の側面２０及び３９上、並びに前記窓の壁２３上に残存する。こ
れらのＬ字状部分４４は、エミッタ領域９の形成時に該エミッタ領域９とベース
電極１４との間の短絡を防止するように作用する。これらのＬ字状部分は上記表
面の一部に延在するので、これら部分は極めて薄く、本例では４０ｎｍに、なる
ように具現化することができる。結果として、第１コンデンサ電極３７の側面３
９からの寄与は比較的大きくなる。第２の例で示したのと同様のコンデンサ２の
寸法において、該コンデンサ２の容量は係数２だけ増加させることができる。
で異方的にエッチング処理され、該層４１の各部分４２はそのまま残存する。続
いて、図１５に示すように、第２層４０の露出部分４３、そして最終的に、第３
層４１の残存部分４２が順次除去される。かくして、第２層４０のＬ字状部分４
４が、前記導体の側面２０及び３９上、並びに前記窓の壁２３上に残存する。こ
れらのＬ字状部分４４は、エミッタ領域９の形成時に該エミッタ領域９とベース
電極１４との間の短絡を防止するように作用する。これらのＬ字状部分は上記表
面の一部に延在するので、これら部分は極めて薄く、本例では４０ｎｍに、なる
ように具現化することができる。結果として、第１コンデンサ電極３７の側面３
９からの寄与は比較的大きくなる。第２の例で示したのと同様のコンデンサ２の
寸法において、該コンデンサ２の容量は係数２だけ増加させることができる。
【００２９】 この場合、前記第１の例におけるのと丁度同じように、層４０及び４１の付着
前に、先ず、前記導体の側面２０上及びエミッタ窓１８の壁２３上に約１０ｎｍ
厚の酸化シリコンの層を熱的に形成することができるが、該層は前記活性領域及
び接続領域の表面上にも形成され、そこでは、該層は上記部分４４の形成の後に
再び除去される。
前に、先ず、前記導体の側面２０上及びエミッタ窓１８の壁２３上に約１０ｎｍ
厚の酸化シリコンの層を熱的に形成することができるが、該層は前記活性領域及
び接続領域の表面上にも形成され、そこでは、該層は上記部分４４の形成の後に
再び除去される。
【００３０】 最後に、図１８ないし２２は、バイポーラトランジスタ１とコンデンサ２とを
有する半導体装置の製造における第４の例の幾つかの段階を断面で示している。
この方法は、第１導体が違ったように形成されるのを除いて、前記第２及び第３
の例で示したものと略同一である。表面１２上に、導体１４、１５、１７、３７
、３８及びエミッタ窓１８が形成される多結晶シリコンの第１層１３を付着する
のに先立ち、活性領域７及び接続領域１１に、これら領域７、１１におけるシリ
コンを熱酸化することにより、上記表面と境を接する約３０ｎｍ厚の酸化シリコ
ンの層４５が設けられる。導体１４、１５、１７、３７、３８及びエミッタ窓１
８の形成の後、窒化シリコンの薄い層が付着され、該層は次いで、表面１２と平
行な各部分が再び除去されてしまうまで異方性エッチング処理を受ける。この図
示しない層の部分４６が残存する。次いで、例えば湿式の等方性エッチング処理
が実行され、そこでは、上記活性領域７及び接続領域から酸化シリコンがエッチ
ング除去される。このエッチング処理は、上記酸化シリコンの層４５が、窓１８
に隣接するベース電極１４の縁２８の下からも除去されてしまうまで継続される
。この工程において、上記縁２８の下に空洞が形成される。加えて、この工程に
おいては、フィールド酸化物上に位置する導体１４、１５、１７、３７、３８の
縁の下にも空洞が形成される。全ての空洞４７、４８は、多結晶シリコンの層４
９を付着し、次いで、例えば湿式の等方性エッチング処理を用いて、該層の上記
表面と平行及び横切る方向に各々延在する部分５０及び５１が再び除去されてし
まうまでエッチング動作を実行することにより、多結晶シリコンにより充填され
る。図２１に示すように、この工程においては、多結晶シリコンが空洞４７内に
残存している。
有する半導体装置の製造における第４の例の幾つかの段階を断面で示している。
この方法は、第１導体が違ったように形成されるのを除いて、前記第２及び第３
の例で示したものと略同一である。表面１２上に、導体１４、１５、１７、３７
、３８及びエミッタ窓１８が形成される多結晶シリコンの第１層１３を付着する
のに先立ち、活性領域７及び接続領域１１に、これら領域７、１１におけるシリ
コンを熱酸化することにより、上記表面と境を接する約３０ｎｍ厚の酸化シリコ
ンの層４５が設けられる。導体１４、１５、１７、３７、３８及びエミッタ窓１
８の形成の後、窒化シリコンの薄い層が付着され、該層は次いで、表面１２と平
行な各部分が再び除去されてしまうまで異方性エッチング処理を受ける。この図
示しない層の部分４６が残存する。次いで、例えば湿式の等方性エッチング処理
が実行され、そこでは、上記活性領域７及び接続領域から酸化シリコンがエッチ
ング除去される。このエッチング処理は、上記酸化シリコンの層４５が、窓１８
に隣接するベース電極１４の縁２８の下からも除去されてしまうまで継続される
。この工程において、上記縁２８の下に空洞が形成される。加えて、この工程に
おいては、フィールド酸化物上に位置する導体１４、１５、１７、３７、３８の
縁の下にも空洞が形成される。全ての空洞４７、４８は、多結晶シリコンの層４
９を付着し、次いで、例えば湿式の等方性エッチング処理を用いて、該層の上記
表面と平行及び横切る方向に各々延在する部分５０及び５１が再び除去されてし
まうまでエッチング動作を実行することにより、多結晶シリコンにより充填され
る。図２１に示すように、この工程においては、多結晶シリコンが空洞４７内に
残存している。
【００３１】 導体１４、１５、１６、１７、３７、３８の側面上及びエミッタ窓１８の壁２
３上に形成される部分４６は、除去される。このようにして、コンデンサ２の形
成において、上記部分４６により第１コンデンサ電極１６、３７の側面２０、３
９上に形成される層２２、２４の厚さが不必要に増加されることがなくなる。
３上に形成される部分４６は、除去される。このようにして、コンデンサ２の形
成において、上記部分４６により第１コンデンサ電極１６、３７の側面２０、３
９上に形成される層２２、２４の厚さが不必要に増加されることがなくなる。
【００３２】 窒化シリコンの層（図示略）の上記部分４６の削除の後に到達される段階は、
図２及び８に示したものと略同一である。残りに関しては、本方法は上述した例
で使用されたものと同一である。本発明の第４実施例を用いると、ベース電極１
４におけるエミッタ窓１８の形成の間において、活性領域７におけるシリコンの
エッチングが可能な限り大きく制限される。本明細書で述べた他の方法において
は、エミッタ窓１８は、活性領域７上に直に付着された多結晶シリコンの層１３
内にエッチング形成される。このエッチング処理の間においては、フィールド酸
化物６も局部的に露出される。エッチング処理の間では、多結晶シリコンのエッ
チングから酸化シリコンのエッチングへの移行を検出することが可能である。エ
ミッタ窓１８内の活性領域７が露出されるのを保証するために、上記エッチング
処理は、実際的に決定されるべき短い期間にわたり継続される。実際には、この
“過エッチング時間”は、上記活性領域における約５０ｎｍの深さの窪み（図示
略）に繋がる。ベース領域８は、次いで、この窪み内に形成される。ベース領域
８とコレクタ領域１０との間のｐｎ接合は、結果として、活性領域の大きな深さ
の位置に形成される。これは、問題を課さねばならないものではない。しかしな
がら、当該スライスの表面にわたって見た場合に、この深さが差違を示す場合は
問題が生じる。何故なら、実際には、スライスにわたって見た場合には、エッチ
ング処理は通常は完全には一様ではないからである。結果として、形成されるト
ランジスタが、最早、同一ではなくなり、これが集積回路において問題を生じか
ねない。これらの問題は、上記第４の例による方法においては回避される。この
場合、上記エミッタ窓のエッチングは、上記活性領域上に存在する酸化シリコン
の層４５上で停止する。後の段階で付着される多結晶シリコン層４９がエッチン
グ除去される場合には、上記活性領域には大幅に浅い深さを持つ窪みしか形成さ
れない。何故なら、この層４９は非常に薄いからである。層１３は約５００ｎｍ
の厚さを有し、層４９は約２０ｎｍの厚さを有する。同じパーセンテージである
過エッチング時間は、上記活性領域に約２ｎｍの深さを持つ窪みを生じさせるで
あろう。
図２及び８に示したものと略同一である。残りに関しては、本方法は上述した例
で使用されたものと同一である。本発明の第４実施例を用いると、ベース電極１
４におけるエミッタ窓１８の形成の間において、活性領域７におけるシリコンの
エッチングが可能な限り大きく制限される。本明細書で述べた他の方法において
は、エミッタ窓１８は、活性領域７上に直に付着された多結晶シリコンの層１３
内にエッチング形成される。このエッチング処理の間においては、フィールド酸
化物６も局部的に露出される。エッチング処理の間では、多結晶シリコンのエッ
チングから酸化シリコンのエッチングへの移行を検出することが可能である。エ
ミッタ窓１８内の活性領域７が露出されるのを保証するために、上記エッチング
処理は、実際的に決定されるべき短い期間にわたり継続される。実際には、この
“過エッチング時間”は、上記活性領域における約５０ｎｍの深さの窪み（図示
略）に繋がる。ベース領域８は、次いで、この窪み内に形成される。ベース領域
８とコレクタ領域１０との間のｐｎ接合は、結果として、活性領域の大きな深さ
の位置に形成される。これは、問題を課さねばならないものではない。しかしな
がら、当該スライスの表面にわたって見た場合に、この深さが差違を示す場合は
問題が生じる。何故なら、実際には、スライスにわたって見た場合には、エッチ
ング処理は通常は完全には一様ではないからである。結果として、形成されるト
ランジスタが、最早、同一ではなくなり、これが集積回路において問題を生じか
ねない。これらの問題は、上記第４の例による方法においては回避される。この
場合、上記エミッタ窓のエッチングは、上記活性領域上に存在する酸化シリコン
の層４５上で停止する。後の段階で付着される多結晶シリコン層４９がエッチン
グ除去される場合には、上記活性領域には大幅に浅い深さを持つ窪みしか形成さ
れない。何故なら、この層４９は非常に薄いからである。層１３は約５００ｎｍ
の厚さを有し、層４９は約２０ｎｍの厚さを有する。同じパーセンテージである
過エッチング時間は、上記活性領域に約２ｎｍの深さを持つ窪みを生じさせるで
あろう。
【図１】 図１は、本発明による方法の第１実施例を使用した、半導体装置の製造におけ
る１つの段階の概念的断面図である。
る１つの段階の概念的断面図である。
【図２】 図２は、本発明による方法の第１実施例を使用した、半導体装置の製造におけ
る次の段階の概念的断面図である。
る次の段階の概念的断面図である。
【図３】 図３は、本発明による方法の第１実施例を使用した、半導体装置の製造におけ
る次の段階の概念的断面図である。
る次の段階の概念的断面図である。
【図４】 図４は、本発明による方法の第１実施例を使用した、半導体装置の製造におけ
る次の段階の概念的断面図である。
る次の段階の概念的断面図である。
【図５】 図５は、本発明による方法の第１実施例を使用した、半導体装置の製造におけ
る次の段階の概念的断面図である。
る次の段階の概念的断面図である。
【図６】 図６は、本発明による方法の第１実施例を使用した、半導体装置の製造におけ
る或る段階の概念的平面図である。
る或る段階の概念的平面図である。
【図７】 図７は、本発明による方法の第２実施例を使用した、半導体装置の製造におけ
る１つの段階の概念的断面図である。
る１つの段階の概念的断面図である。
【図８】 図８は、本発明による方法の第２実施例を使用した、半導体装置の製造におけ
る次ぎの段階の概念的断面図である。
る次ぎの段階の概念的断面図である。
【図９】 図９は、本発明による方法の第２実施例を使用した、半導体装置の製造におけ
る次ぎの段階の概念的断面図である。
る次ぎの段階の概念的断面図である。
【図１０】 図１０は、本発明による方法の第２実施例を使用した、半導体装置の製造にお
ける次ぎの段階の概念的断面図である。
ける次ぎの段階の概念的断面図である。
【図１１】 図１１は、本発明による方法の第２実施例を使用した、半導体装置の製造にお
ける次ぎの段階の概念的断面図である。
ける次ぎの段階の概念的断面図である。
【図１２】 図１２は、本発明による方法の第３実施例を使用した、半導体装置の製造にお
ける１つの段階の概念的断面図である。
ける１つの段階の概念的断面図である。
【図１３】 図１３は、本発明による方法の第３実施例を使用した、半導体装置の製造にお
ける次ぎの段階の概念的断面図である。
ける次ぎの段階の概念的断面図である。
【図１４】 図１４は、本発明による方法の第３実施例を使用した、半導体装置の製造にお
ける次ぎの段階の概念的断面図である。
ける次ぎの段階の概念的断面図である。
【図１５】 図１５は、本発明による方法の第３実施例を使用した、半導体装置の製造にお
ける次ぎの段階の概念的断面図である。
ける次ぎの段階の概念的断面図である。
【図１６】 図１６は、本発明による方法の第３実施例を使用した、半導体装置の製造にお
ける次ぎの段階の概念的断面図である。
ける次ぎの段階の概念的断面図である。
【図１７】 図１７は、本発明による方法の第３実施例を使用した、半導体装置の製造にお
ける或る段階の概念的平面図である。
ける或る段階の概念的平面図である。
【図１８】 図１８は、本発明による方法の第４実施例を使用した、半導体装置の製造にお
ける１つの段階の概念的断面図である。
ける１つの段階の概念的断面図である。
【図１９】 図１９は、本発明による方法の第４実施例を使用した、半導体装置の製造にお
ける次ぎの段階の概念的断面図である。
ける次ぎの段階の概念的断面図である。
【図２０】 図２０は、本発明による方法の第４実施例を使用した、半導体装置の製造にお
ける次ぎの段階の概念的断面図である。
ける次ぎの段階の概念的断面図である。
【図２１】 図２１は、本発明による方法の第４実施例を使用した、半導体装置の製造にお
ける次ぎの段階の概念的断面図である。
ける次ぎの段階の概念的断面図である。
【図２２】 図２２は、本発明による方法の第４実施例を使用した、半導体装置の製造にお
ける次ぎの段階の概念的断面図である。
ける次ぎの段階の概念的断面図である。
１…バイポーラトランジスタ ２…コンデンサ ３…半導体基体 ７…活性領域 ８…ベース領域 ９…エミッタ領域 １０…コレクタ領域 １２…表面 １３…多結晶シリコンの第１層 １４…ベース電極（第１パターンの導体） １６、３７…第１コンデンサ電極（第１パターンの導体） １８…エミッタ窓 ２１、２５…絶縁材料の第１層 ２２、２４、２７…絶縁材料の第２層 ３０…エミッタ電極（多結晶シリコンの第２層） ３２…第２コンデンサ電極（多結晶シリコンの第２層）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/732 (72)発明者 マグニー ペトラス エッチ シー オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ Ｆターム(参考） 5F003 BA22 BA26 BA97 BB06 BB07 BB08 BC08 BE07 BE08 BH01 BJ18 BP11 BP31 BS03 BS06 BS08 5F038 AC05 AC17 EZ14 EZ20 5F082 AA40 BA05 BA10 BA31 BA35 BC01 BC13 DA02 DA03 DA10 EA12 EA15
Claims (7)
- 【請求項１】 バイポーラトランジスタとコンデンサとを有する半導体装置
を製造する方法であって、 − 多結晶シリコンの第１層が半導体基体の表面上に付着され、該多結晶シリコ
ンの第１層にはベース電極と第１コンデンサ電極とを備える第１パターンの導体
が形成され、前記多結晶シリコンの第１層にはエミッタ窓もエッチング形成され
、該エミッタ窓は前記ベース電極内に配置され、 − 前記導体の上側及び側面と前記窓の壁とには絶縁材料の層が付着され、その
後、順次に、 − 前記半導体基体における前記トランジスタのベース領域が、前記エミッタ窓
を介してのイオンの打ち込み及びドーパントの拡散により、前記エミッタ窓に隣
接する前記ベース電極の縁から形成され、 − 多結晶シリコンの第２層が付着され、該多結晶シリコンの第２層には、エミ
ッタ電極及び第２コンデンサ電極を備える第２パターンの導体が形成され、 − 前記ベース領域における前記トランジスタのエミッタ領域が、前記エミッタ
電極からドーパントの拡散により形成される、 ような方法において、 前記半導体基体上への前記多結晶シリコンの第１層の付着の後に、先ず該第１
層上には絶縁材料の第１層が付着され、その後、前記第１パターンの導体及び前
記エミッタ窓が上記両層にエッチング形成され、その後、前記導体の側面と前記
エミッタ窓の壁とには、絶縁材料の第２層を付着すると共に該第２層を前記表面
と平行に延びる該層の部分が再び除去されてしまうまで異方的にエッチング処理
することにより、絶縁材料の層が同時に設けられることを特徴とする方法。 - 【請求項２】 請求項１に記載の方法において、前記第２コンデンサ電極は
、該電極が前記第１コンデンサ電極の上側と前記第１コンデンサ電極の前記表面
を横切る方向に向く側面との両方を覆うように形成されることを特徴とする方法
。 - 【請求項３】 請求項２に記載の方法において、前記第１パターンの導体の
形成において、互いに平行に延びる相互に接続された多数の細条からなる第１コ
ンデンサ電極が形成されることを特徴とする方法。 - 【請求項４】 請求項１、２又は３に記載の方法において、前記エミッタ窓
の壁及び前記導体の側面を覆うために、前記絶縁材料の第２層の付着の後に絶縁
材料の第３層が付着され、その後この第３層は該第３層の前記表面と平行に延び
る部分が再び除去されてしまうまで異方的にエッチング処理され、その後、前記
第２層の露出部分及び、最終的に、前記第３層の残存部分が順次除去されること
を特徴とする方法。 - 【請求項５】 請求項１ないし４の何れか一項に記載の方法において、前記
表面上への前記多結晶シリコンの第１層の付着に先立ち、活性領域上に酸化シリ
コンの薄い層が形成され、該薄い層は、前記多結晶シリコンの第１層における前
記エミッタ窓の形成後に、前記エミッタ窓内及び該エミッタ窓と境界を接する前
記ベース電極の縁の下において除去され、この処理において空洞が形成され、該
空洞が多結晶シリコンにより充填されることを特徴とする方法。 - 【請求項６】 請求項５に記載の方法において、前記エミッタ窓と境界を接
する前記ベース電極の縁の下に形成された前記空洞が、多結晶シリコンの層を付
着すると共に、この層を該層における前記表面と平行及び横切る方向に延びる部
分が再び除去されてしまうまで等方的にエッチング処理することにより、多結晶
シリコンにより充填されることを特徴とする方法。 - 【請求項７】 請求項５又は請求項６に記載の方法において、前記エミッタ
窓と境界を接する前記ベース電極の縁の下に形成された前記空洞が多結晶シリコ
ンにより充填される前に、前記エミッタ窓の壁が窒化シリコンの層により被覆さ
れ、該層は前記空洞が充填された後に除去されることを特徴とする方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP99200724.5 | 1999-03-10 | ||
| EP99200724 | 1999-03-10 | ||
| PCT/EP2000/001336 WO2000054319A1 (en) | 1999-03-10 | 2000-02-18 | Method of manufacturing a semiconductor device comprising a bipolar transistor and a capacitor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002539609A true JP2002539609A (ja) | 2002-11-19 |
Family
ID=8239969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000604448A Withdrawn JP2002539609A (ja) | 1999-03-10 | 2000-02-18 | バイポーラトランジスタとコンデンサとを有する半導体装置を製造する方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6551890B2 (ja) |
| EP (1) | EP1080490B1 (ja) |
| JP (1) | JP2002539609A (ja) |
| KR (1) | KR100682132B1 (ja) |
| DE (1) | DE60037558T2 (ja) |
| TW (1) | TW462075B (ja) |
| WO (1) | WO2000054319A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001217317A (ja) * | 2000-02-07 | 2001-08-10 | Sony Corp | 半導体装置およびその製造方法 |
| US6465870B2 (en) * | 2001-01-25 | 2002-10-15 | International Business Machines Corporation | ESD robust silicon germanium transistor with emitter NP-block mask extrinsic base ballasting resistor with doped facet region |
| US6642607B2 (en) * | 2001-02-05 | 2003-11-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| DE10200838A1 (de) | 2002-01-11 | 2003-07-31 | Infineon Technologies Ag | Verfahren zum Herstellen eines Kondensators |
| ATE419650T1 (de) * | 2002-05-07 | 2009-01-15 | Nxp Bv | Herstellungsverfahren eines halbleiterfestwertspeichers |
| JP4857531B2 (ja) * | 2004-07-08 | 2012-01-18 | 三菱電機株式会社 | 半導体装置 |
| KR101460666B1 (ko) | 2008-04-08 | 2014-11-12 | 페어차일드코리아반도체 주식회사 | 반도체 소자 및 그 제조방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01264253A (ja) * | 1988-04-15 | 1989-10-20 | Hitachi Ltd | 半導体装置の製造方法 |
| WO1992014262A1 (en) * | 1991-02-01 | 1992-08-20 | Sierra Semiconductor Corporation | Semiconductor structure and method for making same |
| JP2762851B2 (ja) | 1992-07-27 | 1998-06-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5943564A (en) * | 1996-02-13 | 1999-08-24 | National Semiconductor Corporation | BiCMOS process for forming double-poly MOS and bipolar transistors with substantially identical device architectures |
| JP3695029B2 (ja) * | 1996-08-14 | 2005-09-14 | ソニー株式会社 | 半導体装置の製造方法 |
| JP2953425B2 (ja) * | 1997-03-31 | 1999-09-27 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3104660B2 (ja) * | 1997-11-21 | 2000-10-30 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| GB2337633B (en) * | 1998-05-20 | 2003-04-02 | Mitel Corp | Method of forming capacitors in a semiconductor device |
-
2000
- 2000-02-18 WO PCT/EP2000/001336 patent/WO2000054319A1/en active IP Right Grant
- 2000-02-18 JP JP2000604448A patent/JP2002539609A/ja not_active Withdrawn
- 2000-02-18 KR KR1020007012439A patent/KR100682132B1/ko not_active IP Right Cessation
- 2000-02-18 EP EP00909206A patent/EP1080490B1/en not_active Expired - Lifetime
- 2000-02-18 DE DE60037558T patent/DE60037558T2/de not_active Expired - Lifetime
- 2000-03-03 TW TW089103800A patent/TW462075B/zh not_active IP Right Cessation
- 2000-03-07 US US09/520,061 patent/US6551890B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6551890B2 (en) | 2003-04-22 |
| WO2000054319A1 (en) | 2000-09-14 |
| US20020086488A1 (en) | 2002-07-04 |
| KR100682132B1 (ko) | 2007-02-12 |
| EP1080490A1 (en) | 2001-03-07 |
| DE60037558D1 (de) | 2008-02-07 |
| TW462075B (en) | 2001-11-01 |
| DE60037558T2 (de) | 2009-01-08 |
| KR20010043405A (ko) | 2001-05-25 |
| EP1080490B1 (en) | 2007-12-26 |
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Legal Events
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| RD03 | Notification of appointment of power of attorney |
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|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A711 | Notification of change in applicant |
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|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090826 |