JPH01196134A

JPH01196134A - 半導体装置の製造方法

Info

Publication number: JPH01196134A
Application number: JP2029888A
Authority: JP
Inventors: Hiroyuki Nihei; 仁平　裕之
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-01-30
Filing date: 1988-01-30
Publication date: 1989-08-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（従来の技術）本発明は、半導体装置の製造方法に係わり、特に半導体
基板に設けた溝部に絶縁膜を介して誘電体刊料を埋込む
素子間分離（アイソレーション）工程の改良をはかった
半導体装置の製造ノコ法に関する。

（従来の技術）半導体装置の集積度の向」二に対し、アイソレーション
は非常に重要な技術である。従来」般に行われていたｐ
ｎ接合アイソレーン３ンでは、所要面積が大きい、寄生
容量か大きいと言う問題か発生している。このため、半
導体基板に素子分離用の溝を掘り、この溝内に絶縁膜を
介して誘電体材料を埋込む、所謂トレンチアイソレーシ
ョンか提案されている。

第２図は、従来のトレンチアイソレーションを説明する
ための］二程断面図である。第２図（ａ）に示す如く、
ｐ型Ｓｉ基板３１に上にｎ十型埋込み層３２を介してｎ
型エピタキンヤル層３３を形成したウェハを用い、ホト
リソグラフィ及びＲＩＥ等のエツチング技術により、素
子分離用溝３４を形成する。次いで、第２図（ｂ）に示
す如く、熱酸化法により５ｉ０２膜３５を形成したのち
、埋込み誘電体祠料としてポリシリコン膜３６を全面に
被着し、このポリシリコン膜３６をエッチバック法によ
り満３４内にのみ埋込む。

しかしなから、この種の方法にあっては次のような問題
かあった。即ち、Ｓｉ基板３１をＲＩＥ技術等によりエ
ツチングした段階では、溝３４の上部及び底部に鋭い４
つのコーナ部３７　ａ　。

３７ｂか形成される。これらのコーナ部３７ａ。

３７ｂには、熱処理二［程で大きな歪みか集中し易く、
従って次の酸化膜を形成する熱酸化工程で４つのコーナ
部３７ａ、３７ｂから容易に転位が発生する。また、コ
ーナ部３７ａ、３７ｂに集中している歪みのために、そ
の部分の５１０２膜３８ａ、３８ｂの膜厚かＳ１基板表
面、溝側面及び満底部の酸化膜厚よりも薄く形成され、
それか歪みをさらに助長し転位の発生を引起こす。この
転位は、当然のことなから接合耐圧の低下、リーク電流
の増大と＝っだ悪影響を及はす。

このような転位の発生を防くためには、より高温で酸化
することか有効である。熱酸化膜は９６５℃以上て粘弾
性を示し、酸化温度か高いほど酸化膜の粘度は減少し流
動性を示す。従って、酸化温度を高くすると、４つのコ
ーナ部でのＳｉ基板の形状は丸みを帯び、且つその部分
での酸化膜厚はＳ１基板表面及び溝内面のそれと等しく
なる。

これにより、酸化による応力を緩和でき、転位の発生を
防ぐことかできる。

ところが、このように酸化膜の形成温度をより高温にす
ることは、半導体装置の性能の向上に対しては望ましく
ない。即ち、バイポーラ半導体装置等の場合は、ｎ生型
埋込み層の不純物濃度か低下し、またその幅か広くなる
。このため、ベース・コレクタ容量の増大及びベース・
コレクタ接合耐圧の低下當を引起こし、高周波特性及び
直流特性の低下を招く。また、ｎ生型埋込み層の幅か広
くなる分たけ予め溝をより深く形成しなければならず、
従って歪みに対する余裕が狭くなると言った悪循環に陥
る。

（発明が解決しようとする課題）このように、従来のトレンチアイソレーションにおいて
は、素子分離用溝の上部及び底部のコーナ部が急峻にな
り、これらのコーナ部が転位発生の要因となる。また、
これを防１トするために、Ｓｉ基板の表面及び溝内面に
形成する酸化膜の形成温度を高くすると、基板の埋込み
層等の不純物濃度のだれを誘発してしまう。このため、
安定した高性能の半導体装置が得られなくなると言う問
題かあった。

本発明は上６己事情を考慮してなされたもので、その目
的とするところは、酸化膜の形成温度を上げることなく
、素子分離用溝のコーナ部に起因する転位の発生を防止
することかでき、良好なアイソレーションを行い得る半
導体装置の製造方法を提供することにある。

［発明の構成］（課題を解決するための手段）本発明の骨子は、素子分離用溝の表面に適当な被膜を形
成したのち、この被膜をエツチング除去することにより
、溝のコーナ部を丸めることにある。

即ち本発明は、トレンチアイソレーションを利用した半
導体装置の製造方法において、半導体基板の表面を一部
エッチング除去して素子分離用の溝部を形成したのち、
この溝部を含む半導体基板の表面に第１の被膜を形成し
、次いで第１の被膜の全部又は一部をエツチング除去す
ることにより半導体基板の表面を露出させ、次いで溝部
を含む半導体基板の表面に絶縁性の第２の被膜を形成し
、しかるのち第２の被膜によって被覆された溝部内に誘
電体材料を埋込むようにした方法である。

（作　用）本発明によれば、素子分離用溝のコーナ部にも第１の被
膜が形成され、この被膜は溝の上部コーナにおいて薄く
、溝の底部コーナにおいて厚く形成される。このため、
第１の被膜で被覆された溝のコーナ部は丸みを帯びたも
のとなる。従って、このような形状の第１の被膜を等方
性エツチング等で除去することにより、溝を形成した半
導体基板の４つのコーナ部を容易に丸めることができる
。

そして、溝のコーナ部か丸まった状態では、続く熱工程
で起こるそのコーナ部の歪みの集中を抑えることかでき
る。また、溝部に埋込む誘電体材料を絶縁分離する第２
の被膜の形成を熱酸化法で行う場合には、その酸化温度
を粘弾性を示す温度以下の低温に設定することが可能と
なる。これは、コーナ部か丸みを帯びているため、その
部分での酸化膜厚か他の部分の酸化膜厚と等しくなり、
歪みを緩和できるためである。

また、絶縁性の第２の被膜の形成にも、低温で膜形成で
きるＣ　Ｖ　Ｄ　法を用いることか可能となる。

これも、丸いコーナ部のために、ステップカバーレッジ
の良好なＣＶＤ酸化膜か形成され、歪みを緩和できるた
めである。

（実施例）以下、本発明の詳細を図示の実施例によって説明する。

第１図は本発明の一実施例に係わる半導体装置の製造工
程を示す断面図である。まず、第１図（ａ）に示す如く
、ｐ型のＳｉ基板１１上にｎ半型埋込み層］２を介して
コレクタ層となるｎ型エピタキンヤル層１３を形成する
。続いて、表面を酸化してＳｉ○２膜１４膜形４し、さ
らにその上にＣＶＤ法により５ｉ−ＩＮ、１膜］５を形
成する。ここで、８１基板１］、ｎ半型埋込み層］２及
びｎ型エピタキシャル層１３から半導体基板］Ｏを構成
するものとする。

次いで、Ｓｉ３Ｎ、１膜］５をパターニンクしたのち、
第１図（ｂ）に示す如く、ＣＶＤ法により５ｉ０２膜１
６を全面に堆積する。続いて、ＣＶＤ−８ｉ０２膜］６
及び熱酸化５ｉ０２膜］４を一部開口し、下地基板］０
の表面を露出させる。その後、残したＣＶＤ−３ｉ○２
膜１６をマスクとして、開口部を通して下地基板１０を
ＲＩＥでエツチング除去し、素子分離用溝１７を形成す
る。この溝］７の深さは、ｎ半型埋込み層１２を貫通し
て８１基板１１に十分達する深さである。溝１７の底部
には、反転防止の目的で、ボロンをイオン注入する。な
お、この状態では、基板１０に形成した溝］７の上部コ
ーナ部１８ａ及び底部コーナ部１８ｂは急峻なものとな
っている。

次いで、マスク祠のＣＶ　Ｄ　−Ｓ　ｉ　Ｏ２膜１６と
その下の５１０２膜１４をＮＨ，Ｆ水溶液等でエツチン
グ除去し、バターニンクしたＳｉ３Ｎ４膜１５及び基板
１０の表面をを露出させる。

次いで、第１図（Ｃ）に示す如く、溝１７を含む基板］
Ｏの表面全曲に第１の被膜としてポリＳｉ膜１つをＣＶ
Ｄ法により堆積する。このＣＶＤ法により形成したポリ
Ｓ１膜１９は、１７ｊ　１７の上部のコーナ部］、　８
　ａ上の部分］９ａては膜厚か薄く、また溝］７の下部
コ−す部１８　ｂ上の部分１．９　ｂでは膜厚か厚くな
る。従って、ポリＳ１膜１つて覆われた溝１７の表面形
状は４つのコーナ部において丸みか形成されたものとな
る。

次いで、第１図（ｄ）に示す如く、ポリＳｉ膜１９をＣ
ＤＥ法等の等方性エツチング法によりエツチング除去し
、基板１０及び溝１７の表面を露出させる。このとき、
溝１７の上部においては、上部コーナ部１８ａ」二のポ
リＳ１膜１９ａの膜厚が薄いため、該コーナ部１．８　
ａの基板エツチングか早期に開始される。これにより、
素子分離用溝１７の上部コーナ部２０ａを丸めることか
できる。

一方、溝１７の底部においては、底部コ−す部１８ｂ上
のポリＳ１膜１９ｂの膜厚か厚いため、該コーナ部１８
ｂの基板エツチングか遅れて開始される。これにより、
素子分離用溝１７の底部コーナ部２０ｂを丸めることか
できる。この底部コーナ部２０ｂにおいては、ポリＳ１
膜］９の一部を残すようにポリＳ】膜１９をエツチング
しても、同様の丸め形状を得ることかできる。

次いで、第１図（ｅ）に示す々目＜、耐酸化性マスクと
してのＳｉ３Ｎ、１膜１５をマスクに熱酸化法により、
満１７を含む基板１〔］の表表全面に８１０２膜（第２
の被膜〕２］を形成する。このとき、溝１７のコ−す部
２０ａ、２０ｂが共に丸められているため、その部分２
１ａ、２１ｂの酸化膜厚は基板表面、　？ｇ側面及び溝
底面での膜厚と等しくなる。従って、コーナ部分におけ
る歪みを緩和することかでき、転位の発生を防止できる
。

さらに、この酸化を９６５℃以下の温度で行うことも可
能となる。

次いで、溝１７を含む基板の表面にポリＳｉ膜２２を形
成し、溝１７を完全に埋込んだのち、平坦部のポリＳ１
膜２２をエッチバックにより除去し、溝部分のみに残置
させる。しかるのち、この溝部分のポリＳｉ膜２２の表
面に　５００人程１の５ｉ０２膜（図ボせず）を熱酸化
法により形成したのち、Ｓｉ３Ｎ４膜１５及び下地の５
ｉｏ２膜１４をエツチング除去し、絶縁分離を完了する
。

かくして本実施例方法によれば、ポリＳｉ膜１９の形成
及びエツチング工程により、素子分離用溝１７のコーナ
部２０ａ、２０ｂを有効に丸めることができ、これによ
り後続する熱処理工程で集中するそのコーナ部の歪みを
緩和することかできる。従って、トレンチアイソレーシ
ョンにおける熱酸化膜（Ｓ　ｉ　０２膜２１）を低温で
形成することができ、転位の発生及び埋込み層の不純物
濃度のだれ等を未然に防止することができる。この効果
は、バイポーラ崖導体装置等において、高周波特性及び
接合特性の向上につながる。

なお、本発明は上述した実施例方法に限定されるもので
はない。例えば、前記第１の被膜はポリンリコンに限る
ものではなく、溝の側面にも均一な膜厚を形成でき、且
つそのエツチング速度かＳｉ基板と同等か、若しくは遅
い材料であればよ＜、Ｗ−ＣＶＤ法、ＡノーＣＶＤ法に
より形成してもよい。また、この第１の被膜の膜厚は数
１００人もあれば溝部のコーナ部を十分に丸めることが
できる。さらに、溝部のＳｌ基板のコ−す部が十分丸め
られているため、Ｓｉ３Ｎ、１膜をマスクに熱酸化法に
より形成した５ｉ０２膜の膜厚は数１０人から約１　ｌ
ｔ　７１１までの広範囲の膜厚を形成できる。従って、
ランダムアクセスメモリ装置のトレンチキャパシタの製
造方法にも適用できる。ま−１２＝た、熱酸化法で形成した５ｉ０２膜の代りに、より低温
で形成てきるＣ　Ｖ　Ｄ−８ｉ　Ｏ２膜を用いることも
可能である。

また実施例では、溝の底部においても鋭いコーナ部が形
成されている場合を例にとり説明したが、Ｓｉエツチン
グの際に既に溝の底部において丸みが形成されている場
合は、溝の上部のコーナ部で本発明方法を適用できるの
は言うまでもない。その他、本発明の要旨を逸脱しない
範囲で、種々変形して実施することかできる。

［発明の効果コ以上詳述したように本発明によれば、素子分離用の溝部
内に絶縁性の被膜（第２の被膜）を形成する前工程とし
て、溝部を含む半導体の全面に適当な被膜（第１の被膜
）を形成し、この被膜を等方性エツチング等によりエツ
チング除去することにより、溝部のコ−す部に丸みを形
成することができる。従って、溝部のコ−す部に起因す
る転位の発生を防止することかでき、さらに熱工程の低
温化も可能となり、半導体装置における有効な絶縁分離
を行うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる半導体装置の製造工
程を示す断面図、第２図は従来ｈ゛法を説明するための
工程断面図である。１０・・・半導体基板、１１・・・８１基板、１２・・
・ｎ十型埋込み層、１３・　ｎ型エピタキシャル層、１
７　・・・素子分離用溝、１８ａ、１８ｂ、２０ａ。２０ｂ・・・コーナ部１．１９・・・ポリＳ１膜（第１
の被膜）、２１・・・５ｉ０２膜（第２の被膜）、２２
・・・ポリＳｉ膜（誘電体材料）。出願人代理人　　弁理士　鈴江武彦

Claims

【特許請求の範囲】

（１）半導体基板の表面を一部エッチング除去して素子
分離用の溝部を形成する工程と、前記溝部の上部コーナ
で薄く下部コーナで厚くなるように前記半導体基板の表
面に第１の被膜を形成する工程と、前記第１の被膜の全
部又は一部をエッチング除去することにより前記半導体
基板の表面を露出させる工程と、次いで前記溝部を含む
半導体基板の表面に絶縁性の第２の被膜を形成する工程
と、前記第２の被膜によって被覆された溝部内に誘電体
材料を埋込む工程とを含むことを特徴とする半導体装置
の製造方法。
（２）前記第１の被膜はＣＶＤ法により堆積されるポリ
シリコン膜であり、前記第１の被膜のエッチングを、等
方性エッチング法により行うことを特徴とする請求項１
記載の半導体装置の製造方法。