KR940006082B1 - 반도체 소자의 분리(isolation) 방법 - Google Patents
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- 238000002955 isolation Methods 0.000 title claims abstract description 50
- 239000004065 semiconductor Substances 0.000 title claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 34
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 34
- 239000010703 silicon Substances 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 150000004767 nitrides Chemical class 0.000 claims abstract description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 28
- 229920005591 polysilicon Polymers 0.000 claims abstract description 28
- 125000006850 spacer group Chemical group 0.000 claims abstract description 11
- 230000001590 oxidative effect Effects 0.000 claims abstract description 7
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims abstract 5
- 238000000034 method Methods 0.000 claims description 44
- 239000012535 impurity Substances 0.000 claims description 10
- 238000000206 photolithography Methods 0.000 claims description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 description 15
- 230000003647 oxidation Effects 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 7
- 210000003323 beak Anatomy 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- PLHJDBGFXBMTGZ-WEVVVXLNSA-N furazolidone Chemical compound O1C([N+](=O)[O-])=CC=C1\C=N\N1C(=O)OCC1 PLHJDBGFXBMTGZ-WEVVVXLNSA-N 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
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Abstract
내용 없음.
Description
제1(a)도 내지 제1(e)도는 종래의 방법에 따른 소자분리 제조방법을 공정순서대로 나타낸 단면도.
제2(a)도 내지 제2(h)도는 본 발명의 바람직한 실시예에 따른 소자분리 제조방법을 공정순서대로 나타낸 단면도.
제3(a)도 내지 제3(h)도는 본 발명의 다른 실시예에 따른 소자분리 제조방법을 공정순서대로 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 제 1 산화막
3 : 완충막 4 : 질화막
5 : 제 2 산화막 6 : 포토레지스트
7 : 폴리실리콘 8, 9 : 산화막
10 : 소자분리용 산화물 11 : 스페이서(spacer)
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히, 실리콘 기판에서 생기는 측면 산화(side oxidation)를 줄여 버어드스 비크(bird's beak)의 크기를 줄이고 소자분리용 산화물의 표면 농도를 증가시킴으로써 전기적 특성을 향상시키는 소자분리(isolation) 방법에 관한 것이다.
반도체가 고집적화됨에 따라 칩영역(Chip area) 상에서 소자들을 분리하는 기술이 주요 과제로 대두되고 있다. 현재 64 MDRAM을 제조함에 있어 0.5μm 이하까지 소자간의 분리가 요구되고 있다.
이러한 과제를 해결하기 위하여 LOCOS 방법에서 버어드스 비크를 줄일 수 있는 여러가지 소자분리 방법들이 개시되고 있다. 특히 이들중 트렌치(trench)를 이용한 소자분리 방법은 개발초기에 많은 관심이 집중되었으며 현재에도 활발히 연구가 진행되고 있지만 트렌치를 이용한 소자분리 방법들은 공정과 전기적 특성면에서 여전히 많은 문제점들이 남아 있다.
지금까지 개시된 소자분리 방법들 중에서 16 MDRAM에 가장 많이 사용되는 방법은 LOCOS 제조공정을 개량한 평면분리 방법들로서 예를들면 poly buffred LOCOS, SILO, SWAMI, SPOT, FUROX, OSELO 방법 등이 있다.
상기한 종래의 소자분리 방법들의 공통점은 소자를 분리용 산화물을 형성하는 산화(oxidation) 공정에 있어서 실리콘의 공급원(silcon source)이 기파의 실리콘이라는 것이다.
또한, 상기한 방법들은 버어드스 비크를 줄이기 위하여 CVD 질화물(nitride) 및 CVD 산화물(oxide)의 측면벽(side wall)을 형성하거나, 그 상태에서 다시 CVD 질화물을 용착(熔着 ; deposition)한 후 포토리소그라피(photolithography) 공정을 수행하고 이어서 소자분리를 위한 산화공정을 실시한다.
제1(a)도 내지 제1(e)도는 종래의 평면 소자분리 방법들 중에서 대표적인 LOCOS 방법을 나타낸 것으로, 그 제조공정을 설명하면 다음과 같다.
제1(a)도를 참조하여, 실리콘 기판(11) 상에 산화막(12)과 질화막(13)을 차례로 형성한 후, 제1(b)도에 도시된 바와 같이, 포토레지스트(photoresist : 14)를 도포(coating)하고 포토리소그라피 공정을 이용하여 질화막(13)의 패턴(pattern)을 형성한다.
다음, 제1(c)도를 참조하여, 채널 스톱(Channel stop)을 위한 불순물을 주입시키고 산화공정을 실시한다.
다음, 제1(d)도를 참조하여, 소자분리용 산화막(15)을 성정시킨 후, 질화막(13)과 산화막(12)을 순차로 제거하여 제1(e)도에 도시한 바와 같이, 최종적으로 소자분리용 산화물(16)을 형성한다.
이상에서 설명된 종래의 평면 소자분리 방법은 소자분리용 산화막의 실리콘 공급원(silicon source)으로서 기판의 실리콘을 사용함으로써 산화공정 동안에 기판의 실리콘 부분이 측면 산화되어 소자분리용 산화막의 면적이 늘어나게 됨에 따라 소자에 적용 가능한 소자분리의 한계가 0.7μm 정도에 지나지 않을 뿐만 아니라, 소자의 채널 스톱을 위하여 주입된 불순물이 산화공정 동안에 재분배(redistribution) 되어 누설전류(leakage current)가 증가하고 쇼트랭스(short length)에서는 항복전압(breakdown valtage)이 감소되는 문제점이 있다.
본 발명의 목적은 설계치수(design size)에 상관없이 LOCOS 방법에서 발생되는 버어드스 비크를 없애고 산화공정의 수행시 불순물의 재분배를 방지함으로써 16 Mbit 이상의 고집적 반도체 소자의 개발에 필요한 0.5μm 설계원칙(design rule)에 있어서 전기적 특성이 뛰어난 소자분리 방법을 제공하는 것이다.
이와 같은 목적을 달성하기 위하여 본 발명은, 실리콘 기판 상에 제 1 산화막을 성장시킨 후 소자분리에 사용되는 폴리산화물을 형성하기 위해 폴리실리콘을 산화시키는 공정에 있어서 실리콘 기판이 측면산화 되는 것을 방지하기 위하여 제 1 산화막 상에 완충막을 형성하고 이어서 질화막 및 제 2 산화막을 차례로 성장시키는 단계와, 포토리소그라피 공정을 이용하여 기판까지 소자분리용 산화막을 형성하기 위한 패턴을 형성하는 단계와, 채널 스톱을 위한 불순물을 주입하는 단계와, 실리콘 기판 부분에 선택적으로 폴리실리콘막을 용착한 후 산화시켜서 폴리산화막을 형성하는 단계와, 에치백(etch back) 공정을 이용하여 폴리산화막과 질화막 상부의 산화막을 제거하는 단계와, 질화막과 그 하부의 완충막 및 제 1 산화막을 차례로 제거(strip)하여 소자분리용 산화물을 형성하는 단계를 포함하는 전기적 특성이 뛰어난 소자분리 방법을 제공한다.
이하 제 2 도 및 제 3 도에 의하여 본 발명에 대하여 상세히 설명한다.
[제 1 실시예]
제2(a)도 내지 제2(h)도는 본 발명의 바람직한 실시예에 따른 소자분리 방법을 공정순서대로 나타낸 단면도들이다.
[제 1 공정]
제2(a)도를 참조하여, 먼저, 실리콘 기판(1) 상에 제 1 산화막(2)을 성장시킨 후, 폴리실리콘으로 완충막(3)을 형성하고, 이어서 질화막(4) 및 제 2 산화막(5)을 순차로 형성한다. 이때 제 1 산화막(2)의 두께는 10~100nm, 완충막(3)의 두께는 50~200nm, 질화막(4)의 두께는 100~200nm, 제 2 산화막(5)의 두께는 10~400nm 정도로 한다.
여기서, 상기 완충막(3)은 소자분리에 사용되는 폴리산화물을 형성하기 위해 폴리실리콘을 산화시키는 공정에서 실리콘 기판(1)이 측면산화되어 버어드스 비크가 형성되는 것을 최소화하기 위한 완충물(buffer)로서 작용한다.
상기 제 2 산화막(5)은 이후에 수행될 소자분리용 산화막의 형성을 위한 폴리실리콘의 선택적 용착에 있어서 산화막과 폴리실리콘의 다른 접착(adhesion) 특성 때문에 실리콘 기판(1)위에 균일하게 폴리실리콘이 용착될 수 있게 하기 위한 것이다.
한편, 이 공정에서, 제 2 산화막(5)의 형성은 생략될 수도 있다.
[제 2 공정]
이 공정은 포토리소그라피(photolithography)에 의해 소자분리를 위한 패턴(pattern)을 형성하는 공정이다.
제 2 (b)도를 참조하여, 이 공정에서는, 제 2 산화막(5)위에 포토레지스트(6)를 도포하여 리소그라피에 의해 소자분리용 산화물이 형성될 패턴 영역을 정의(define)하고, 제 2 산화막(5)과 질화막(4)과 완충막(3) 및 제 1 산화막(2)을 순차로 식각(etching)하여 실리콘 기판(1)의 표면 일부를 노출시킨다.
이로써, 소자분리용 패턴이 형성된다. 이 공정에서, 실리콘 기판(1)을 50~400nm 정도의 깊이로 식각할 수도 있다.
[제 3 공정]
제2(c)도에 나타낸 바와 같이, 채널 스톱(Channel stop)이 형성을 위해 노출된 실리콘 기판(1)으로 불순물을 주입한다.
[제 4 공정]
제2(d)도를 참조하여, 실리콘 기판(1)의 노출된 표면 위에만 선택적으로 100~400nm의 두께로 폴리실리콘막(7)을 용착한 후, 폴리실리콘막(7)에 대한 부분산화(field oxidation) 공정을 수행하는 것에 의해, 제 2 (e)도에 도시된 바와 같이, 패턴 영역에 폴리산화막(8)을 형성한다.
이 산화공정에 의해 폴리실리콘막(7)이 산화됨과 동시에 그것의 하부에 있는 실리콘 기판(1)도 함께 산화된다.
[제 5 공정]
제2(f)도를 참조하여, 상기 제 4 공정에서 생성된 폴리산화막(8)을 질화막(4)까지 에치백(etch back)한다.
[제 6 공정]
제2(g)도를 참조하여, 질화막(4)을 제거한 후, 완충막(3) 및 제 1 산화막(2)을 차례로 제거(strip)하는 것에 의해, 최종적으로 제 2 (h)도에 도시된 바와 같이, 소자분리용 산화물(10)을 형성시킨다.
[제 2 실시예]
제 3 도는 본 발명의 다른 실시예에 따른 소자분리 방법을 공정순서대로 나타낸 단면도들이다.
앞서 설명된 실시예(제 2 도)에서와 같이 소자분리용 산화물을 생성하기 위하여 폴리실리콘막을 선택적으로 용착하되, 상기의 제 3 공정 및 상기의 제 4 공정을 달리 수행하여 소자분리용 산화물을 형성한다.
이하, 제3(a)도 내지 제3(h)도의 를 참조하면서, 본 실시예에 대해 상세히 설명하면 다음과 같다.
먼저, 폴리실리콘을 선택적으로 용착하기 위한 패턴을 형성한 후(제 3(a)도 및 제3(b)도 참조), 부분산화(field oxidation)를 수행할 때 실리콘 기판(1)이 측면산화(side oxidation)되는 것을 방지하기 위하여, 상기한 패턴 상에 산화막을 용착하고 이어서 에치백을 실시하여, 제 3 (c)도에 도시된 바와 같이, 패턴의 내부 측면 위에 스페이서(spacer)(21)를 형성하고 나서, 실리콘 기판(1)으로 채널 스톱(Channel stop)용 불순물을 주입한다.
이때, 패턴이 형성된 상태에서, 실리콘 기판(1)으로 채널 스톱용 불순물을 먼저 주입한 후에 스페이서(21)를 형성할 수도 있다.
상기 스페이서(21)로서는 산화물 대신에 질화물 또는 폴리실리콘이 사용될 수도 있다.
다음, 제 3 (d)도를 참조하여, 패턴의 측면에 스페이서(21)가 존재하는 상태에서, 상기 패턴 영역에 폴리실리콘막(7)을 선택적으로 용착하고, 그 영역에 대한 부분산화물 실시하여 폴리산화막(8)을 형성한다.
이어서, 제 1 실시예(제 2 도)에서 설명된 상기 제 5 공정 및 상기 제 6 공정과 동일한 공정들(제3(f)도 내지 제3(h)도 참조.)을 통하여 소자분리용 산화물(9)을 최종적으로 형성한다.
이상에서 바람직한 실시예들을 통하여 상세히 설명된 바와 같이, 본 발명은 소자분리용 산화물로서 폴리실리콘을 이용하기 때문에 채널 스톱을 위한 불순물의 재분배가 발생되지 않아 전기적 특성이 뛰어난 소자를 구현할 수 있다.
또한, 소자분리용 산화물을 형성하기 위한 산화공정에 있어서 실리콘 기판의 측면산화를 방지하기 위하여 질화막 하부에 완충막을 형성함과 아울러 소자분리용 패턴의 내부 측면에 스페이서를 형성함으로써 LOCOS 공정에서 발생되는 버어드스 비크를 완전히 없앨 수 있는 장점이 있다.
또한, 본 발명에서는 실리콘 기판의 상부를 산화시킴으로써, 기판의 손상으로 인한 전기적인 특성의 저하를 없앨 수 있으며, 소자분리용 산화물의 절연특성을 향상시킨다.
Claims (6)
- 폴리실리콘을 이용하여 반도체 소자를 분리시키는 방법에 있어서 ; 실리콘 기판(1) 상에 제 1 산화막(2)과 완충막(3)과 질화막(4) 및 제 2 산화막(5)를 순차로 형성하는 공정과 ; 상기 제 2 산화막(5) 위에 포토레지스트(6)를 도포하여 포토리소그라피에 의해 소자분리용 산화물이 형성될 패턴 영역을 정의하고, 상기 제 2 산화막(5)과 상기 질화막(4)과 상기 완충막(3) 및 상기 제 1 산화막(2)을 순차로 식각하여 상기 실리콘기판(1)의 표면 일부를 노출시키는 것에 의해 소자분리용 패턴을 형성한 후, 상기 패턴의 내부 측면에 스페이서(21)를 형성하는 공정과 ; 채널 스톱을 형성하기 위해 상기 실리콘 기판(1)의 상기 노출된 부분으로 불순물을 주입하는 공정과 ; 상기 실리콘 기판(1)의 상기 노출된 부분에만 선택적으로 폴리실리콘막(7)을 용착한 후, 부분적으로 산화시켜 폴리산화막(8)을 형성하는 공정과 ; 상기 폴리산화막(8)을 상기 질화막(4)까지 에치백하는 공정 및 ; 상기 질화막(4)과 상기 완충막(3)과 상기 제 1 산화막(2)을 차례로 제거하여 소자분리용 산화물(10)을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 분리방법.
- 제 1 항에 있어서, 상기 완충막(3)은 폴리실리콘으로 형성되는 것을 특징으로 하는 반도체 소자의 분리방법.
- 제 1 항에 있어서, 상기 스페이서(21)는 산화물과, 질화물 및, 폴리실리콘중 하나로 형성되는 것을 특징으로 하는 반도체 소자의 분리방법.
- 폴리실리콘을 이용하여 반도체 소자를 분리시키는 방법에 있어서 ; 실리콘 기판(1) 상에 제 1 산화막(2)과 완충막(3)과 질화막(4) 및 제 2 산화막(5)를 순차로 형성하는 공정과 ; 상기 제 2 산화막(5) 위에 포토레지스트(6)를 도포하여 포토리소그라피에 의해 소자분리용 산화물이 형성될 패턴 영역을 정의하고, 상기 제 2 산화막(5)과 상기 질화막(4)과 상기 완충막(3) 및 상기 제 1 산화막(2)을 순차로 식각하여 상기 실리콘기판(1)의 표면 일부를 노출시키는 것에 의해 소자분리용 패턴을 형성하는 공정과 ; 채널 스톱을 형성하기 위해 상기 실리콘 기판(1)의 상기 노출된 부분으로 불순물을 주입하고, 상기 패턴의 내부 측면에 스페이서(21)를 형성하는 공정과 ; 상기 실리콘 기판(1)의 노출된 부분에만 선택적으로 폴리실리콘막(7)을 용착한 후, 부분적으로 산화시켜 폴리산화막(8)을 형성하는 공정과 ; 상기 폴리산화막(8)을 상기 질화막(4)까지 에치백하는 공정 및 ; 상기 질화막(4)과 상기 완충막(3)과 상기 제 1 산화막(2)을 차례로 제거하여 소자분리용 산화물(10)을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 분리방법.
- 제 1 항에 있어서, 상기 완충막(3)은 폴리실리콘으로 형성되는 것을 특징으로 하는 반도체 소자의 분리방법.
- 제 1 항에 있어서, 상기 스페이서(21)는 산화물과, 질화물 및, 폴리실리콘중 하나로 형성되는 것을 특징으로 하는 반도체 소자의 분리방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910014708A KR940006082B1 (ko) | 1991-08-24 | 1991-08-24 | 반도체 소자의 분리(isolation) 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910014708A KR940006082B1 (ko) | 1991-08-24 | 1991-08-24 | 반도체 소자의 분리(isolation) 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930005143A KR930005143A (ko) | 1993-03-23 |
| KR940006082B1 true KR940006082B1 (ko) | 1994-07-06 |
Family
ID=19319081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910014708A KR940006082B1 (ko) | 1991-08-24 | 1991-08-24 | 반도체 소자의 분리(isolation) 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940006082B1 (ko) |
-
1991
- 1991-08-24 KR KR1019910014708A patent/KR940006082B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930005143A (ko) | 1993-03-23 |
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| E902 | Notification of reason for refusal | ||
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