JPS61123152A - 半導体デバイスの分離方法 - Google Patents
半導体デバイスの分離方法Info
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- JPS61123152A JPS61123152A JP60180633A JP18063385A JPS61123152A JP S61123152 A JPS61123152 A JP S61123152A JP 60180633 A JP60180633 A JP 60180633A JP 18063385 A JP18063385 A JP 18063385A JP S61123152 A JPS61123152 A JP S61123152A
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- H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体デバイスに係り、更に詳しくはデバイス
への酸化物侵入を伴わないで、半導体デバイスに酸化物
アイソレーション（素子間分離部）を形成する方法に関
する。
への酸化物侵入を伴わないで、半導体デバイスに酸化物
アイソレーション（素子間分離部）を形成する方法に関
する。
従来技術及び発明が解決しようとする１題１、−Ｖ Ｌ
Ｓ Ｉ技術はより高い実装密度とすぐれた回路性能と
を１指してたえず進歩を続けている。
Ｓ Ｉ技術はより高い実装密度とすぐれた回路性能と
を１指してたえず進歩を続けている。
ＶＬＳＩデバイスの寸法を非常に小さく縮小（スケーリ
ング）すると、デバイスのアイソレーションが重要な設
計事項となる。従来はシリコン集積回路のアイソレーシ
ョン（素子間分離）技術として、シリコンの局部酸化（
ＬＯＧＯ３）が用いられて来た。しかし、フィールド酸
化物がデバイスの活性領域へ侵入するために、これまで
はしａｃｏｓに重要な問題が生じていた。この酸化物の
侵入現象はしばしば「バーズビーク」とよばれ、デバイ
スの活性領域を実質的に制限している。
ング）すると、デバイスのアイソレーションが重要な設
計事項となる。従来はシリコン集積回路のアイソレーシ
ョン（素子間分離）技術として、シリコンの局部酸化（
ＬＯＧＯ３）が用いられて来た。しかし、フィールド酸
化物がデバイスの活性領域へ侵入するために、これまで
はしａｃｏｓに重要な問題が生じていた。この酸化物の
侵入現象はしばしば「バーズビーク」とよばれ、デバイ
スの活性領域を実質的に制限している。
その上、ＬＯＧＯ３技術では窒化物のマスキング層が用
いられており、これがシリコンに応力を生じさせ、欠陥
を生じさせ得る。この窒化物層がフィールド酸化侵入の
間に屈曲すると「バーズフレスト」とよばれる好ましく
ない構造を生ずる。
いられており、これがシリコンに応力を生じさせ、欠陥
を生じさせ得る。この窒化物層がフィールド酸化侵入の
間に屈曲すると「バーズフレスト」とよばれる好ましく
ない構造を生ずる。
側壁５１３Ｎ４薄膜を利用して「バーズビーク」をなく
そうとする技術が以前から開発されておりこれは、Ｆａ
ｎｇ ｅｔ ａｌ、 「側壁マスク技術により゛バー
ズビーク″を除去した構造における欠陥の特性と生成メ
カニズムＪ Ｊ、Ｅｌｅｃｔｒｏ−Ｃｈｅｍｉｃａｌｓ
Ｓｏｃｉｅｔｙ ： ５ｏｌｉｄ−３ｔａｔｅ ５ｃｉ
ｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙに記述されて
いる。薄い窒化物側壁を用いるもう一つの技術は、「側
壁マスク・アイソレーション（ＳＷＡＭ Ｉ ）Ｊとよ
ばれ、Ｃｈｉｕ ｅｔ ａｌ。
そうとする技術が以前から開発されておりこれは、Ｆａ
ｎｇ ｅｔ ａｌ、 「側壁マスク技術により゛バー
ズビーク″を除去した構造における欠陥の特性と生成メ
カニズムＪ Ｊ、Ｅｌｅｃｔｒｏ−Ｃｈｅｍｉｃａｌｓ
Ｓｏｃｉｅｔｙ ： ５ｏｌｉｄ−３ｔａｔｅ ５ｃｉ
ｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙに記述されて
いる。薄い窒化物側壁を用いるもう一つの技術は、「側
壁マスク・アイソレーション（ＳＷＡＭ Ｉ ）Ｊとよ
ばれ、Ｃｈｉｕ ｅｔ ａｌ。
ｒ’ｓＷＡＭＩ−欠陥がなく゛１バードご−ク″がほと
んどできない局部酸化過程とそのＶＬＳＩ技術への適用
Ｊ ＩＥＤＭ、１９８２、ｐ、２２４に記述されている
。しかし、これらの技術は過程が複雑で、窒化物層によ
ってシリコン内で生じた応力により欠陥が発生するので
、余り適用できないことがわかって来た。
んどできない局部酸化過程とそのＶＬＳＩ技術への適用
Ｊ ＩＥＤＭ、１９８２、ｐ、２２４に記述されている
。しかし、これらの技術は過程が複雑で、窒化物層によ
ってシリコン内で生じた応力により欠陥が発生するので
、余り適用できないことがわかって来た。
問題点を解決するための手段
本発明によると、半導体デバイスを分離する方法は、第
１の導電型の半導体上にメサ（台１！１）形または島状
構造を形成することを含む。次にメサの「１上と側壁に
酸化物層が形成される。メサ゛とは反対側の半導体（即
ち、メサ以外の部分の半導体）に導電度の高い材料のド
ープ領域が作られる。酸化物層を除去し、低温で半導体
とメサの上に新しいフィールド酸化物層を形成する。そ
の結果差異のある酸化（ｄｉＨｅｒｅｎｔｉａｌ ｏｖ
ａｔｉｏｎ ）のために、メサの上に作られた酸化物層
よりも、かなり厚いフィールド酸化物層がドープ領域の
上に形成される。これによりデバイスの活性銅酸へ侵入
することなく、メサの反対側に（メサ以外の部分に）
１９いフィールド酸化物が形成される。
１の導電型の半導体上にメサ（台１！１）形または島状
構造を形成することを含む。次にメサの「１上と側壁に
酸化物層が形成される。メサ゛とは反対側の半導体（即
ち、メサ以外の部分の半導体）に導電度の高い材料のド
ープ領域が作られる。酸化物層を除去し、低温で半導体
とメサの上に新しいフィールド酸化物層を形成する。そ
の結果差異のある酸化（ｄｉＨｅｒｅｎｔｉａｌ ｏｖ
ａｔｉｏｎ ）のために、メサの上に作られた酸化物層
よりも、かなり厚いフィールド酸化物層がドープ領域の
上に形成される。これによりデバイスの活性銅酸へ侵入
することなく、メサの反対側に（メサ以外の部分に）
１９いフィールド酸化物が形成される。
第１図は本発明によって作られたＶＬＳＩ半心体デバイ
ス１ｏの第１の状態を示す。図示した構造の相対寸法は
、図面では図示の都合で忠実に再現されていないことに
注意されたい。デバイス１０ｉよＮ型物質の上に形成さ
れたように示されているが、その代りにＰ型または各種
のエビ基板の組合せを利用することも可能である。図示
したデバイスは最初通常の半導体材料で作られたＮ＋Ｗ
板１板上２従来技術によるＮ導電型の半導体材料で作ら
れたエビ層１４とから成る。シリコン酸化物層１６は当
初Ｎエビ層１４の全表面にわたって成長させる。半導体
チップの所望の活性デバイス領域のパターンをレジスト
を使つＣ形成する。、酸化物およびその下のＮ型・エビ
層１４のマスクされない部分は、従来技法により異方性
エッチされ、第１図に示すような酸化物層１６をもった
メサ型または島状構造を形成する。寸法は所望の動作特
性によって変るが、本発明の一つの実施態様では、最初
の酸化物層１６の厚さは２５００人とすることができる
。
ス１ｏの第１の状態を示す。図示した構造の相対寸法は
、図面では図示の都合で忠実に再現されていないことに
注意されたい。デバイス１０ｉよＮ型物質の上に形成さ
れたように示されているが、その代りにＰ型または各種
のエビ基板の組合せを利用することも可能である。図示
したデバイスは最初通常の半導体材料で作られたＮ＋Ｗ
板１板上２従来技術によるＮ導電型の半導体材料で作ら
れたエビ層１４とから成る。シリコン酸化物層１６は当
初Ｎエビ層１４の全表面にわたって成長させる。半導体
チップの所望の活性デバイス領域のパターンをレジスト
を使つＣ形成する。、酸化物およびその下のＮ型・エビ
層１４のマスクされない部分は、従来技法により異方性
エッチされ、第１図に示すような酸化物層１６をもった
メサ型または島状構造を形成する。寸法は所望の動作特
性によって変るが、本発明の一つの実施態様では、最初
の酸化物層１６の厚さは２５００人とすることができる
。
第２図はデバイスの上面全体にわたってプラズマ酸化物
層１８のデポジションを含む本発明の次のステップを示
す。
層１８のデポジションを含む本発明の次のステップを示
す。
たとえば屑１８は厚さ２０００人である。層１８はメサ
構造の上面と側面ばかりでなく、酸化物層部分１８ａＬ
１５よび１８ｂで示すようにＦ１１４の上面全体を蔽う
ものとみることかできる。
構造の上面と側面ばかりでなく、酸化物層部分１８ａＬ
１５よび１８ｂで示すようにＦ１１４の上面全体を蔽う
ものとみることかできる。
酸化物層１８は次いで従来技法でエッヂし、酸化物領域
１８ａおよび１８ｂを除去する。その結果得られたデバ
イスを第３図に示す。メサ構造全体が実質的に同じ厚さ
の酸化物層で蔽われている。
１８ａおよび１８ｂを除去する。その結果得られたデバ
イスを第３図に示す。メサ構造全体が実質的に同じ厚さ
の酸化物層で蔽われている。
メサ構造の１部を蔽っている１１１６４よ厚さ２０００
人まで減少し、メサ構造の側面部はやはり厚さおよそ２
０００人のエッチされた層領域２０ａと２０ｂで蔽われ
ている。第３図に示されるように、メ１す４部造の反対
側の（メサ構造全体の部分の）層１４の上部は、酸化物
層２０ ａと２０１）に蔽われた小頭域を除いて、エツ
チングにより露出されている。異方性エツチングにＪζ
り垂直酸化物層２０ａと２０ｂが形成される。エツチン
グは適当なエツチング剤、たとえば ０２Ｆ６／Ｈｅ混剤を用いて実施される。側壁領域２０
ａおよび２０ｂの厚さは、後で述べるように、（イオン
）打込みのオフセット（位置ずらし）をどのくらい所望
なのかに依って制御・調節することができる。
人まで減少し、メサ構造の側面部はやはり厚さおよそ２
０００人のエッチされた層領域２０ａと２０ｂで蔽われ
ている。第３図に示されるように、メ１す４部造の反対
側の（メサ構造全体の部分の）層１４の上部は、酸化物
層２０ ａと２０１）に蔽われた小頭域を除いて、エツ
チングにより露出されている。異方性エツチングにＪζ
り垂直酸化物層２０ａと２０ｂが形成される。エツチン
グは適当なエツチング剤、たとえば ０２Ｆ６／Ｈｅ混剤を用いて実施される。側壁領域２０
ａおよび２０ｂの厚さは、後で述べるように、（イオン
）打込みのオフセット（位置ずらし）をどのくらい所望
なのかに依って制御・調節することができる。
第４図に示す工程の次のステップでは、層１４の露出し
た上部領域に適当なドーパントを打込みまたは被覆させ
る。ヒ素またはアンチモンのような適当なドーパントを
打込み、従来技術ぐ温度によるアニールを行って、第４
図の領域２２ａと２２ｂを形成する。別法として、ＰＯ
ＣＩ ３のような高度にドープした領域で被覆しで領域
２２ａ−ｂを形成することができる。酸化物層２０ａお
よび２０ｂは、Ｎ十打込み領域２２ａおよび２２ｂがメ
サ構造に侵入するのを防ぐ。
た上部領域に適当なドーパントを打込みまたは被覆させ
る。ヒ素またはアンチモンのような適当なドーパントを
打込み、従来技術ぐ温度によるアニールを行って、第４
図の領域２２ａと２２ｂを形成する。別法として、ＰＯ
ＣＩ ３のような高度にドープした領域で被覆しで領域
２２ａ−ｂを形成することができる。酸化物層２０ａお
よび２０ｂは、Ｎ十打込み領域２２ａおよび２２ｂがメ
サ構造に侵入するのを防ぐ。
必要に応じて、側壁の酸化物領域２０ａおよび２０ｂの
厚さを増加して、打込み領域２２ａおよび２２ｂのメサ
構造からのより大きなオフセットを与えることができる
。第４図に示すＮ＋打込みを行うのにいろいろな化学物
質を用いることができるが、本発明の一つの実施態様で
は、１００ＫｅＶの打込みエネルギーを用いて１（：ｌ
１１２当り１０１６のヒ素またはアンチモン・イオンを
デバイスに打込んでもよい。ヒ素を用いた場合、アニー
ル過程は１０００℃、２０〜３０分の処理でよい。
厚さを増加して、打込み領域２２ａおよび２２ｂのメサ
構造からのより大きなオフセットを与えることができる
。第４図に示すＮ＋打込みを行うのにいろいろな化学物
質を用いることができるが、本発明の一つの実施態様で
は、１００ＫｅＶの打込みエネルギーを用いて１（：ｌ
１１２当り１０１６のヒ素またはアンチモン・イオンを
デバイスに打込んでもよい。ヒ素を用いた場合、アニー
ル過程は１０００℃、２０〜３０分の処理でよい。
アンチモンを用いた場合は、アニール過程は１０５０〜
１１００℃、２０〜３０分とする。
１１００℃、２０〜３０分とする。
第５図に示されるところの次の工程のステップでは、デ
バイスからすべての酸化物を除去し、メリー構造も含ん
だ層１４の上面全体を、次の処理のために露出させる。
バイスからすべての酸化物を除去し、メリー構造も含ん
だ層１４の上面全体を、次の処理のために露出させる。
第６図は本発明のＲ終工程を示す。ここでは低温で酸化
が行われ、デバイスに対して差異のある酸化を行う。周
知のように、Ｎ層領域での低温酸化の反応速度は、メサ
構造のようなドー１されない領域での酸化物被覆の反応
速度に比べて著しく高い。したがって、領域２４では厚
さほぼ１μｍの酸化物が生成されるが、メサ構造の上に
はおよそ厚さ１０００人の極めて薄い酸化物層２６が形
成される。実際にＮ層領域２２ａおよび２２ｂに、約８
００℃の温度で１μｍＵ）％化物を生成させるには１６
０分を要する。差異のある酸化の減少は以前から知られ
ており、文献にも記述されている。
が行われ、デバイスに対して差異のある酸化を行う。周
知のように、Ｎ層領域での低温酸化の反応速度は、メサ
構造のようなドー１されない領域での酸化物被覆の反応
速度に比べて著しく高い。したがって、領域２４では厚
さほぼ１μｍの酸化物が生成されるが、メサ構造の上に
はおよそ厚さ１０００人の極めて薄い酸化物層２６が形
成される。実際にＮ層領域２２ａおよび２２ｂに、約８
００℃の温度で１μｍＵ）％化物を生成させるには１６
０分を要する。差異のある酸化の減少は以前から知られ
ており、文献にも記述されている。
本発明を用いると、酸化物層２４の厚さはドープされな
いメサ領域２６の酸化物の厚さの１０〜１５倍になる。
いメサ領域２６の酸化物の厚さの１０〜１５倍になる。
したがって第６図は、実質的にデバイスの活性領域に侵
入することなく、フィールド酸化物領域を形成する方法
を示している。本発明では、酸化の際のマスクとして窒
化物を用いないので、デバイス領域の縁部での応力が実
質的に低トＪるため有利である。その上、酸化物の成長
が低ｄ１．１で行われるため、フィールド酸化を工程の
最初に実施覆る必要はなく、後の段階まで送らＵること
がぐきる。本発明を使用するとデバイスに応力を生ずる
ことがなく、従って損傷や変形を起さない。本発明は通
常の工程にみられるような酸化物の侵入や「バードビー
ク」減少を生じない。
入することなく、フィールド酸化物領域を形成する方法
を示している。本発明では、酸化の際のマスクとして窒
化物を用いないので、デバイス領域の縁部での応力が実
質的に低トＪるため有利である。その上、酸化物の成長
が低ｄ１．１で行われるため、フィールド酸化を工程の
最初に実施覆る必要はなく、後の段階まで送らＵること
がぐきる。本発明を使用するとデバイスに応力を生ずる
ことがなく、従って損傷や変形を起さない。本発明は通
常の工程にみられるような酸化物の侵入や「バードビー
ク」減少を生じない。
上に記した各種のエツチングおよびドーパント工稈は従
来からの技術であり、ここでは詳細に記述はしなかった
。本発明はＮ＋トド−ントを利用するように記述されて
いるが、Ｐ−型のドーパントも利用できるものと理解さ
れたい。しかしＰドーパントを使用する場合、本発明の
際のある酸化はＮ＋トド−ントを使用した場合はど重要
ではない。
来からの技術であり、ここでは詳細に記述はしなかった
。本発明はＮ＋トド−ントを利用するように記述されて
いるが、Ｐ−型のドーパントも利用できるものと理解さ
れたい。しかしＰドーパントを使用する場合、本発明の
際のある酸化はＮ＋トド−ントを使用した場合はど重要
ではない。
望ましい態様を詳細に記述したが、特許請求の範囲で規
定される本発明の精神や範囲から外れることなく、各種
の変更・置換・交替ができるものと理解すべきである。
定される本発明の精神や範囲から外れることなく、各種
の変更・置換・交替ができるものと理解すべきである。
第１図は酸化物層をもったメサ構造を備えた半導体１バ
イスの横断図、 第２図は第１図のデバイスに第２の酸化物層を追加した
状態の断面図、 第３図は第２図における第２の酸化物層を一部除去した
ものの断面図、 第４図は第３図のメサ構造とは反対側（メサ構造以外の
部分）にドープ領域をうち込んだものの断面図、 第５図は第４図のすべての酸化物を除去したものの断面
図、 第６図は差異のある酸化により：第５図のデバイス上に
素子間分離用フィールド酸化物を形成したものを示す断
面図である。 １０・・・・・・半導体デバイス、 １２・・・・・・基板、１４・・・・・・エビ層、１６
・・・・・・酸化シリコン層、 １８．１８ａ、１８ｂ、２０ａ、２０ｂ、２４゜２６・
・・・・・酸化物層、 ２２ａ、２２ｂ・・・・・・打込み領域。
イスの横断図、 第２図は第１図のデバイスに第２の酸化物層を追加した
状態の断面図、 第３図は第２図における第２の酸化物層を一部除去した
ものの断面図、 第４図は第３図のメサ構造とは反対側（メサ構造以外の
部分）にドープ領域をうち込んだものの断面図、 第５図は第４図のすべての酸化物を除去したものの断面
図、 第６図は差異のある酸化により：第５図のデバイス上に
素子間分離用フィールド酸化物を形成したものを示す断
面図である。 １０・・・・・・半導体デバイス、 １２・・・・・・基板、１４・・・・・・エビ層、１６
・・・・・・酸化シリコン層、 １８．１８ａ、１８ｂ、２０ａ、２０ｂ、２４゜２６・
・・・・・酸化物層、 ２２ａ、２２ｂ・・・・・・打込み領域。
Claims (10)
- （１）一導電型の半導体の上にメサを形成し、メサ以外
の部分に上記半導体よりも高い導電度のドープ領域形成
し、上記半導体の上にフィールド酸化物を形成し、この
際、差異のある酸化のために上記ドープ領域で上記メサ
の上に作られた酸化物層よりも実質的に厚い酸化物層を
形成する半導体デバイス分離方法。 - （２）上記フィールド酸化物が低い温度で形成され、上
記ドープ領域の上での酸化の反応速度が、差異のある酸
化により上記メサの上での酸化反応速度よりも大きい特
許請求の範囲１項の方法。 - （３）上記ドープ領域を被覆する前に、上記メサの上面
および側面上に酸化物層を形成する特許請求の範囲第１
項の方法。 - （４）上記ドープ領域を被覆した後、上記フィールド酸
化物を形成する前に、上記酸化物層を除去することを含
む特許請求の範囲第３項の方法。 - （５）上記半導体がＮ導電型半導体材料から成り、上記
ドープ領域がＮ＋導電型材料から成る特許請求の範囲第
１項の方法。 - （６）第１の導電型の半導体上にメサを形成し、上記メ
サ以外の部分には酸化物を形成しないように上記メサの
頂部と側面に第１の酸化物層を形成し、上記メサ以外の
部分の上記半導体内に、上記第１の導電型の高度にドー
プした領域を形成し、上記メサから上記第１の酸化物層
を除去し、上記メサと上記ドープ領域の上に第２の酸化
物層を形成し、この第２の酸化物層の形成に際しては上
記酸化物を低温形成し、上記ドープ領域上での酸化反応
速度が、上記メサ上での酸化反応速度よりはるかに高く
、その結果、デバイスの活性領域に侵入することなく上
記メサ以外の部分に厚いくぼんだフィールド酸化物を形
成する半導体デバイス分離方法。 - （７）上記酸化物が約８５０℃以下の低い温度で形成さ
れる特許請求の範囲第６項の方法。 - （８）上記第２の酸化物層の厚さは、上記メサ以外の部
分の層の厚さがメサの頂部の上の層の厚さの少くとも１
０倍である特許請求の範囲第６項の方法。 - （９）上記第１の酸化物層が異方性エッチングにより上
記メサの上にパターン形成される特許請求の範囲第６項
の方法。 - （１０）上記第１の導電型がＮ型で、上記高度にドープ
した領域がＮ＋型である特許請求の範囲第６項の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US642320 | 1984-08-20 | ||
| US06/642,320 US4635344A (en) | 1984-08-20 | 1984-08-20 | Method of low encroachment oxide isolation of a semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61123152A true JPS61123152A (ja) | 1986-06-11 |
| JPH0763072B2 JPH0763072B2 (ja) | 1995-07-05 |
Family
ID=24576110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60180633A Expired - Fee Related JPH0763072B2 (ja) | 1984-08-20 | 1985-08-19 | 半導体デバイスの分離方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4635344A (ja) |
| JP (1) | JPH0763072B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4758530A (en) * | 1986-12-08 | 1988-07-19 | Delco Electronics Corporation | Doubly-self-aligned hole-within-a-hole structure in semiconductor fabrication involving a double LOCOS process aligned with sidewall spacers |
| US4968640A (en) * | 1987-02-10 | 1990-11-06 | Industrial Technology Research Institute | Isolation structures for integrated circuits |
| DE68915508T2 (de) * | 1988-10-25 | 1994-12-15 | Matsushita Electronics Corp | Verfahren zur Herstellung einer nicht-flüchtigen Speicheranordnung. |
| US4883768A (en) * | 1989-02-28 | 1989-11-28 | United Technologies Corporation | Mesa fabrication in semiconductor structures |
| FR2750535B1 (fr) * | 1996-06-27 | 1998-08-07 | Commissariat Energie Atomique | Transistor mos et procede d'isolation laterale d'une region active d'un transistor mos |
| TW479364B (en) * | 1999-04-28 | 2002-03-11 | Koninkl Philips Electronics Nv | Method of manufacturing a semiconductor device comprising a field effect transistor |
| US20200135898A1 (en) * | 2018-10-30 | 2020-04-30 | International Business Machines Corporation | Hard mask replenishment for etching processes |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5317390A (en) * | 1976-07-30 | 1978-02-17 | Ceskoslovenska Akademie Ved | Macro porous polymer absorbent for chromatograph especially for organic compounds |
| JPS5461488A (en) * | 1977-10-26 | 1979-05-17 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating semiconductor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3899372A (en) * | 1973-10-31 | 1975-08-12 | Ibm | Process for controlling insulating film thickness across a semiconductor wafer |
| US4056825A (en) * | 1975-06-30 | 1977-11-01 | International Business Machines Corporation | FET device with reduced gate overlap capacitance of source/drain and method of manufacture |
| JPS5841659B2 (ja) * | 1977-08-30 | 1983-09-13 | 株式会社東芝 | 絶縁膜の形成方法 |
-
1984
- 1984-08-20 US US06/642,320 patent/US4635344A/en not_active Expired - Fee Related
-
1985
- 1985-08-19 JP JP60180633A patent/JPH0763072B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5317390A (en) * | 1976-07-30 | 1978-02-17 | Ceskoslovenska Akademie Ved | Macro porous polymer absorbent for chromatograph especially for organic compounds |
| JPS5461488A (en) * | 1977-10-26 | 1979-05-17 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating semiconductor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0763072B2 (ja) | 1995-07-05 |
| US4635344A (en) | 1987-01-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |