JPH02102579A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02102579A JPH02102579A JP63254947A JP25494788A JPH02102579A JP H02102579 A JPH02102579 A JP H02102579A JP 63254947 A JP63254947 A JP 63254947A JP 25494788 A JP25494788 A JP 25494788A JP H02102579 A JPH02102579 A JP H02102579A
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- layer
- oxide film
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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-
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- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
-
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- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置及びその製造方法に係り、特に縦型
ＭＯ５ＦＥＴ及びその製造方法に関するものである。
ＭＯ５ＦＥＴ及びその製造方法に関するものである。
従来、この種の縦型ＭＯ５ＦＥＴの製造方法は、「アイ
・イー・イー・イー トランサクシランズオンエレクト
ロンデバイスＶＯＬ、 ＨＤ−３４１１１１１９８７年
１１月 ６セルフ一アラインドＵＭＯ３ＦＥＴ・Ｓウイ
ズア スペシフィック オン−レジスタンス オフ １
端Ω・−”第２３２９〜２３３４頁（ＩＥＥＥ ＴＲＡ
ＮＳＡＣＴＩ−ＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥ
ＶＩＣＥＳ、 ＶＯＬ、 ＥＤ−３４，ｍ１ＬＮｏνＥ
ＮＢＥＲ１９８７“Ｓｅｌｆ−Ａｌｉｇｎｅｄ ０ＭＯ
３ＦＥＴ”Ｓ ｗｉｔｈａ ５ｐｅｃｉｆｉｃ ０ｎ−
Ｒｅｓｉｓｔａｎｃｅ ｏｆ ＩｓΩ°−″）に開示さ
れるものがある。これを第２図にその工程図を示して述
べる。
・イー・イー・イー トランサクシランズオンエレクト
ロンデバイスＶＯＬ、 ＨＤ−３４１１１１１９８７年
１１月 ６セルフ一アラインドＵＭＯ３ＦＥＴ・Ｓウイ
ズア スペシフィック オン−レジスタンス オフ １
端Ω・−”第２３２９〜２３３４頁（ＩＥＥＥ ＴＲＡ
ＮＳＡＣＴＩ−ＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥ
ＶＩＣＥＳ、 ＶＯＬ、 ＥＤ−３４，ｍ１ＬＮｏνＥ
ＮＢＥＲ１９８７“Ｓｅｌｆ−Ａｌｉｇｎｅｄ ０ＭＯ
３ＦＥＴ”Ｓ ｗｉｔｈａ ５ｐｅｃｉｆｉｃ ０ｎ−
Ｒｅｓｉｓｔａｎｃｅ ｏｆ ＩｓΩ°−″）に開示さ
れるものがある。これを第２図にその工程図を示して述
べる。
先ず、第２図ｆａｔに示す如く、比抵抗が０．００４Ω
・１程度のＮ型半導体基Ｆｉｌ上に、比抵抗１〜３Ω・
値のＮ型エピタキシャル層２を成長形成し、このエピタ
キシャル層２上に、接合深さ２〜３ｎでシート抵抗５０
０〜１０００Ω１０のＰ型拡散層３を形成する０次いで
、熱酸化を行ない、上記Ｐ型拡散層３上に、２５０人厚
形成の第１酸化膜層４を形成し、この第１酸化膜層４上
には、ＣＶＤ法を以て第１５ｉ２Ｎａ層５と第２酸化膜
層６とを順次形成する。
・１程度のＮ型半導体基Ｆｉｌ上に、比抵抗１〜３Ω・
値のＮ型エピタキシャル層２を成長形成し、このエピタ
キシャル層２上に、接合深さ２〜３ｎでシート抵抗５０
０〜１０００Ω１０のＰ型拡散層３を形成する０次いで
、熱酸化を行ない、上記Ｐ型拡散層３上に、２５０人厚
形成の第１酸化膜層４を形成し、この第１酸化膜層４上
には、ＣＶＤ法を以て第１５ｉ２Ｎａ層５と第２酸化膜
層６とを順次形成する。
その後、第２開山）に示す如く、上記Ｎ型エピタキシャ
ル層２に達する巾が３ｎ程度で深さが３〜５ｎ程度の溝
７を形成した後、熱酸化を行ない、上記溝７表面に、上
記第１酸化膜層４に連続する２０００人厚程形成ゲート
酸化膜層８を被着形成する。
ル層２に達する巾が３ｎ程度で深さが３〜５ｎ程度の溝
７を形成した後、熱酸化を行ない、上記溝７表面に、上
記第１酸化膜層４に連続する２０００人厚程形成ゲート
酸化膜層８を被着形成する。
次に、第２図（Ｃ１に示す如く、上記基板１上に、ＣＶ
Ｄ法を以て第１ポリシリコン層９を、８０００人厚程形
成着形成した後、リンの熱拡散を行ない、上記第１ポリ
シリコン層９の比抵抗を０．６端Ω・ｄ程度とする。そ
して、この第１ポリシリコン層９上に、第２ポリシリコ
ン層１０を堆積形成し、溝７を埋め戻す。
Ｄ法を以て第１ポリシリコン層９を、８０００人厚程形
成着形成した後、リンの熱拡散を行ない、上記第１ポリ
シリコン層９の比抵抗を０．６端Ω・ｄ程度とする。そ
して、この第１ポリシリコン層９上に、第２ポリシリコ
ン層１０を堆積形成し、溝７を埋め戻す。
続いて、第２図（ｄｌに示す如く、エッチバック法を以
て第１及び第２ポリシリコン層９．１０をエツチングし
、表面を平坦化する。その際、第２酸化膜層６も除去さ
れる。
て第１及び第２ポリシリコン層９．１０をエツチングし
、表面を平坦化する。その際、第２酸化膜層６も除去さ
れる。
次イテ、第２図（８１に示す如く、第１５ｉＪｎ Ｎ
５と第１酸化膜層４とを順次エツチング除去し、Ｐ型拡
散層３上に、接合深さ１ｎ程度でシート抵抗２０〜３０
Ω１０のＮ型拡散層１１を形成する。
５と第１酸化膜層４とを順次エツチング除去し、Ｐ型拡
散層３上に、接合深さ１ｎ程度でシート抵抗２０〜３０
Ω１０のＮ型拡散層１１を形成する。
その後、このＮ型拡散層１１及び第１並びに第２ポリシ
リコン層９．１０上に、熱酸化法を以て第３酸化膜層１
２を形成する。
リコン層９．１０上に、熱酸化法を以て第３酸化膜層１
２を形成する。
しかる後、第２図ｆｆｌに示す如く、上記第３＃Ｉ化膜
層１２を除去した後、上記基板１上に、スパック法を以
て１〜３／＋１厚のアルミ層１３を積層形成し、縦型Ｍ
Ｏ５ＰＥＴを完成していた。
層１２を除去した後、上記基板１上に、スパック法を以
て１〜３／＋１厚のアルミ層１３を積層形成し、縦型Ｍ
Ｏ５ＰＥＴを完成していた。
尚、この場合、上記Ｎ型半導体基板１はドレイン領域、
Ｐ型拡散層３はベース領域、Ｎ型拡散層１１はソース領
域及び第１並びに第２ポリシリコン層９，１０はゲート
領域となる。
Ｐ型拡散層３はベース領域、Ｎ型拡散層１１はソース領
域及び第１並びに第２ポリシリコン層９，１０はゲート
領域となる。
然し乍ら、上述した従来方法においては、溝７表面に被
着されたゲート酸化膜層８のＰ型拡散層３の側面部とそ
の他の部分とが同一の厚さに形成されるため、スレフシ
ッルド電圧上昇、耐圧劣化及び寄性容量が増大するとい
う問題点があった。
着されたゲート酸化膜層８のＰ型拡散層３の側面部とそ
の他の部分とが同一の厚さに形成されるため、スレフシ
ッルド電圧上昇、耐圧劣化及び寄性容量が増大するとい
う問題点があった。
即ち、例えばスレソシッルド電圧を５ｖ以下にするため
には、ゲート酸化膜層８のＰ型拡散層３側面部の膜厚を
、１０００人厚程形成下に薄く形成する必要があり、耐
圧劣化を防止し、寄性容憧を小さくするためには、ゲー
ト酸化膜層８のコーナー部を含むその他の部分の膜厚を
、３０００人厚程形成上に厚くすることが必要であった
。
には、ゲート酸化膜層８のＰ型拡散層３側面部の膜厚を
、１０００人厚程形成下に薄く形成する必要があり、耐
圧劣化を防止し、寄性容憧を小さくするためには、ゲー
ト酸化膜層８のコーナー部を含むその他の部分の膜厚を
、３０００人厚程形成上に厚くすることが必要であった
。
本発明の目的は、上述の問題点に鑑み、スレソシラルド
電圧が低く、耐圧劣化のない、而も寄性容量の小さい半
導体装置及びその製造方法を提供するものである。
電圧が低く、耐圧劣化のない、而も寄性容量の小さい半
導体装置及びその製造方法を提供するものである。
〔課題を解決するための手段〕
本発明は上述した目的を達成するため、基板に溝を形成
し、浅溝の表面に絶縁膜層を被着すると共に、内部に電
極を形成した半導体装置において、上記溝の底部コーナ
ー部を除く側面部の上記絶縁膜層を薄く形成し、上記溝
のその他の部分の上記絶縁膜層を厚く形成したものであ
り、その製造方法は、基板上に、所定のパターンを形成
したマスク材を形成し、該マスク材をマスクとして、上
記基板に側面が垂直の溝を形成する工程と、上記マスク
材を除去した後、上記基板及び上記溝表面上に、窒化膜
層及び第１酸化膜層を順次被着形成する工程と、上記第
１酸化膜層及び窒化膜層を順次異方性エツチングし、上
記溝の側面に、上記窒化ＭＮ及び第１酸化膜層をサイド
ウオールとして残し、その他の部分は全て除去する工程
と、上記溝の底部コーナー部の上記窒化膜層を除去する
工程と、上記第１酸化膜層を除去した後、上記窒化膜層
部分を除く上記溝の表面上に、厚い第２ａａ化膜層を被
着形成する工程と、上記窒化膜層を除去した後、上記溝
の底部コーナー部を除く側面に、薄い第３酸化膜層を形
成する工程と、上記溝の内部に電極を形成する工程とを
含むものである。
し、浅溝の表面に絶縁膜層を被着すると共に、内部に電
極を形成した半導体装置において、上記溝の底部コーナ
ー部を除く側面部の上記絶縁膜層を薄く形成し、上記溝
のその他の部分の上記絶縁膜層を厚く形成したものであ
り、その製造方法は、基板上に、所定のパターンを形成
したマスク材を形成し、該マスク材をマスクとして、上
記基板に側面が垂直の溝を形成する工程と、上記マスク
材を除去した後、上記基板及び上記溝表面上に、窒化膜
層及び第１酸化膜層を順次被着形成する工程と、上記第
１酸化膜層及び窒化膜層を順次異方性エツチングし、上
記溝の側面に、上記窒化ＭＮ及び第１酸化膜層をサイド
ウオールとして残し、その他の部分は全て除去する工程
と、上記溝の底部コーナー部の上記窒化膜層を除去する
工程と、上記第１酸化膜層を除去した後、上記窒化膜層
部分を除く上記溝の表面上に、厚い第２ａａ化膜層を被
着形成する工程と、上記窒化膜層を除去した後、上記溝
の底部コーナー部を除く側面に、薄い第３酸化膜層を形
成する工程と、上記溝の内部に電極を形成する工程とを
含むものである。
本発明においては、溝の底部コーナー部を除く側面部の
絶縁膜層を薄く形成したので、スレフシラルド電圧が低
下し、溝のコーナー部を含む底面部における絶縁膜層を
厚く形成したので、溝底部コーナー部での電界集中によ
る耐圧劣化が防止され、寄性容量が低減される。
絶縁膜層を薄く形成したので、スレフシラルド電圧が低
下し、溝のコーナー部を含む底面部における絶縁膜層を
厚く形成したので、溝底部コーナー部での電界集中によ
る耐圧劣化が防止され、寄性容量が低減される。
本発明装置の製造方法の一実施例を、第１図にその工程
図を示して説明する。
図を示して説明する。
先ず、第１図ｆａｔに示す如く、比抵抗０．００４Ω・
１程度のＮ型半導体基１２１上に、比抵抗１〜３Ω・１
のＮ型エピタキシャル層２２を成長形成し、このＮ型エ
ピタキシャル層２２上に、接合深さが２〜３μでシート
抵抗５００〜１０００Ω１０のＰ型拡散Ｊｉ２３を形成
する。その後、熱酸化法を以て上記Ｐ型拡散層２３上に
、第１酸化膜層２４を、２０００〜５０００人厚形成す
る。
１程度のＮ型半導体基１２１上に、比抵抗１〜３Ω・１
のＮ型エピタキシャル層２２を成長形成し、このＮ型エ
ピタキシャル層２２上に、接合深さが２〜３μでシート
抵抗５００〜１０００Ω１０のＰ型拡散Ｊｉ２３を形成
する。その後、熱酸化法を以て上記Ｐ型拡散層２３上に
、第１酸化膜層２４を、２０００〜５０００人厚形成す
る。
次形成第１図（ｂｌに示す如く、上記第１酸化膜層２４
の中長が３μ程度の部分を、ホトリソグラフィにより除
去した後、ＣＣ１ａガスプラズマによるＲＩＥ法を以て
、上記第１酸化膜層２４をマスクとして、上記Ｐ型拡散
層２３に中長３ｎで深さ３〜５μの上記Ｎ型エピタキシ
ャル層２２に達する溝２５を形成する。
の中長が３μ程度の部分を、ホトリソグラフィにより除
去した後、ＣＣ１ａガスプラズマによるＲＩＥ法を以て
、上記第１酸化膜層２４をマスクとして、上記Ｐ型拡散
層２３に中長３ｎで深さ３〜５μの上記Ｎ型エピタキシ
ャル層２２に達する溝２５を形成する。
続いて、第１図（Ｃ）に示す如く、上記第１酸化膜層２
４を除去後、熱酸化法を以て上記Ｐ型拡散層２３及び溝
２５上に、５００人厚形成の第２酸化膜層２６を被着形
成する。更に、上記第２酸化膜層２６上に、ＣＶＤ法を
以て２０００人厚程形成第１ＳｉｓＮｓ層２７と２００
０人厚程形成第３酸化膜層２８とを順次形成する。
４を除去後、熱酸化法を以て上記Ｐ型拡散層２３及び溝
２５上に、５００人厚形成の第２酸化膜層２６を被着形
成する。更に、上記第２酸化膜層２６上に、ＣＶＤ法を
以て２０００人厚程形成第１ＳｉｓＮｓ層２７と２００
０人厚程形成第３酸化膜層２８とを順次形成する。
その後、第１図（ｄ）に示す如＜ 、ＣＦ、と０．との
混合ガスプラズマによるＲＩＢ法を以て上記第３酸化膜
層２８、第１５ｉｓＮａ層２７及び第２酸化膜層２６を
順次異方性エツチングし、溝２５の側壁部に第２酸化膜
層２６、第１ Ｓｉ３Ｎ、層２７及び第３酸化膜層２８
をサイドウオールとして残し、その他の部分を全て除去
する。
混合ガスプラズマによるＲＩＢ法を以て上記第３酸化膜
層２８、第１５ｉｓＮａ層２７及び第２酸化膜層２６を
順次異方性エツチングし、溝２５の側壁部に第２酸化膜
層２６、第１ Ｓｉ３Ｎ、層２７及び第３酸化膜層２８
をサイドウオールとして残し、その他の部分を全て除去
する。
そして、第１図ｔｉ）に示す如（、煮沸リン酸を以て溝
２５底部のコーナー部２５ａの第１ Ｓｉ、Ｎ４層２７
をエツチング除去する。
２５底部のコーナー部２５ａの第１ Ｓｉ、Ｎ４層２７
をエツチング除去する。
続いて、第１図（ｆｌに示す如く、フン酸を以て、上記
第３酸化膜層２８を除去した後、熱酸化法を以て３００
０人厚程形成第４酸化膜層２９を、第１Ｓｉ３Ｎ４層２
７部分を除く溝２５表面及びＰ型拡散層２３上に被着形
成する。
第３酸化膜層２８を除去した後、熱酸化法を以て３００
０人厚程形成第４酸化膜層２９を、第１Ｓｉ３Ｎ４層２
７部分を除く溝２５表面及びＰ型拡散層２３上に被着形
成する。
その後、第１図（ｇｌに示す如く、煮沸リン酸を以て上
記第１５ｉｓＮａ層２７を除去した後、この部分に熱酸
化法により１０００人厚程形成ゲート酸化膜層３０を形
成する。
記第１５ｉｓＮａ層２７を除去した後、この部分に熱酸
化法により１０００人厚程形成ゲート酸化膜層３０を形
成する。
次いで、第１図ｆｈｌに示す如く、溝２５内を、第１及
び第２ポリシリコン層３１．３２により順次埋め戻す。
び第２ポリシリコン層３１．３２により順次埋め戻す。
しかる後、第１図（１）に示す如く、Ｐ型拡散層２３上
の第４酸化膜層２９をエツチング除去した後、Ｐ型拡散
層２３上に、接合深さ１μ程度でシート抵抗２０〜３０
Ω１０のＮ型拡散層３３を形成する。その後、第１及び
第２ポリシリコン層３１゜３２上に、熱酸化法により第
５酸化膜層３４を形成し、この第５酸化膜層３４及びＮ
型拡散層３３上に、スパッタ法を以て１〜３／ＩＩ厚の
アルミ層３５を積層形成する。
の第４酸化膜層２９をエツチング除去した後、Ｐ型拡散
層２３上に、接合深さ１μ程度でシート抵抗２０〜３０
Ω１０のＮ型拡散層３３を形成する。その後、第１及び
第２ポリシリコン層３１゜３２上に、熱酸化法により第
５酸化膜層３４を形成し、この第５酸化膜層３４及びＮ
型拡散層３３上に、スパッタ法を以て１〜３／ＩＩ厚の
アルミ層３５を積層形成する。
斯くして、Ｎ型半導体基板２１上に、順次積層形成され
たＰ型拡散層２３及びＮ型拡散層３３に貫通する溝２５
が設けられ、この溝２５におけるＰ型拡散Ｊ！２３の側
面部に、薄いゲート酸化膜層３０が形成されると共に、
溝２５のコーナー部２５ａを含むその他の部分に、厚い
第４酸化膜層２９が形成され、更には、溝２５内部に、
ポリシリコン層３１．３２が埋設され、最上層にアルミ
層３５が堆積形成された縦型１１０５Ｆ！！Ｔが得られ
る。
たＰ型拡散層２３及びＮ型拡散層３３に貫通する溝２５
が設けられ、この溝２５におけるＰ型拡散Ｊ！２３の側
面部に、薄いゲート酸化膜層３０が形成されると共に、
溝２５のコーナー部２５ａを含むその他の部分に、厚い
第４酸化膜層２９が形成され、更には、溝２５内部に、
ポリシリコン層３１．３２が埋設され、最上層にアルミ
層３５が堆積形成された縦型１１０５Ｆ！！Ｔが得られ
る。
尚、本実施例では、縦型ＭＯ３ＦＥＴについて述べたが
、本発明はメモリのトレンチキャパシタ等の溝を有する
半導体装置に広く適用される。
、本発明はメモリのトレンチキャパシタ等の溝を有する
半導体装置に広く適用される。
以上説明したように本発明によれば、溝の底部コーナー
部を除く側面部の絶縁膜層を薄く形成すると共に、溝の
コーナー部を含む底面部の絶縁膜層を厚く形成したので
、スレッシヲルド電圧が低くでき、而も耐圧劣化が防止
でき且つ寄性容量が低減できる等の特有の効果により上
述の課題を解決し得る。
部を除く側面部の絶縁膜層を薄く形成すると共に、溝の
コーナー部を含む底面部の絶縁膜層を厚く形成したので
、スレッシヲルド電圧が低くでき、而も耐圧劣化が防止
でき且つ寄性容量が低減できる等の特有の効果により上
述の課題を解決し得る。
第１図は本発明装置に係わる製造工程図、第２図は従来
装置の製造工程図である。 ２１・・・Ｎ型半導体基板、２２・・・Ｎ型エピタキシ
ャル層、２３・・・Ｐ型拡散層、２４・・・第１酸化膜
層、２５・・・溝、２５ａ・・・コーナー部、２６・・
・第２酸化膜層、２７・・・第１ＳｉＪ４層、２８・・
・第３酸化膜層、２９・・・第４酸化膜層、３０・・・
ゲート酸化膜層、３１・・・第１ポリシリコン層、３２
・・・第２ポリシリコン層、３３・・・Ｎ型拡散層、３
４・・・第５酸化膜層、３５・・・アルミ層。 本発明装置の製造工程図 第１図 本発明装置の製造工程図 第１図 本発明装置の製造工程図 零１ 図 従来装置の製造工程図 第２図
装置の製造工程図である。 ２１・・・Ｎ型半導体基板、２２・・・Ｎ型エピタキシ
ャル層、２３・・・Ｐ型拡散層、２４・・・第１酸化膜
層、２５・・・溝、２５ａ・・・コーナー部、２６・・
・第２酸化膜層、２７・・・第１ＳｉＪ４層、２８・・
・第３酸化膜層、２９・・・第４酸化膜層、３０・・・
ゲート酸化膜層、３１・・・第１ポリシリコン層、３２
・・・第２ポリシリコン層、３３・・・Ｎ型拡散層、３
４・・・第５酸化膜層、３５・・・アルミ層。 本発明装置の製造工程図 第１図 本発明装置の製造工程図 第１図 本発明装置の製造工程図 零１ 図 従来装置の製造工程図 第２図
Claims (2)
- （１）基板に溝を形成し、該溝の表面に絶縁膜層を被着
すると共に、内部に電極を形成した半導体装置において
、 上記溝の底部コーナー部を除く側面部の上記絶縁膜層を
薄く形成し、上記溝のその他の部分の上記絶縁膜層を厚
く形成したことを特徴とする半導体装置。 - （２）基板上に、所定のパターンを形成したマスク材を
形成し、該マスク材をマスクとして、上記基板に側面が
垂直の溝を形成する工程と、 上記マスク材を除去した後、上記基板及び上記溝表面上
に、窒化膜層及び第１酸化膜層を順次被着形成する工程
と、 上記第１酸化膜層及び窒化膜層を順次異方性エッチング
し、上記溝の側面に、上記窒化膜層及び第１酸化膜層を
サイドウォールとして残し、その他の部分は全て除去す
る工程と、 上記溝の底部コーナー部の上記窒化膜層を除去する工程
と、 上記第１酸化膜層を除去した後、上記窒化膜層部分を除
く上記溝の表面上に、厚い第２酸化膜層を被着形成する
工程と、 上記窒化膜層を除去した後、上記溝の底部コーナー部を
除く側面に、薄い第３酸化膜層を形成する工程と、 上記溝の内部に電極を形成する工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63254947A JPH02102579A (ja) | 1988-10-12 | 1988-10-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63254947A JPH02102579A (ja) | 1988-10-12 | 1988-10-12 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02102579A true JPH02102579A (ja) | 1990-04-16 |
Family
ID=17272069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63254947A Pending JPH02102579A (ja) | 1988-10-12 | 1988-10-12 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02102579A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03211885A (ja) * | 1990-01-17 | 1991-09-17 | Matsushita Electron Corp | 半導体装置及びその製造方法 |
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| JP2006137028A (ja) * | 2004-11-10 | 2006-06-01 | Yokohama Rubber Co Ltd:The | タイヤ成形方法及びその装置 |
| US7098488B2 (en) | 2003-05-07 | 2006-08-29 | Fuji Electric Holdings Co., Ltd. | Insulated gate bipolar transistor |
| US8178920B2 (en) | 2006-01-17 | 2012-05-15 | Fuji Electric Co., Ltd. | Semiconductor device and method of forming the same |
-
1988
- 1988-10-12 JP JP63254947A patent/JPH02102579A/ja active Pending
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| US8178920B2 (en) | 2006-01-17 | 2012-05-15 | Fuji Electric Co., Ltd. | Semiconductor device and method of forming the same |
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