CN1315181C - 制造半导体非易失性存储器的方法 - Google Patents
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Abstract
一种制造包括具有存储晶体管和选择晶体管的非易失性存储器的半导体器件的方法。在该方法中，半导体衬底设置有由场氧化区(4的3)相互隔离的条状有源区(4)。然后在表面(2)上形成第一导体11系统，其垂直地指向有源区并由绝缘层(12)覆盖，在这些导体与有源区彼此交叉的位置处，在这些导体下方形成电荷存储区(13)。这些导体形成存储器的字线，且在所述导体与有源区彼此交叉的位置处，它们形成控制栅极。接着，沉积导电层(16)并对其平坦化。然后对平坦化的导电层(16)设置具有垂直地指向有源区的条的蚀刻掩模，该条延伸于导体(11)上方并邻接于导体(11)。然后在平坦化的导电层中蚀刻第二导体(19)系统。这里平坦化的层完全覆盖具有绝缘顶层(12)的导体(11)，以便于第二系统的导体(19)延伸于第一系统的导体(11)上方。因此，可以制造非常紧凑的存储器，能够在非常短的时间内读出写入存储器中的数据。
Description
技术领域
本发明涉及一种制造包括具有存储单元的非易失性存储器的半导体器件，该存储单元包括存储晶体管和选择晶体管，在该方法中，由场氧化物相互隔离的平行条状有源区形成在半导体衬底中，以便于与半导体衬底的表面接界，其后，将表面设置以由绝缘层覆盖且横向指向有源区的第一导体迹线系统，该导体迹线在导体迹线与有源区彼此交叉的位置处用作存储晶体管的控制栅极，且在该导体迹线下方，在该导体迹线与有源区彼此交叉的位置处，形成这些晶体管的电荷存储区，其后沉积一导电材料层，且随后对该导电材料层进行平坦化处理，之后对这样形成的平坦导电层设置蚀刻掩模，该蚀刻掩模具有横向指向有源区且延伸于第一系统的导体迹线之上并直接与其邻接的条，其后按照图形各向异性地蚀刻平坦导电层，形成横向指向有源区的第二导体迹线系统，该第二导体迹线系统在该导体迹线与有源区彼此交叉的位置处用作选择晶体管的选择栅极。
在所述导体迹线与有源区彼此交叉的位置处形成存储晶体管的控制栅极的第一导体迹线系统的导体迹线还用作存储器的字线，而在所述导体迹线与有源区彼此交叉的位置处形成选择晶体管的选择栅极的第二系统的导体迹线还用作存储器的选择线。控制栅极下方的电荷存储区可以由浮栅形成，还可以由隔离层形成，电荷俘获中心存在于它们的界面层中。
背景技术
WO 01/67517 A1公开了一种在开篇段落里所提及类型的方法，其中在沉积于导电材料的第一导体迹线系统的导体迹线上和之间的导电材料层上所进行的平坦化处理一直持续到露出第一系统的导体迹线为止。如此，形成具有由第一系统的导体迹线和剩余在这些导体迹线之间的部分导电材料层所接界的平坦表面的结构。随后，按照图形来蚀刻存在于第一系统的导体迹线之间的平坦导电层。在该工艺中，形成第二系统的导体迹线。这些导体迹线刚好与笫一系统的导体迹线一样高。
在该公知的方法中，借助于具有横向指向有源区、并延伸于第一系统的导体迹线之上并直接与其邻接的条的光致抗蚀剂蚀刻掩模，按照图形蚀刻平坦导电层。为了制造尽可能小的存储单元，蚀刻掩模的条宽度必须尽可能小，所述宽度由可用的光刻设备决定。当提供这种蚀刻掩模时，必须考虑对准容差，其结果是，蚀刻掩模的条延伸于第一系统的导体迹线之上并直接与其邻接。结果，第二导体迹线系统的被蚀刻的导体迹线将比所述最小宽度更窄。实际上，笫二系统的导体迹线将没有所述最小宽度的一半宽。因此，用作存储器中的选择线的第二系统的导体迹线将会呈现出相对高的电阻。这导致很长的RC时间，以至于实际上仅能相对慢地读出存储在存储器中的信息。较宽的导体迹线可以提供解决方案，但是会导致较大的存储单元。通过提供具有适当导电硅化物顶层的导体迹线，也可以获得较低的电阻。考虑到迹线非常小的宽度，这会导致电阻保持相对高。
发明内容
本发明的一个目的是提供一种能够获得具有非常紧凑的存储单元的非易失性存储器的方法，其中可以相对快地读取存储在存储器中的信息。
为获得该目的，根据本发明的方法其特征在于：沉积一定厚度的导电层，以至于平坦化处理产生完全覆盖存在于第一导体迹线系统的导体迹线上的绝缘层的一平坦层，以便于通过蚀刻该平坦导电层，形成延伸至第一系统的导体迹线上方的第二导体迹线系统。在露出第一系统的导体迹线上的绝缘层之前，可以停止该平坦化处理，或可以当露出该绝缘层时可以停止该平坦化处理，其后，沉积一附加导电材料层。无论哪种情况，形成完全覆盖由绝缘层覆盖的第一系统的导体迹线的平坦导电层。所用的蚀刻掩模与前述公知方法中所采用的相同，因为在这情况下，也必须考虑对准容差。在这种情况下，掩模的条也延伸至第一导体迹线系统的导体迹线上方，以便于第二导体迹线系统的迹线在其上侧具有一宽度，该宽度实际上等于蚀刻掩模的条的宽度。由于第二系统的导体迹线部分地重叠第一系统的导体迹线，它们与第一系统的迹线邻接的宽度受限制，其结果是，选择栅极的长度非常小。存储单元非常紧凑。由于导体迹线接近于顶端处相对宽，所以它们的横截面超出借助于公知方法形成的第二系统导体迹线的横截面。结果，迹线具有较小的电阻。适当导电的硅化物顶层将会具有更大的横截面，且因此对电阻具有更加有利的影响。
如果在这样形成的包括所述两个导体迹线系统的结构上，沉积一绝缘材料层，在其上形成包括与第二导体迹线系统的导体迹线平行延伸、并经由形成于绝缘层中的接触窗与其连接的金属条的金属化，进一步减小了形成存储器选择线的第二导体迹线系统的导体迹线的电阻。因此通过设置在绝缘材料层上的金属条将选择线分路。
优选地，接触窗形成在场隔离区上方的绝缘层中，存在于绝缘层上的金属化经由该接触窗连接于第二导体迹线系统的导体迹线。结果，邻近选择栅极形成接触，而非在所述选择栅极上方。在本文的后面部分中将显而易见，这允许接触表面比第二系统的导体迹线更宽，此外，减小了在接触形成期间损坏选择晶体管的风险。
由于绝缘层中的接触窗必须相对于窄的第二导体迹线系统的导体迹线对准，所以选择线与金属迹线之间的电接触会受对准误差的不利影响。如果用于蚀刻第二导体迹线系统的导体迹线的蚀刻掩模条在将要形成于绝缘层中的接触窗的位置处设置有较宽部分，以便于将第二系统的导体迹线在所述位置处设置有比这些导体迹线的宽度更长且更宽的接触表面，则可以排除这一影响。然后将接触窗相对于接触窗以如此方式对准，以便于对准误差不会对金属迹线与选择线之间的电阻有任何影响。
如果第二导体迹线系统设置有接触表面，该接触表面的一侧与导体迹线的一侧相重合，其相反一侧延伸超出第一导体迹线系统的相邻导体迹线，则将使用很小的空间来形成接触表面。
通过在两个步骤中沉积导电材料层，可以不利用临界光刻步骤来形成蚀刻掩模，在其第一步骤中，沉积一掺杂多晶硅层，且在第二步骤中，在其上沉积一未掺杂多晶硅层，之后在平坦化处理中露出掺杂多晶硅层，随后，进行氧化处理，其中在掺杂多晶硅上形成氧化物层，该氧化物层比形成在未掺杂多晶硅上的氧化物层更厚。随后，对这样形成的氧化硅进行蚀刻处理直到再次露出未掺杂硅层为止，其后在残留于掺杂多晶硅层上的氧化硅层中形成期望的蚀刻掩模。结果，氧化硅层留在掺杂层上，该氧化硅层在第一导体迹线系统的导体迹线的任意一侧上和上方延伸。可以使用简单的非临界蚀刻掩模以便在氧化硅层中形成期望的蚀刻掩模，该期望的蚀刻掩模用于按照图形蚀刻平坦的导电材料层，这里是平坦的多晶硅层。
参考下述实施例，本发明的这些和其它方案显而易见并被阐明。
附图说明
附图中：
图1至7以横截面图和平面图方式示意性示出了制造非易失性存储器的一部分的几个阶段，其中使用了根据本发明的方法的第一实施例；
图8以横截面图和平面图的方式示意性示出制造非易失性存储器的一部分的阶段，其中使用了根据本发明的方法的第二实施例；
图9至14以横截面图和平面图方式示意性示出制造非易失性存储器的一部分的几个阶段，其中使用了根据本发明的方法的第三实施例。
具体实施方式
图1至7以横截面图和平面图方式示意性示出制造非易失性存储器的一部分的几个阶段。具有相同附图数字的附图示出制造工艺中相同的阶段；具有无附加图号的附图示出平面图，而具有附加a、b和c的图号的附图分别示出沿平面图中表示的线A-A、B-B和C-C的横截面图。
在如图1中所示的方法中，首先以常规方法将由场氧化物3相互隔离的平行条状有源区4形成在半导体衬底1中，这里为轻p型掺杂硅衬底，以便与其表面2接界。横向地形成连接区5至有源区，在后面的步骤中将会描述的该连接区将互连选择晶体管的源极。
随后，将有源区设置有近似9nm厚的隧道氧化层6，在其上沉积近似200nm厚的n型掺杂多晶硅层，其中形成覆盖有源区4的图1中示出的条7，且其中，显而易见的，形成存储晶体管的浮栅。在条7形成之后，沉积中间电介质层8，这里为包括近似6nm厚的氧化硅层、近似6nm厚的氮化硅层和近似6nm厚的氧化硅层的层。
随后，如图2中所示，在表面2上形成平坦的n型掺杂多晶硅层9。实际上，该层具有大体上平坦的表面。随后用近似100nm厚的氮化硅层10覆盖层9。随后，如图3中所示，在层9和10中形成近似200nm宽的导体迹线11，其以绝缘顶层12覆盖。在该蚀刻工艺中，还蚀刻了条7，导致浮栅13的形成。在浮栅13与导体条11之间，有一中间电介质层8。随后，将导体迹线11的侧壁设置绝缘层14，其还覆盖中间电介质层8和浮栅13。邻近于导体迹线11，除去隧道氧化物6并用近似6nm厚的栅氧化物15来代替。
导体迹线11形成由绝缘层12覆盖的第一导体迹线系统，该导体迹线横向延伸至有源区4，且在所述导体迹线与有源区4彼此交叉的位置处，用作存储晶体管的控制栅极，而在所述导体迹线的下方，在所述交叉的位置处，形成电荷存储区，这里是以这些晶体管的浮栅13的形式。
接着，如图3和4中所示，沉积导电材料层16，随后如图4中所示，对其进行平坦化处理，其中形成平坦层17，在其上设置具有横向指向有源区4并且延伸于第一系统的导体迹线11之上并直接与其邻接的条18的蚀刻掩模。接着，如图5中所示，按照图形各向异性地蚀刻平坦导电层17，由此形成横向延伸至有源区的近似200nm宽的导体迹线19的第二系统，在所述导体迹线与有源区4彼此交叉的位置处，该导体迹线用作选择晶体管的选择栅极，且它们还用作存储器中的选择线。
将导电层16沉积一定厚度，以便于平坦化处理导致形成平坦层17，其完全覆盖存在于第一导体迹线系统的导体迹线11上的绝缘层12，以便于通过蚀刻该平坦导电层17，形成在第一系统的导体迹线11之上延伸的导体迹线19的第二系统。在该实例中，在导体迹线11上形成的顶层12上的平坦导电层17的厚度近似为100nm。
利用导体迹线的两个系统的所述导体迹线11和19作为掩模，通过离子注入在半导体衬底1中形成相对轻掺杂源区20和漏区21。随后，以常规方法在导体迹线11和19的垂直壁上形成绝缘间隔物22。利用这样形成的结构作为掩模，通过离子注入最终在半导体衬底1中形成相对重掺杂的源区23和漏区24。
第二系统的导体迹线19部分地重叠第一系统的导体迹线11，这是之所以它们邻近于第一系统的迹线11的宽度尺寸，即近似100nm，相对小的原因，以及选择栅极因此具有非常小的长度。存储单元非常紧凑。然而，接近于顶端，导体迹线19相对宽，即近似200nm，且因此具有相对大的横截面。结果，迹线具有相对低的电阻，以便于可以相对迅速地读取存储在存储器中的信息。为了进一步减小电阻，可以按照常规方法在导体迹线19上形成适当导电的硅化物顶层25。另外，硅化物层26形成在源和漏区上。
如图7中所示，在这样形成的包括导体迹线11和19两个系统的结构上，沉积氧化硅绝缘层27并对其平坦化，在该绝缘层上形成包括金属条28的金属化，该金属条平行于第二导体迹线系统的导体迹线19延伸，并经由在绝缘层27中形成的接触窗29与其连接。结果，进一步减小了导体迹线19的电阻，通过设置在绝缘材料层上的金属条28来将它们分路。
此外，沉积绝缘层30并对其平坦化，在该绝缘层上形成包括金属条31的金属化，该金属条31经由形成在绝缘层30和27中的接触窗32与漏区24接触。金属条31形成存储器的位线。
如图7中所示，接触窗29形成在场隔离区3之上。结果，将邻近于选择栅极制作接触，而非在所述选择栅极上方制作。在本文后面的段落里将会显而易见，这允许接触表面的宽度超出第二系统的导体迹线19的宽度，且此外，减小了在接触形成期间选择晶体管损坏的风险。
值得注意的是，图7示出包括四个存储单元的非易失性存储器的一部分；所述部分形成一个完整存储器的构件块。所述完整存储器包括在水平方向以及垂直方向并置的大量这些构件块。还应注意的是，实际上，金属条28不需要在这些导体迹线位于场氧化物区3之上的每一位置处连接于导体迹线19。例如，图7示出在位于接触窗29左侧的导体迹线19之上没有接触窗。实际上，金属条28以一定间隔，例如四个存储单元，连接于接触迹线19。
图8c和8分别以横截面图和平面图的方式示意性示出制造非易失性存储器的一部分的阶段，其中在要形成于绝缘层27中的接触窗29的位置处，用于蚀刻第二导体迹线系统的导体迹线19的蚀刻掩模的条18设置有较宽部分，以便于如图8中所示，第二系统的导体迹线19在所述位置处设置有比这些导体迹线19更长且更宽的接触表面33。基于此，对准误差不能影响金属迹线19与选择线19之间的电阻。
如果导体迹线19设置有接触表面33，其一侧如图8中所示与导体迹线19的一侧重合，而其相反侧延伸超出第一导体迹线系统的并置的导体迹线19，则接触表面33的形成不会占据半导体衬底1的表面2上的大量空间。
图9至14以横截面和平面图的方式示意性示出制造非易失性存储器的一部分的几个阶段，其中无需临界光刻步骤而形成具有条18的蚀刻掩模，且其中容易地形成导电材料的平坦层，其延伸于导体迹线11的绝缘顶层12之上。在两个步骤中沉积导电材料层16。在第一步骤中，沉积一掺杂多晶硅层34，而在第二步骤中，在其上沉积一未掺杂多晶硅层35。在平坦化处理中，露出掺杂结晶硅层34，如图10中所示。该层34的露出可以用作探测停止平坦化处理的点。层34在导体迹线11的绝缘顶层12上方延伸。
随后，进行氧化处理，其中在掺杂多晶硅上形成氧化层36，其厚度超过形成于未掺杂多晶硅上的氧化物层37的厚度。接着对两层氧化硅36和37进行蚀刻处理，直到再次露出未掺杂的硅层为止，其后在残留于掺杂多晶硅层上的氧化硅层38中形成期望的蚀刻掩模。
然后氧化硅层38剩余在掺杂层34上，并且在第一导体迹线系统的导体迹线11的任意一侧上和上方延伸。随后，提供非临界蚀刻掩模39，借助于其形成具有条18的期望的蚀刻掩模，其用于按照图形蚀刻平坦的导电材料层，这里为平坦的多晶硅层34。
Claims (6)
1、一种制造包括具有存储单元的非易失性存储器的半导体器件的方法，该存储单元包括存储晶体管和选择晶体管，在该方法中，由场氧化物相互隔离的平行条状有源区形成在半导体衬底中，以便于与半导体衬底的表面接界，其后，为表面设置由绝缘层覆盖的、且横向指向有源区的第一导体迹线系统，该导体迹线在导体迹线与有源区彼此交叉的位置处用作存储晶体管的控制栅极，且在该导体迹线下方，在导体迹线与有源区彼此交叉的位置处，形成这些晶体管的电荷存储区，其后沉积一导电材料层，且随后对该导电材料层进行平坦化处理，之后为这样形成的平坦导电层设置蚀刻掩模，该蚀刻掩模具有横向指向有源区、且延伸于第一系统的导体迹线上方并直接与其邻接的条，其后按照图形各向异性地蚀刻平坦导电层，形成横向指向有源区的第二导体迹线系统，其在导体迹线与有源区彼此交叉的位置处用作选择晶体管的选择栅极，其特征在于：沉积一定厚度的导电层，以至于平坦化处理产生一平坦层，其完全覆盖了在第一导体迹线系统的导体迹线上存在的绝缘层，以便于通过蚀刻该平坦导电层，形成第二导体迹线系统，其延伸至第一系统导体迹线上方。
2、如权利要求1中所述的方法，其特征在于：在这样形成的包括所述两个导体迹线系统的结构上，沉积一绝缘材料层，在该绝缘材料层上形成包括金属条的金属化，该金属条平行于第二导体迹线系统的导体迹线延伸，并经由形成于绝缘层中的接触窗而与其连接。
3、如权利要求2中所述的方法，其特征在于：接触窗形成在场隔离区上方的绝缘层中，存在于绝缘层上的金属化经由该接触窗连接于第二导体迹线系统的导体迹线。
4、如权利要求3中所述的方法，其特征在于：蚀刻掩模的条在将要形成于绝缘层中的接触窗的位置处设置有较宽部分，以便于将第二系统的导体迹线在所述位置处设置有接触表面，该蚀刻掩模的条用于蚀刻第二导体迹线系统的导体迹线。
5、如权利要求4中所述的方法，其特征在于：第二导体迹线系统设置有接触表面，该接触表面的一侧与导体迹线的一侧相重合，且其相反侧延伸超出第一导体迹线系统的相邻导体迹线。
6、如前述权利要求的任意一项中所述的方法，其特征在于：通过在两个步骤中沉积导电材料层来形成蚀刻掩模，在其第一步骤中，沉积一掺杂多晶硅层，且在第二步骤中，在其上沉积一未掺杂多晶硅层，之后在平坦化处理中露出掺杂多晶硅层，随后，进行氧化处理，其后，对这样形成的氧化硅进行蚀刻处理直到再次露出未掺杂多晶硅层为止，其后在残留于掺杂多晶硅层上的氧化硅层中形成期望的蚀刻掩模。
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Citations (4)
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|---|---|---|---|---|
| WO1997032309A1 (en) * | 1996-02-28 | 1997-09-04 | Sandisk Corporation | Eeprom with split gate source side injection |
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| WO2001067517A1 (en) * | 2000-03-08 | 2001-09-13 | Koninklijke Philips Electronics N.V. | Semiconductor device and method of manufacturing the same. |
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Patent Citations (4)
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|---|---|---|---|---|
| WO1997032309A1 (en) * | 1996-02-28 | 1997-09-04 | Sandisk Corporation | Eeprom with split gate source side injection |
| CN1289148A (zh) * | 1999-08-31 | 2001-03-28 | 株式会社东芝 | 非易失性半导体存储器及其制造方法 |
| WO2001067517A1 (en) * | 2000-03-08 | 2001-09-13 | Koninklijke Philips Electronics N.V. | Semiconductor device and method of manufacturing the same. |
| WO2002025733A2 (en) * | 2000-09-22 | 2002-03-28 | Sandisk Corporation | Non-volatile memory cell array and methods of forming |
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