CN100338700C - 磁性随机存储器器件的成形方法 - Google Patents

磁性随机存储器器件的成形方法 Download PDF

Info

Publication number
CN100338700C
CN100338700C CNB038115417A CN03811541A CN100338700C CN 100338700 C CN100338700 C CN 100338700C CN B038115417 A CNB038115417 A CN B038115417A CN 03811541 A CN03811541 A CN 03811541A CN 100338700 C CN100338700 C CN 100338700C
Authority
CN
China
Prior art keywords
layer
etching
insulating barrier
spacer
block layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB038115417A
Other languages
English (en)
Other versions
CN1656580A (zh
Inventor
马克斯·海因曼
卡伦·西里奥里尼
布拉德·J·霍华德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN1656580A publication Critical patent/CN1656580A/zh
Application granted granted Critical
Publication of CN100338700C publication Critical patent/CN100338700C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y25/00—Nanomagnetism, e.g. magnetoimpedance, anisotropic magnetoresistance, giant magnetoresistance or tunneling magnetoresistance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/3254—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the spacer being semiconducting or insulating, e.g. for spin tunnel junction [STJ]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/14—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates
    • H01F41/30—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/14—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates
    • H01F41/30—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE]
    • H01F41/302—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE] for applying spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/14—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates
    • H01F41/30—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE]
    • H01F41/302—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE] for applying spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F41/308—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE] for applying spin-exchange-coupled multilayers, e.g. nanostructured superlattices lift-off processes, e.g. ion milling, for trimming or patterning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/32—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying conductive, insulating or magnetic material on a magnetic film, specially adapted for a thin magnetic film
    • H01F41/34—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying conductive, insulating or magnetic material on a magnetic film, specially adapted for a thin magnetic film in patterns, e.g. by lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Hall/Mr Elements (AREA)

Abstract

本发明涉及一种形成磁性随机存储器(MRAM)的方法以及由此得到的结构，该磁性随机存储器采用了位于存储单元(10)顶上的牺牲性的盖帽层(20)。多个带有盖帽层(20)的单独磁性存储器件(10)在基板上形成。连续的第一绝缘层(20，22)沉积在基板和磁性存储器件之上。至少除去第一绝缘层在磁性存储器件(10)之上的部分，然后有选择性地从磁性存储器件(10)中除去盖帽层(20)，从而暴露出磁性存储器件(10)的活性顶面。磁性存储器件(10)的顶面凹陷到第一绝缘层(22)的顶面以下。形成与磁性存储器件(10)的活性顶面接触的顶部导体。图示的实施方案中，在沉积第一绝缘层(20，22)之前，沿着磁性存储器件(10)的侧面还形成有隔离片(36)。

Description

磁性随机存储器器件的成形方法
技术领域
本发明总的说来涉及用于存储数字信息的磁性存储器件，更具体地说，本发明涉及用于形成该器件的电触点的方法和结构。
背景技术
在计算机和计算机系统部件中最常用的数字存储器是动态随机存储器(DRAM)，其中存储在电容中的电压代表了信息的数字位。若没有频繁的刷新周期，存储在电容中的电荷就会丢失，并且信息也将丢失，因此必须给这些存储器供电来保存信息。需要不断供电的存储器称为易失性存储器。
非易失性存储器不需要刷新周期来保存其存储的信息，所以它们比易失性存储器耗电量少，并且可以工作在不是总有电的场合。许多应用场合比如汽车的控制系统或者手机中优选或者必须采用非易失性存储器。
磁性随机存储器(MRAM)属于非易失性存储器。信息的数字位以交替的磁化方向存储在磁性存储元件或单元中。存储元件可以是简单的薄铁磁膜，或是较复杂的分层磁性薄膜结构，例如隧道磁电阻(TMR)元件或者巨磁电阻(GMR)元件。
一般来说，存储器阵列结构由绝缘层覆盖的第一组平行导线、以及位于绝缘层上面与第一组导线垂直的第二组平行导线形成。这两组导线每一个都可以作为位线，另一个作为字线。最简单的配置情况是，磁性存储单元夹在位线和字线中间的交叉位置。也可以采用利用晶体管或者二极管锁存(latch)的较为复杂的结构。电流通过位线或者字线的时候，在这些线的周围产生磁场。对阵列进行设计，使得每根导线仅提供存储单元的反向磁化所需的部分磁场。在一种排列方式中，仅在那些传输电流的字线和位线的交叉位置处进行转换(switch)。字线或位线本身都不能对位进行转换；只有那些由位线和字线定址的单元才能够进行转换。
图1所示的磁性存储器阵列以一种基本方式示出了TMR器件的三个功能层。TMR器件10是以从一个磁层穿过一薄阻隔层12到另外一个磁层的电子隧穿方式工作的。当阻隔层12两侧的磁层14、16平行磁化时隧穿的可能性最大，而反平行磁化时隧穿可能性最小。为了让器件正常工作，这些磁层之间必须保持相互电绝缘。任何磁层的短路都会丢失存储器件存储的数据。
为了降低位线和字线传输的高电流密度引起的电迁移问题的可能性，当前MRAM阵列优选采用铜导体。通常利用金属镶嵌法制作铜导线。图1中，铜导线18位于所处页面平面中，并与TMR器件10的底部相接触。为了在器件上成形导线，首先在MRAM阵列上沉积一厚绝缘层。在绝缘层中蚀刻沟槽，使TMR器件10的顶面暴露出来。使铜沉积以填充沟槽，并与TMR器件10进行电接触。TMR器件10上的顶部电极(图1未显示)也优先选择采用金属镶嵌法成形。
尽管沟槽通常通过一个图样掩模进行各向异性的蚀刻，但沟槽的宽度和蚀刻深度都可能发生过蚀刻。若蚀刻过深，沿着存储器件的侧壁会出现缝隙。随后沉积的铜将填充缝隙，可能使存储器件发生短路。因此需要一个更可靠的方法来在磁性存储器上成形导线。
发明内容
本发明提供了一种成形磁性随机存储器(MRAM)的方法。在基板上限定多个单独的带有盖帽层的磁性存储器件。在基板和磁性存储器件上设置连续的第一绝缘层。至少除去磁性存储器件上方的部分第一绝缘层，然后将盖帽层选择性地除去，从而暴露出磁性存储器件的活性顶面。成形顶部导体，使其与磁性存储器件的活性顶面接触。
在本发明的另一方面中，提供了一种用于在具有底层集成电路部件的半导体基板上成形磁电阻存储器的方法。形成多个突起，该突起包括作为最外层的、带有盖帽层的磁电阻存储层。在突起上沉积共形的隔离片材料层，并对隔离片进行蚀刻，从而沿着突起的侧面形成隔离片。在突起、隔离片和基板上形成绝缘材料层。至少除去突起上的绝缘材料，有选择性地蚀刻掉盖帽层，并进行金属化处理而与磁电阻存储层进行接触。
在本发明的另一方面中，提供了一种磁性存储器结构。该结构包括多个磁性存储叠层，每个存储叠层都是柱形结构。磁性存储叠层的周围有第一绝缘层，其顶面凹陷到第一绝缘层的顶面以下。金属导体与磁性存储叠层的顶面接触。
附图说明
图1示出了根据现有技术的具有柱形结构的TMR磁性存储器件阵列的一部分的截面图。
图2示出了根据本发明的优选实施例构造的磁性存储叠层和盖帽材料的覆盖层的截面图。
图3示出了从图2的覆盖层蚀刻出的具有柱形结构的、带有盖帽层的单个磁性存储器件的截面图。
图4示出了被第一绝缘层包围的图3的存储器件的截面图。
图5示出了根据一种布置方式的图4的存储器件的截面图，其盖帽层被除去，并带有通过标准金属化处理制造且与存储器件接触的顶部导体。
图6A示出了根据另一种布置方式的图4的存储器件的截面图，其沉积有第二绝缘层，并且在第二绝缘层中蚀刻有沟槽。
图6B示出了图6A的存储器件的截面图，其盖帽层已被除去，并通过双重金属镶嵌法制造顶部导体且与存储器件接触。
图7A示出了双重金属镶嵌法的替代实施例的截面图，其中，第一绝缘层和第二绝缘层之间沉积有蚀刻终止层。
图7B示出了图7A的替代实施例的截面图，蚀刻终止层已从第二绝缘层内的沟槽的底部除去，且已除去盖帽层，并已形成顶部导体。
图8示出了根据图3的存储器件的另一实施例的截面图，其上沉积有隔离片材料层。
图9示出了进行隔离片蚀刻后的图8的存储器件的截面图。
图10示出了由第一绝缘层包围的图9的存储器件的截面图。
图11示出了图10的存储器件的截面图，其盖帽层被除去，并带有通过标准金属化处理制造且与存储器件接触的顶部导体。
图12示出了根据图10的存储器件的优选实施例的截面图，其盖帽层被除去，并带有通过双重金属镶嵌法制造且与存储器件接触的顶部导体。
图13示出了根据图10的存储器件的替代实施例的截面图，其盖帽层被除去，并带有通过标准金属镶嵌法制造且与存储器件接触的顶部导体，其中，第二绝缘层被过蚀刻，金属材料部分延伸到第一绝缘层。
具体实施方式
本发明的方法可满足上述要求。优选实施例在活性存储器件上采用牺牲性的盖帽。对盖帽的蚀刻比对周围的绝缘材料蚀刻要容易，使得可较好地控制顶部导体沟槽的蚀刻，大大减小过蚀刻的几率。另一个实施例中，在活性存储器件周围采用具有低蚀刻速度的隔离片，使得即便发生过蚀刻，隔离片也相对不受影响，并且存储器件的侧面受到隔离片保护。
本发明的这些和其他方面的目的和优点从下面结合附图的描述中将变得更加显而易见。以下将对附图进行参考，其中，相同的数字表示相同的部件。
从图2开始对本发明的实施例进行说明。虽然本发明的实施例针对具有顶面和外表面的TMR磁性存储单元，但是它也同样可适用于其他类型的存储单元。在基板(未示出)上或基板中已经成形有优选为铜或铝的金属导线18。导线18延伸到页面的左右两侧。沉积第一磁性叠层14以及相连的邻近覆盖层。在第一叠层14上沉积薄的隧道阻隔层12，并在隧道阻隔层12上沉积第二磁性叠层16以及相连的邻近覆盖层，这些在TMR磁性存储单元的制造领域中是公知的。在第二TMR材料叠层16上沉积覆盖盖帽层20。优选地，盖帽材料20可相对第二TMR叠层16的顶部部分选择性地蚀刻。更优选地，盖帽材料可包括非金属材料，如通过BLOKTM(AMAT)方法沉积的无定形碳、类金刚石碳(diamond-like carbon)、非晶硅、碳化硅，或者诸如DARC(介电抗反射涂层)的富硅氧氮化物。
图3示出了带有盖帽层20的柱状TMR存储单元10，而且图2的覆盖层已经进行图样形成，并被蚀刻为存储单元阵列。可通过在盖帽层上沉积掩模层来进行图样成形和蚀刻，然后形成掩模层，并通过掩模层中的暴露区域对盖帽层和磁性存储层进行蚀刻。二氧化硅硬质掩模材料是一种适合于掩模层的材料。
图4中，沉积有连续的第一绝缘层或层间介电层(ILD1)22，并将其研磨以暴露出盖帽层20的顶部，优选使用化学-机械研磨法(CMP)。虽然优选采用CMP法，但也可使用其他诸如蚀刻法的方法来从盖帽层20上去除ILD122。在一个实施例中，ILD122包括由TEOS(四乙基原硅酸盐)分解形成的二氧化硅。在另一实施例中，ILD122为氮化硅。到这一步就可以看出图示实施例的一个明显优点。通常来讲，顶部磁性叠层16的顶层部分包括诸如钽的金属。恰好要在存储单元10的顶部停下CMP过程是很困难的。若存储单元10顶部的那层薄的金属层被损坏或除去，则可能难以保持与存储单元的良好的电接触。若除去的金属太多，则会干扰存储单元的整体操作。此外，某些金属在CMP过程中有涂污(smear)的趋势，导致施用的金属比期望的要宽。盖帽层20可在没有上述不良影响的情况下进行CMP处理。该盖帽层不是存储单元的活性功能部分。即便在CMP过程中除掉了一些盖帽层20，底下的存储器单元10仍保持完好。上面讨论的盖帽层20的优选材料在CMP过程中没有涂污的趋势。这样，盖帽材料可在存储单元10上保持定位。
图5示出了一个涉及标准金属化处理的实施例。盖帽层20已被除去。优选地，通过一种对于盖帽材料来说优于ILD1 22的蚀刻处理来除去盖帽层20。执行优选的蚀刻过程来除去盖帽层20。若盖帽层20包括无定形碳或者类金刚石碳，优选采用氧气等离子体将其除去。若盖帽层20包括非晶硅，优选采用Cl、HBr、HI或者NF3等离子体来将其除去。若盖帽层20包括碳化硅或者富硅氧氮化物，优选采用不含碳的卤化物如Cl2或者NF3等的离子体除去。若盖帽层20包括DARC(包括富含硅的氧氮化硅的介电抗反射膜)，优选采用NF3/Cl2等离子体除去，对NF3/Cl2等离子体来讲，DARC相对于由TEOS形成的二氧化硅的蚀刻速度是2∶1。图示实施例的各种材料和化学特性总结于表I。出于本公开的目的，我们限定一种材料，当该材料的蚀刻速度至少高于周围材料约2倍、优选为高于5倍、更优选为高于10倍时，优先蚀刻它。
对优选包括铝的金属层进行沉积、图样形成和蚀刻金属层24填充之前被盖帽层20所占的区域。已形成图样的金属层24在ILD122顶面上的部分包括向图5中的页面里延伸的顶部导线，沿一列存储单元10进行电连接。可在导线24上沉积第二绝缘层(图中未示出)，然后接着进行处理。
图5所示的实施例的结构包括多层磁性存储单元10，优选为TMR存储单元，其底面与优选包括铝或铜的导线18接触。导线18的厚度为大约100nm～350nm，多层磁性存储单元10的厚度为大约20nm～50nm。存储单元的宽度为大约150nm～500nm。存储单元的各个侧面包裹有绝缘层22，优选为二氧化硅或者氮化硅。绝缘层22比存储单元10要高，厚度为大约50nm～100nm。存储单元10的顶面从绝缘层22的顶面凹下去大概20nm～50nm。盖帽层蚀刻过程中将绝缘层22在凹口顶端处的拐角稍稍进行倒角。优选包括铝的金属24填充存储单元10和绝缘层22顶部之间的凹口，使得与存储单元10进行电接触，并在凹口两侧形成从绝缘层22的顶面延伸约10nm～50nm的线，且连接到一排存储单元10。存储单元10之上的金属线24的横截面呈T形。T形金属线24的顶部部分比存储单元10宽。其优点是，在向存储单元10写入比特时，金属线24多出的宽度产生的磁场相比较细的金属线产生的磁场更有效，尽管电极的宽度增加，但可选择性蚀刻的盖帽层降低了出现电流短路的危险。
本发明的另一个实施方案涉及利用双重金属镶嵌法的金属化过程，参考图6A和图6B对其进行描述。ILD1 22按上面图4所述的方式沉积并研磨。图6A中，盖帽层20在其原位。第二覆盖绝缘层ILD2 26沉积在ILD1 22上。在ILD2 26中蚀刻出沟槽28，向下直至盖帽层20和ILD1 22的顶面，沿着一排存储单元10向页面内延伸。如图6A所示，优选地，沟槽28比盖帽层20宽。
如图6B所示，将优选为铜的金属层沉积，使其填充存储单元10上面去除盖帽层20后留下的开口，并填充与一排存储单元10相连的沟槽28。或者，在用金属填充沟槽28之前，还可以用阻隔层或种晶层将其覆盖。研磨ILD2 26的顶面以除去多余的金属，并留出平滑的表面以供进一步的后处理步骤。所产生的顶部导线30在存储单元10之上具有T形截面，如上文讨论的那样，这样会在位线中产生更为有效的磁场。
图6B所示的实施例的结构包括多层磁性存储单元10，优选为TMR存储单元，其底面与优选包括铜或铝的导线18接触。导线18的厚度约为100nm～350nm，多层磁性存储单元10的厚度约为20nm～50nm。存储单元的宽度约为150nm～500nm。存储单元的各个侧面包裹有绝缘层22，优选为二氧化硅或者氮化硅。绝缘层22比存储单元10要高，厚度为大约50nm～100nm。存储单元10的顶面从绝缘层22的顶面凹下去大概20nm～50nm。盖帽层蚀刻过程中将绝缘层22在凹口顶端处的拐角稍稍进行倒角。优选包括二氧化硅或者氮化硅的第二绝缘层26的厚度为约100nm～300nm，其位于第一绝缘层22之上。第二绝缘层26中的沟槽正好位于磁性存储单元10之上，优选地，沟槽比磁性存储单元10宽。沟槽宽度为约500nm～1500nm。第二绝缘层26中的沟槽和介于磁性存储单元10与第一绝缘层22顶部之间的凹口连续不断地用导体材料30填充，该导体材料优选为铜。作为选择，在用金属填充沟槽28之前，还可以用阻隔层或种晶层(seed layer)将其覆盖。磁性存储单元10上方区域的导线30的横截面呈T形。导线30的顶面与第二绝缘层26的顶面共面。
在图7A所示另一种可替换的双重金属镶嵌法中，沉积ILD2 26之前，在ILD1 22和盖帽层20的顶面形成蚀刻终止层32。优选地，蚀刻终止层32包括能够比ILD2 26蚀刻起来慢的材料，例如碳化硅或者某些氮化硅。当然，蚀刻率取决于材料和蚀刻剂。在某些配置中，蚀刻终止层32可以包括同盖帽层20一样的材料。沉积ILD226之后，在ILD2 26中蚀刻出沟槽28，沿一排存储单元10向下直至蚀刻终止层32的顶面。如图7B所示，优选的，进行附加的蚀刻来除去蚀刻终止层32。进行另外的蚀刻来优先地除去盖帽层20。当然，如果蚀刻终止层32和盖帽层20包括相同的材料，则二者可以在相同的蚀刻步骤中除去。最后，将优选为铜的金属层30沉积，使其填充存储单元10上面去除盖帽层20后留下的开口，并填充沟槽28而与一排存储单元10相连。作为选择，在用金属填充之前，由于去除盖帽层20留下的开口和沟槽28还可以用阻隔层或种晶层进行覆盖。研磨ILD2 26的顶面以除去多余的金属，并留出平滑的表面以供进一步的后处理步骤。
除了一处变化以外，图7B所示的实施例与图6B的实施例相同。优选包括碳化硅或者氮化硅的蚀刻终止层32的厚度为约10nm～300nm，其位于第二绝缘层26的底面和第一绝缘层22的顶面之间。蚀刻终止层32不延伸到在第二绝缘层26中所切的沟槽区域内，而仅被限定在第二绝缘层26下方的区域中。
在本发明的另一实施例中，在磁性存储单元的周围设置有隔离片。该过程和结构可通过参考图8～图13来理解。图8示出了图3中带有盖帽层20的存储单元10，其中，在存储单元阵列上共形地沉积有隔离片材料层34。优选地，隔离片材料34比盖帽材料和ILD1蚀刻得慢。当然，蚀刻速度取决于材料和蚀刻剂。更加优选地，隔离片材料比要沉积的ILD1 22(图10)蚀刻得快。例如，隔离片材料可以包括碳化硅或者氮化硅。
图9示出了带有盖帽层20的存储单元10，其中进行了各向异性的隔离片蚀刻。隔离片材料层34的水平部分已被除去。保留隔离片材料层34的垂直部分，从而在存储单元10和盖帽层20周围形成隔离片36。图9是存储单元10的近似中心位置的截面图，仅仅示出了沿存储单元10和盖帽层20两侧的隔离片36。事实上，隔离片36在围绕存储单元10和盖帽层20的边缘所有方向上形成连续的覆盖层。
在图10中，沉积并研磨第一绝缘层或者ILD1 22，这与上面图4所述几乎相同。优选地，ILD1 22的比隔离片36蚀刻的慢。优选地，ILD1 22包括软质、可反复流动的氧化物，比如TEOS(四乙基原硅酸盐)的沉积氧化物。在ILD1 22的CMP处理以暴露出盖帽层20的过程中，没有抹掉存储单元10的顶部部分16的金属表面或损坏存储单元10的危险，存储单元10受到盖帽层20的保护。
图11示出了进行标准金属化之后的带有隔离片36的存储单元10。优先用蚀刻过程除去盖帽层20。蚀刻过程将盖帽层20完全除去，并除去少量靠近盖帽层20的隔离片36和ILD1 22的顶面。虽然蚀刻过程优先用来除去盖帽层20，但它对蚀刻周围的材料诸如隔离片36和ILD1 22也有一些效果。优选地，隔离片36的蚀刻比ILD122快。沉积优选为铝的金属层，使之填充蚀刻过程之后留下的凹口。对金属层进行成形和蚀刻，留下垂直于页面所在平面的金属线30，其与存储单元10保持电接触，并作为ILD1 22的顶部导体，与一排存储单元10相连。此外，电极30比存储单元10宽，这有利于位线10的触发(flip)。处理的选择性有利于成形较宽的电极，而不会造成由于掩模没对准引起的存储单元短路。可在金属线30上沉积第二绝缘层(图上未示出)。
图11所示的实施例的结构包含多层磁性存储单元10，优选为TMR存储单元，其底面与优选包括铜或铝的导线18接触。导线18的厚度约为100nm～350nm，多层磁性存储单元10的厚度约为20nm～50nm。存储单元的宽度约为150nm～500nm。存储单元的各个侧面包裹有绝缘层22，优选为二氧化硅或者氮化硅。绝缘层22比存储单元10要高，厚度为大约50nm～100nm。存储单元10的顶面从绝缘层22的顶面凹下去大概20nm～50nm。盖帽层蚀刻过程中将绝缘层22在凹口顶端处的拐角稍稍进行倒角。在存储单元10和周围的绝缘层22之间是隔离片36，优选包括碳化硅或者氮化硅。隔离片36的高度介于存储单元10和绝缘层22的高度之间。隔离片36在邻近导线18的底部最厚，当达到其最高处时变得最窄。隔离片36在其最厚部分处的厚度为约10nm～40nm。优选包括铝的金属线24填充存储单元10和绝缘层22顶面之间的凹口，与存储单元10进行电连接，并沿着凹口的边缘与隔离片36的内部表面和顶部表面接触。作为选择，在用金属填充凹口之前，凹口还可以用阻隔层或种晶层将其覆盖。在凹口的两侧，金属在绝缘层22的顶面上延伸约10nm～50nm，这样产生的磁场更有利于位线10的触发。
采用双重金属镶嵌法的金属化处理示于图12。在形成隔离片36后，像图10所示那样沉积并研磨ILD1 22，形成第二绝缘层ILD226。在ILD2 26内蚀刻出沟槽，向下直至ILD1 22和盖帽层20的表面。优先通过蚀刻方法除去盖帽层20，并除去少量靠近盖帽层20的隔离片36和ILD1 22的顶面。优选地，盖帽层20蚀刻速度最快，隔离片36较慢，ILD1 22最慢。
图12所示的实施例的结构包含多层磁性存储单元10，优选为TMR存储单元，其底面与优选包括铜或铝的导线18接触。导线18的厚度约为100nm～350nm，多层磁性存储单元10的厚度约为20nm～50nm。存储单元的宽度约为150nm～500nm。存储单元的各个侧面包裹有绝缘层22，优选为二氧化硅或者氮化硅。绝缘层22比存储单元10要高，厚度为大约50nm～100nm。存储单元10的顶面从绝缘层22的顶面凹下去大概20nm～50nm。盖帽层蚀刻过程中将绝缘层22在凹口顶端处的拐角稍稍进行倒角。在存储单元10和周围的绝缘层22之间是隔离片36，优选包括碳化硅或者氮化硅。隔离片36的高度介于存储单元10和绝缘层22的高度之间。隔离片36在邻近导线18的底部最厚，当达到其最高处时变得最窄。隔离片36在其最厚部分处的厚度为约10nm～40nm。优选包括二氧化硅或者氮化硅的第二绝缘层26的厚度为约100nm～300nm，其位于第一绝缘层22之上。第二绝缘层26中的沟槽正好位于磁性存储单元10之上，优选地，该沟槽比磁性存储单元10和隔离片36的结合宽度宽。沟槽宽度为约300nm～1000nm。第二绝缘层26中的沟槽和介于磁性存储单元10与第一绝缘层22顶部之间的凹口连续不断地用导体材料30填充，该导体材料优选为铜。作为选择，在用金属填充沟槽之前，还可以用阻隔层或种晶层将其覆盖。
在另一配置中(未示出)，图12所示的结构中，在沉积ILD2 26之前，可在ILD1 22之上可形成蚀刻终止层，类似图7A～7B中所示的非隔离片实施例。
本发明的另一实施例示于图13，其中结构中使用的材料和/或使用的蚀刻剂与图12中的不同，因此导致结构也不同。用来在ILD226中形成沟槽的蚀刻剂对于ILD1 22来说蚀刻也比它蚀刻隔离片36快。盖帽层20的蚀刻速度最快，ILD1 22的较慢，隔离片36的最慢。由于上面的沟槽宽度较宽，因此蚀刻区域沿着隔离片36的外表面延伸到ILD1 22中。隔离片36的材料耐蚀刻剂性比ILD1 22强。当金属层沉积时，它除了填充去除盖帽层留下的凹口和蚀刻到ILD2 26中的沟槽以外，还填充过蚀刻区域。当然，在沉积金属之前，沟槽、凹口和过蚀刻区域还可以用阻隔层或种晶层将其覆盖。即便有了所示的过蚀刻，但因为存储单元10被周围的隔离片36绝缘并保护，因而它既不会遭破坏也不会短路。
表I总结了根据图示实施例的材料和化学性质的各种可能的组合。
                                     表I
  实施例   1a   1b   2a   2b   3   4
盖帽层20   类金刚石无定形碳 非晶硅   SiC(BLOKTM-AMAT) DARC(富硅氧氮化物)
  ILD1 22   TEOS   Si-N   TEOS   Si-N   TEOS   TEOS
  ILD2 26   TEOS   Si-N   TEOS   Si-N   TEOS   TEOS
蚀刻终止层32可选   SiC或Si-N SiC   SiC或Si-N SiC SiC或Si-N SiC或Si-N
隔离片36   SiC或Si-N SiC SiC*Si-N SiC Si-N -
  选择性去除盖帽层20的蚀刻剂 氧气等离子体   Cl、HBr、HI、NF3(卤素)等离子体 Cl2/NF3无碳 Cl2/NF3
对于实施例1a，盖帽层20包括无定形碳或者类金刚碳。ILD1 22和ILD2 26包括TEOS(四乙基原硅酸盐)形成的二氧化硅。盖帽层20可以选择性地利用氧气等离子体蚀刻。对于实施例1b，盖帽层20包括无定形碳或者类金刚碳。ILD1 22和ILD2 26包括氮化硅。盖帽层20可以选择性地利用氧气等离子体蚀刻。对于实施例2a，盖帽层20包括非晶硅。ILD1 22和ILD2 26包括TEOS(四乙基原硅酸盐)形成的二氧化硅。盖帽层20可以选择性地利用卤素等离子体蚀刻。对于实施例2b，盖帽层20包括非晶硅。ILD1 22和ILD226包括氮化硅。盖帽层20可以选择性地利用卤素等离子体蚀刻。对于实施例3，盖帽层20包括碳化硅。ILD1 22和ILD2 26包括TEOS(四乙基原硅酸盐)形成的二氧化硅。盖帽层20可以选择性地利用CI2或NF3蚀刻。对于实施例4，盖帽层20包括DARC。ILD1 22和ILD2 26包括TEOS(四乙基原硅酸盐)形成的二氧化硅。盖帽层20可以选择性地利用NF3和CI2的至少一种进行蚀刻。对于每个实施例，表I中还列出了可选择的蚀刻终止层32和隔离片36的材料。
应该明白，优先的蚀刻既取决于材料，也取决于蚀刻剂。因此，必须精心选择材料和蚀刻剂才能产生期望的相对蚀刻去除速度。选择表I中各个实施例所用的蚀刻剂，是因为它们相对于蚀刻相连的绝缘层ILD1 22和ILD2 26来说，要优先地去除相连的盖帽层20材料。根据本公开的目的，我们指定一种材料，当此材料的蚀刻速度至少大于周围材料约2倍时、优选地大于5倍时、甚至更优选地高于10倍时，优先将其蚀刻。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (32)

1.一种磁性随机存储器的成形方法，包括：
在基板上设置磁性存储层的叠层；
在所述磁性存储层上沉积盖帽层；
去除所述盖帽层和磁性存储层区域，从而限定多个带有盖帽层的单独磁性存储器件；
通过在限定多个单独的磁性存储器件之后在所述磁性存储器件和所述基板上沉积隔离片材料层，在所述磁性存储器件周围形成隔离片，然后通过各向异性蚀刻来蚀刻所述隔离片材料；
在所述基板和所述磁性存储器件上设置连续的第一绝缘层；
至少除去在所述磁性存储器件上的所述第一绝缘层部分；
从所述磁性存储器件选择性地除去盖帽层，从而暴露出所述磁性存储器件的活性顶面；以及
成形与所述磁性存储器件的活性顶面相接触的顶部导体。
2.根据权利要求1所述的方法，其中，沉积所述盖帽层包括沉积从碳、非晶硅、多晶硅、碳化硅和富硅氧氮化物中选出的材料。
3.根据权利要求1所述的方法，其中，至少除去所述磁性存储器件上的所述第一绝缘层部分包括化学-机械研磨，直至暴露出盖帽层。
4.根据权利要求3所述的方法，其中，形成所述顶部导体包括：沉积覆盖金属层、对所述金属层进行蚀刻以限定所述导体，然后在所述导体上沉积第二绝缘层。
5.根据权利要求3所述的方法，进一步包括沉积第二绝缘层并在其中形成沟槽，所述沟槽比所述盖帽层宽，并在选择性去除所述盖帽层之前整个地穿过所述第二绝缘层进行蚀刻。
6.根据权利要求5所述的方法，其中，形成所述顶部导体包括，在选择性除去所述盖帽层后往所述沟槽中沉积金属。
7.根据权利要求5所述的方法，进一步包括，在沉积所述第二绝缘层之前在所述第一绝缘层和所述盖帽层上沉积蚀刻阻止层。
8.根据权利要求1所述的方法，其中，所述盖帽层包括碳，有选择性地除去包括使用氧气的等离子体蚀刻。
9.根据权利要求1所述的方法，其中，所述盖帽层包括富硅氧氮化物，有选择性的除去包括利用Cl2和NF3中的至少之一的等离子体蚀刻。
10.根据权利要求1所述的方法，其中，进行所述隔离片蚀刻包括优先蚀刻掉所述隔离片材料层的水平部分，并且蚀刻所述隔离片材料层比蚀刻所述盖帽慢。
11.根据权利要求1所述的方法，其中，所述隔离片材料选自由碳化硅和氮化硅组成的组。
12.根据权利要求1所述的方法，其中，所述盖帽层为碳。
13.根据权利要求1所述的方法，其中，有选择性地除去所述盖帽层包括蚀刻过程，其除去所述盖帽层比除去所述第一绝缘层快，并且除去所述第一绝缘层比除去所述隔离片材料快。
14.根据权利要求1所述的方法，其中，有选择性地除去所述盖帽层包括蚀刻过程，其除去所述盖帽层比除去所述隔离片材料快，并且除去所述隔离片材料比除去所述第一绝缘层快。
15.一种用于在具有底层集合电路部件的半导体基板上成形磁电阻存储器的方法，按顺序包括以下步骤：
形成多个包括带有作为最外层的盖帽层的磁电阻存储层的突起；
在所述多个突起上沉积共形的隔离片材料层；
在所述隔离片材料层上进行隔离片蚀刻，从而沿所述突起的侧面形成隔离片；
在所述突起、隔离片和所述基板上成形绝缘材料层；
除去至少位于所述突起上的所述绝缘材料；
有选择性地蚀刻所述盖帽层；以及
进行金属化处理以与所述磁电阻存储层进行接触。
16.根据权利要求15所述的方法，其中，所述盖帽层包括非金属。
17.根据权利要求15所述的方法，其中，所述盖帽层选自由碳、硅、碳化硅和富硅氧氮化硅组成的组。
18.根据权利要求15所述的方法，其中，所述隔离片材料选自由碳化硅和氮化硅组成的组。
19.根据权利要求15所述的方法，其中，所述绝缘材料包括由TEOS形成的二氧化硅。
20.根据权利要求15所述的方法，其中，有选择性地蚀刻所述盖帽层包括采用蚀刻过程，其蚀刻所述盖帽层比蚀刻所述隔离片快，且蚀刻所述隔离片比蚀刻所述绝缘材料快。
21.根据权利要求15所述的方法，其中，有选择性地蚀刻所述盖帽层包括采用蚀刻过程，其蚀刻所述盖帽层比蚀刻所述绝缘层快，且蚀刻所述绝缘层比蚀刻所述隔离片快。
22.一种磁性存储单元的成形方法，包括：
形成具有柱形结构的磁性存储层的叠层，其具有包括牺牲性的盖帽的最外层；
在所述柱形结构之上和周围设置连续的第一绝缘层；
至少除去在所述柱形结构上方的所述第一绝缘层，从而暴露出所述牺牲性盖帽，其中，至少除去在所述柱形结构上方的所述第一绝缘层包括对所述绝缘层的化学-机械研磨，以暴露出所述牺牲性盖帽；
利用选择性蚀刻去除所暴露的牺牲性盖帽，其中，所述选择性蚀刻以比从所述第一绝缘层除去材料快的速度优先从所述牺牲性盖帽除去材料，其中，所述选择性蚀刻被应用到所述牺牲性盖帽，并至少应用到所述第一绝缘层的暴露部分，使得由所除去的牺牲性盖帽所限定的所述第一绝缘层中的凹槽的拐角被倒角；以及
提供给所述磁性存储层电连接。
23.根据权利要求22所述的方法，其中，至少除去在所述柱形结构上方的所述绝缘层包括所述绝缘层的化学-机械研磨，以暴露出所述牺牲性盖帽。
24.根据权利要求23所述的方法，其中，提供电接触包括，在除去所述牺牲性盖帽后，沉积覆盖金属层，并对所述金属层成形图样和进行蚀刻，以形成导线。
25.根据权利要求22所述的方法，其中，至少除去在所述柱形结构上方的所述第一绝缘层包括，利用蚀刻法在所述第一绝缘层中蚀刻开口，所述蚀刻法有选择性地不对所述牺牲性盖帽进行蚀刻。
26.根据权利要求23所述的方法，其中，提供电接触包括，在除去所述牺牲性盖帽之后，用金属填充所述开口。
27.根据权利要求22所述的方法，进一步包括，在设置所述第一绝缘层之前，在所述柱形结构周围设置隔离片。
28.一种隧道磁电阻存储单元的成形方法，包括：
形成在顶面带有盖帽层的隧道磁电阻结构，所述带有所述盖帽层的隧道磁电阻结构从基板突出为柱形；
在所述柱形结构上和其周围沉积第一介电层；
对所述第一介电层和所述柱形结构的顶面进行研磨；
在所述第一介电层和所述柱形结构上沉积第二绝缘层；
利用第一蚀刻，穿过整个所述第二介电层蚀刻沟槽至所述盖帽层；
利用第二蚀刻除去所述盖帽层，其中，所述第二蚀刻以比从所述第二介电层中除去材料或从所述第一介电层中除去材料快的速度优先从所述盖帽层中除去材料；以及沉积金属，以填充所述沟槽和除去所述盖帽层后留下的开口。
29.一种磁性随机存储器阵列元件，包括：
磁性存储单元，被成形为基板上的突起，并且含顶面和外表面，所述磁性存储单元至少具有第一磁性层、阻隔层、和第二磁性层；
具有垂直内表面的介电隔离片，所述介电隔离片设置在所述磁性存储单元周围，包括与所述磁性存储单元的所述第一磁性层、所述阻隔层、和所述第二磁性层的外表面接触的部分，以及在所述磁性存储单元顶面上延伸的部分，其中，所述隔离片的外表面被凸圆倒角，使得所述隔离片的宽度朝所述隔离片的顶端方向逐渐减小，其中，所述隔离片被限定成在相邻的隔离片之间不存在隔离片材料；以及
与所述磁性存储单元顶面接触的电极，包括设置在所述隔离片的垂直内表面之间的部分。
30.根据权利要求29所述的组件，其中，所述磁性存储单元包括隧道磁电阻结构。
31.根据权利要求29所述的组件，其中，所述隔离片包括选自由碳化硅和氮化硅组成的组。
32.根据权利要求29所述的组件，其中，所述电极包括选自由铜和铝组成的组。
CNB038115417A 2002-04-30 2003-04-21 磁性随机存储器器件的成形方法 Expired - Lifetime CN100338700C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/135,921 US6783995B2 (en) 2002-04-30 2002-04-30 Protective layers for MRAM devices
US10/135,921 2002-04-30

Publications (2)

Publication Number Publication Date
CN1656580A CN1656580A (zh) 2005-08-17
CN100338700C true CN100338700C (zh) 2007-09-19

Family

ID=29249570

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB038115417A Expired - Lifetime CN100338700C (zh) 2002-04-30 2003-04-21 磁性随机存储器器件的成形方法

Country Status (10)

Country Link
US (2) US6783995B2 (zh)
EP (2) EP1500116B1 (zh)
JP (1) JP4378631B2 (zh)
KR (2) KR100692417B1 (zh)
CN (1) CN100338700C (zh)
AT (1) ATE363720T1 (zh)
AU (1) AU2003239168A1 (zh)
DE (1) DE60314129T2 (zh)
TW (1) TWI238439B (zh)
WO (1) WO2003094182A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109872994A (zh) * 2019-03-07 2019-06-11 上海华虹宏力半导体制造有限公司 分栅快闪存储器及其制备方法

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6770491B2 (en) * 2002-08-07 2004-08-03 Micron Technology, Inc. Magnetoresistive memory and method of manufacturing the same
US7205598B2 (en) * 2002-08-29 2007-04-17 Micron Technology, Inc. Random access memory device utilizing a vertically oriented select transistor
KR100496860B1 (ko) * 2002-09-19 2005-06-22 삼성전자주식회사 자기 저항 기억 소자 및 그 제조 방법
US6881351B2 (en) * 2003-04-22 2005-04-19 Freescale Semiconductor, Inc. Methods for contacting conducting layers overlying magnetoelectronic elements of MRAM devices
US7183130B2 (en) * 2003-07-29 2007-02-27 International Business Machines Corporation Magnetic random access memory and method of fabricating thereof
US7112454B2 (en) * 2003-10-14 2006-09-26 Micron Technology, Inc. System and method for reducing shorting in memory cells
JP2005260082A (ja) * 2004-03-12 2005-09-22 Toshiba Corp 磁気ランダムアクセスメモリ
US7045368B2 (en) * 2004-05-19 2006-05-16 Headway Technologies, Inc. MRAM cell structure and method of fabrication
US7374952B2 (en) * 2004-06-17 2008-05-20 Infineon Technologies Ag Methods of patterning a magnetic stack of a magnetic memory cell and structures thereof
US7368299B2 (en) * 2004-07-14 2008-05-06 Infineon Technologies Ag MTJ patterning using free layer wet etching and lift off techniques
KR100975803B1 (ko) 2004-07-16 2010-08-16 헤드웨이 테크놀로지스 인코포레이티드 Ｍｔｊ ｍｒａｍ 셀, ｍｔｊ ｍｒａｍ 셀들의 어레이, 및 ｍｔｊ ｍｒａｍ 셀을 형성하는 방법
US7067330B2 (en) 2004-07-16 2006-06-27 Headway Technologies, Inc. Magnetic random access memory array with thin conduction electrical read and write lines
US7397077B2 (en) * 2004-09-02 2008-07-08 Samsung Electronics Co., Ltd. Magnetic memory devices having patterned heater layers therein that utilize thermally conductive sidewall materials to increase heat transfer when writing memory data
TWI252559B (en) * 2004-12-31 2006-04-01 Ind Tech Res Inst Method for connecting magnetoelectronic element with conductive line
US7399646B2 (en) * 2005-08-23 2008-07-15 International Business Machines Corporation Magnetic devices and techniques for formation thereof
US20070072311A1 (en) * 2005-09-28 2007-03-29 Northern Lights Semiconductor Corp. Interconnect for a GMR Stack Layer and an Underlying Conducting Layer
US7816718B2 (en) * 2005-09-28 2010-10-19 Northern Lights Semiconductor Corp. Interconnect for a GMR memory cells and an underlying conductive layer
US7880249B2 (en) 2005-11-30 2011-02-01 Magic Technologies, Inc. Spacer structure in MRAM cell and method of its fabrication
US7371636B2 (en) * 2005-12-14 2008-05-13 Hynix Semiconductor Inc. Method for fabricating storage node contact hole of semiconductor device
US7419891B1 (en) 2006-02-13 2008-09-02 Western Digital (Fremont), Llc Method and system for providing a smaller critical dimension magnetic element utilizing a single layer mask
US8141235B1 (en) 2006-06-09 2012-03-27 Western Digital (Fremont), Llc Method for manufacturing a perpendicular magnetic recording transducers
WO2008155832A1 (ja) * 2007-06-20 2008-12-24 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
KR100854863B1 (ko) * 2007-06-29 2008-08-28 주식회사 하이닉스반도체 반도체 소자의 제조방법
US9136463B2 (en) * 2007-11-20 2015-09-15 Qualcomm Incorporated Method of forming a magnetic tunnel junction structure
US7781231B2 (en) * 2008-03-07 2010-08-24 Qualcomm Incorporated Method of forming a magnetic tunnel junction device
JP5175750B2 (ja) * 2009-01-19 2013-04-03 株式会社日立製作所 磁性記憶素子を用いた半導体集積回路装置の製造方法
US9099118B1 (en) 2009-05-26 2015-08-04 Western Digital (Fremont), Llc Dual damascene process for producing a PMR write pole
US8486285B2 (en) 2009-08-20 2013-07-16 Western Digital (Fremont), Llc Damascene write poles produced via full film plating
CN102446541B (zh) * 2010-10-13 2014-03-12 中芯国际集成电路制造(上海)有限公司 磁性随机存取存储器及其制造方法
US8962493B2 (en) * 2010-12-13 2015-02-24 Crocus Technology Inc. Magnetic random access memory cells having improved size and shape characteristics
KR101222117B1 (ko) 2011-02-25 2013-01-14 에스케이하이닉스 주식회사 자기저항 메모리 소자 제조 방법
US20150021724A1 (en) * 2011-04-11 2015-01-22 Magsil Corporation Self contacting bit line to mram cell
KR20150075602A (ko) * 2013-12-26 2015-07-06 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
US9318696B2 (en) * 2014-03-03 2016-04-19 Qualcomm Incorporated Self-aligned top contact for MRAM fabrication
KR102212558B1 (ko) 2014-12-22 2021-02-08 삼성전자주식회사 자기 메모리 소자의 제조 방법
US9818935B2 (en) * 2015-06-25 2017-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode connection
US9666790B2 (en) 2015-07-17 2017-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Manufacturing techniques and corresponding devices for magnetic tunnel junction devices
US10109674B2 (en) * 2015-08-10 2018-10-23 Qualcomm Incorporated Semiconductor metallization structure
KR102326547B1 (ko) 2015-08-19 2021-11-15 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
KR102444236B1 (ko) * 2015-08-25 2022-09-16 삼성전자주식회사 자기 소자 및 그 제조 방법
KR101726404B1 (ko) 2015-11-16 2017-04-12 중소기업은행 이탈예상고객 예측장치 및 예측방법
US9647200B1 (en) 2015-12-07 2017-05-09 International Business Machines Corporation Encapsulation of magnetic tunnel junction structures in organic photopatternable dielectric material
US9660179B1 (en) * 2015-12-16 2017-05-23 International Business Machines Corporation Enhanced coercivity in MTJ devices by contact depth control
US9698339B1 (en) 2015-12-29 2017-07-04 International Business Machines Corporation Magnetic tunnel junction encapsulation using hydrogenated amorphous semiconductor material
US9515252B1 (en) 2015-12-29 2016-12-06 International Business Machines Corporation Low degradation MRAM encapsulation process using silicon-rich silicon nitride film
US9859156B2 (en) * 2015-12-30 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure with sidewall dielectric protection layer
US10454021B2 (en) 2016-01-29 2019-10-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of manufacturing the same
CN107785484B (zh) * 2016-08-25 2021-08-06 中电海康集团有限公司 一种自对准光刻腐蚀制作存储器的方法
CN107785483B (zh) * 2016-08-25 2021-06-01 中电海康集团有限公司 一种磁性随机存储器的制作方法
CN109980081B (zh) * 2017-12-28 2023-10-20 中电海康集团有限公司 可自停止抛光的mram器件的制作方法与mram器件
CN109994394B (zh) * 2017-12-29 2021-05-28 中电海康集团有限公司 Mram器件中mtj单元的平坦化方法与mram器件
US11997931B2 (en) 2018-10-31 2024-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Bar-type magnetoresistive random access memory cell
US11744083B2 (en) 2019-04-12 2023-08-29 International Business Machines Corporation Fabrication of embedded memory devices utilizing a self assembled monolayer
US11094585B2 (en) * 2019-07-08 2021-08-17 Globalfoundries U.S. Inc. Methods of forming a conductive contact structure to a top electrode of an embedded memory device on an IC product and a corresponding IC product
US11195993B2 (en) * 2019-09-16 2021-12-07 International Business Machines Corporation Encapsulation topography-assisted self-aligned MRAM top contact
US11121308B2 (en) 2019-10-15 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Sidewall spacer structure for memory cell
FR3104320A1 (fr) * 2019-12-06 2021-06-11 Commissariat A L'energie Atomique Et Aux Energies Alternatives Structure d'interconnexion d'un circuit intégré
US11251368B2 (en) 2020-04-20 2022-02-15 International Business Machines Corporation Interconnect structures with selective capping layer
US11985906B2 (en) * 2020-05-29 2024-05-14 Taiwan Semiconductor Manufacturing Company Limited Low-resistance contact to top electrodes for memory cells and methods for forming the same
US11844291B2 (en) 2021-06-21 2023-12-12 United Microelectronics Corp. Semiconductor memory device and fabrication method thereof
US12120963B2 (en) 2021-09-24 2024-10-15 International Business Machines Corporation Contact structure formation for memory devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6174737B1 (en) * 1998-08-31 2001-01-16 Motorola, Inc. Magnetic random access memory and fabricating method thereof
US6358756B1 (en) * 2001-02-07 2002-03-19 Micron Technology, Inc. Self-aligned, magnetoresistive random-access memory (MRAM) structure utilizing a spacer containment scheme
US20020041514A1 (en) * 1999-02-26 2002-04-11 Ulrich Scheler Memory cell configuration and method for its production

Family Cites Families (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3623035A (en) 1968-02-02 1971-11-23 Fuji Electric Co Ltd Magnetic memory matrix and process for its production
US3816909A (en) 1969-04-30 1974-06-18 Hitachi Chemical Co Ltd Method of making a wire memory plane
US3623032A (en) 1970-02-16 1971-11-23 Honeywell Inc Keeper configuration for a thin-film memory
US3947831A (en) 1972-12-11 1976-03-30 Kokusai Denshin Denwa Kabushiki Kaisha Word arrangement matrix memory of high bit density having a magnetic flux keeper
US4158891A (en) 1975-08-18 1979-06-19 Honeywell Information Systems Inc. Transparent tri state latch
US4044330A (en) 1976-03-30 1977-08-23 Honeywell Information Systems, Inc. Power strobing to achieve a tri state
US4060794A (en) 1976-03-31 1977-11-29 Honeywell Information Systems Inc. Apparatus and method for generating timing signals for latched type memories
US4455626A (en) 1983-03-21 1984-06-19 Honeywell Inc. Thin film memory with magnetoresistive read-out
US4801883A (en) 1986-06-02 1989-01-31 The Regents Of The University Of California Integrated-circuit one-way isolation coupler incorporating one or several carrier-domain magnetometers
US4780848A (en) 1986-06-03 1988-10-25 Honeywell Inc. Magnetoresistive memory with multi-layer storage cells having layers of limited thickness
US4731757A (en) 1986-06-27 1988-03-15 Honeywell Inc. Magnetoresistive memory including thin film storage cells having tapered ends
US4945397A (en) 1986-12-08 1990-07-31 Honeywell Inc. Resistive overlayer for magnetic films
US5547599A (en) 1989-03-17 1996-08-20 Raytheon Company Ferrite/epoxy film
US5039655A (en) 1989-07-28 1991-08-13 Ampex Corporation Thin film memory device having superconductor keeper for eliminating magnetic domain creep
US5064499A (en) 1990-04-09 1991-11-12 Honeywell Inc. Inductively sensed magnetic memory manufacturing method
US5140549A (en) 1990-04-09 1992-08-18 Honeywell Inc. Inductively sensed magnetic memory
US6021065A (en) 1996-09-06 2000-02-01 Nonvolatile Electronics Incorporated Spin dependent tunneling memory
US5496759A (en) 1994-12-29 1996-03-05 Honeywell Inc. Highly producible magnetoresistive RAM process
US5587943A (en) 1995-02-13 1996-12-24 Integrated Microtransducer Electronics Corporation Nonvolatile magnetoresistive memory with fully closed flux operation
US5726498A (en) 1995-05-26 1998-03-10 International Business Machines Corporation Wire shape conferring reduced crosstalk and formation methods
US5614765A (en) 1995-06-07 1997-03-25 Advanced Micro Devices, Inc. Self aligned via dual damascene
US5741435A (en) 1995-08-08 1998-04-21 Nano Systems, Inc. Magnetic memory having shape anisotropic magnetic elements
US5756394A (en) 1995-08-23 1998-05-26 Micron Technology, Inc. Self-aligned silicide strap connection of polysilicon layers
US5701222A (en) 1995-09-11 1997-12-23 International Business Machines Corporation Spin valve sensor with antiparallel magnetization of pinned layers
WO1997017724A1 (en) 1995-11-06 1997-05-15 Seiko Epson Corporation Semiconductor device having local wiring section and process for manufacturing the same
US5659499A (en) 1995-11-24 1997-08-19 Motorola Magnetic memory and method therefor
US5569617A (en) 1995-12-21 1996-10-29 Honeywell Inc. Method of making integrated spacer for magnetoresistive RAM
US5756366A (en) 1995-12-21 1998-05-26 Honeywell Inc. Magnetic hardening of bit edges of magnetoresistive RAM
US5691228A (en) 1996-01-18 1997-11-25 Micron Technology, Inc. Semiconductor processing method of making a hemispherical grain (HSG) polysilicon layer
US5869389A (en) 1996-01-18 1999-02-09 Micron Technology, Inc. Semiconductor processing method of providing a doped polysilicon layer
US5721171A (en) 1996-02-29 1998-02-24 Micron Technology, Inc. Method for forming controllable surface enhanced three dimensional objects
US5650958A (en) 1996-03-18 1997-07-22 International Business Machines Corporation Magnetic tunnel junctions with controlled magnetic response
KR100198652B1 (ko) 1996-07-31 1999-06-15 구본준 반도체 소자의 전극형성방법
US5792687A (en) 1996-08-01 1998-08-11 Vanguard International Semiconductor Corporation Method for fabricating high density integrated circuits using oxide and polysilicon spacers
US5945350A (en) 1996-09-13 1999-08-31 Micron Technology, Inc. Methods for use in formation of titanium nitride interconnects and interconnects formed using same
US5926394A (en) 1996-09-30 1999-07-20 Intel Corporation Method and apparatus for regulating the voltage supplied to an integrated circuit
US5861328A (en) 1996-10-07 1999-01-19 Motorola, Inc. Method of fabricating GMR devices
JPH10154711A (ja) 1996-11-25 1998-06-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
DE69835475D1 (de) 1997-04-28 2006-09-21 Canon Kk Magnetisches Dünnfilmspeicherelement unter Verwendung des GMR-Effekts und magnetischer Dünnfilmspeicher
US6174764B1 (en) 1997-05-12 2001-01-16 Micron Technology, Inc. Process for manufacturing integrated circuit SRAM
US5851875A (en) 1997-07-14 1998-12-22 Micron Technology, Inc. Process for forming capacitor array structure for semiconductor devices
US6156630A (en) 1997-08-22 2000-12-05 Micron Technology, Inc. Titanium boride gate electrode and interconnect and methods regarding same
US5982658A (en) 1997-10-31 1999-11-09 Honeywell Inc. MRAM design to reduce dissimilar nearest neighbor effects
US6048739A (en) 1997-12-18 2000-04-11 Honeywell Inc. Method of manufacturing a high density magnetic memory device
US5956267A (en) 1997-12-18 1999-09-21 Honeywell Inc Self-aligned wordline keeper and method of manufacture therefor
TW368731B (en) 1997-12-22 1999-09-01 United Microelectronics Corp Manufacturing method for self-aligned local-interconnect and contact
US6130145A (en) 1998-01-21 2000-10-10 Siemens Aktiengesellschaft Insitu doped metal policide
US6118163A (en) 1998-02-04 2000-09-12 Advanced Micro Devices, Inc. Transistor with integrated poly/metal gate electrode
US6025786A (en) * 1998-05-06 2000-02-15 Trw Inc. Transmitter for remote convenience system having coiled, extendable antenna
JP3234814B2 (ja) 1998-06-30 2001-12-04 株式会社東芝 磁気抵抗効果素子、磁気ヘッド、磁気ヘッドアセンブリ及び磁気記録装置
JP2000030222A (ja) 1998-07-08 2000-01-28 Fujitsu Ltd 磁気センサ
WO2000004555A2 (de) 1998-07-15 2000-01-27 Infineon Technologies Ag Speicherzellenanordnung, bei der ein elektrischer widerstand eines speicherelements eine information darstellt und durch ein magnetfeld beeinflussbar ist, und verfahren zu deren herstellung
US6218302B1 (en) * 1998-07-21 2001-04-17 Motorola Inc. Method for forming a semiconductor device
DE19836567C2 (de) 1998-08-12 2000-12-07 Siemens Ag Speicherzellenanordnung mit Speicherelementen mit magnetoresistivem Effekt und Verfahren zu deren Herstellung
US6100185A (en) 1998-08-14 2000-08-08 Micron Technology, Inc. Semiconductor processing method of forming a high purity <200> grain orientation tin layer and semiconductor processing method of forming a conductive interconnect line
TW454187B (en) 1998-09-30 2001-09-11 Siemens Ag Magnetoresistive memory with low current density
US6136705A (en) 1998-10-22 2000-10-24 National Semiconductor Corporation Self-aligned dual thickness cobalt silicide layer formation process
US6153443A (en) 1998-12-21 2000-11-28 Motorola, Inc. Method of fabricating a magnetic random access memory
US6429124B1 (en) 1999-04-14 2002-08-06 Micron Technology, Inc. Local interconnect structures for integrated circuits and methods for making the same
US6110812A (en) 1999-05-11 2000-08-29 Promos Technologies, Inc. Method for forming polycide gate
US6165803A (en) 1999-05-17 2000-12-26 Motorola, Inc. Magnetic random access memory and fabricating method thereof
US6211054B1 (en) 1999-06-01 2001-04-03 Micron Technology, Inc. Method of forming a conductive line and method of forming a local interconnect
JP3464414B2 (ja) 1999-06-15 2003-11-10 富士通株式会社 不揮発性半導体記憶装置及びその製造方法
US6630718B1 (en) 1999-07-26 2003-10-07 Micron Technology, Inc. Transistor gate and local interconnect
US6391658B1 (en) 1999-10-26 2002-05-21 International Business Machines Corporation Formation of arrays of microelectronic elements
US6211090B1 (en) 2000-03-21 2001-04-03 Motorola, Inc. Method of fabricating flux concentrating layer for use with magnetoresistive random access memories
US6392922B1 (en) 2000-08-14 2002-05-21 Micron Technology, Inc. Passivated magneto-resistive bit structure and passivation method therefor
US6555858B1 (en) * 2000-11-15 2003-04-29 Motorola, Inc. Self-aligned magnetic clad write line and its method of formation
US6440753B1 (en) * 2001-01-24 2002-08-27 Infineon Technologies North America Corp. Metal hard mask for ILD RIE processing of semiconductor memory devices to prevent oxidation of conductive lines
JP3558996B2 (ja) * 2001-03-30 2004-08-25 株式会社東芝 磁気抵抗効果素子、磁気ヘッド、磁気再生装置及び磁気記憶装置
US6485989B1 (en) 2001-08-30 2002-11-26 Micron Technology, Inc. MRAM sense layer isolation
US6627913B2 (en) * 2001-09-10 2003-09-30 Micron Technology, Inc. Insulation of an MRAM device through a self-aligned spacer
US6518071B1 (en) * 2002-03-28 2003-02-11 Motorola, Inc. Magnetoresistive random access memory device and method of fabrication thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6174737B1 (en) * 1998-08-31 2001-01-16 Motorola, Inc. Magnetic random access memory and fabricating method thereof
US20020041514A1 (en) * 1999-02-26 2002-04-11 Ulrich Scheler Memory cell configuration and method for its production
US6358756B1 (en) * 2001-02-07 2002-03-19 Micron Technology, Inc. Self-aligned, magnetoresistive random-access memory (MRAM) structure utilizing a spacer containment scheme

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109872994A (zh) * 2019-03-07 2019-06-11 上海华虹宏力半导体制造有限公司 分栅快闪存储器及其制备方法
CN109872994B (zh) * 2019-03-07 2021-09-03 上海华虹宏力半导体制造有限公司 分栅快闪存储器及其制备方法

Also Published As

Publication number Publication date
AU2003239168A1 (en) 2003-11-17
EP1500116B1 (en) 2007-05-30
JP4378631B2 (ja) 2009-12-09
ATE363720T1 (de) 2007-06-15
US20030203510A1 (en) 2003-10-30
TWI238439B (en) 2005-08-21
EP1793400B1 (en) 2014-01-08
US7211849B2 (en) 2007-05-01
WO2003094182A1 (en) 2003-11-13
KR100692417B1 (ko) 2007-03-13
DE60314129D1 (de) 2007-07-12
KR20060107860A (ko) 2006-10-16
KR20050013543A (ko) 2005-02-04
JP2005524238A (ja) 2005-08-11
TW200405392A (en) 2004-04-01
DE60314129T2 (de) 2008-01-24
KR100755240B1 (ko) 2007-09-04
EP1500116A1 (en) 2005-01-26
EP1793400A3 (en) 2009-09-30
US6783995B2 (en) 2004-08-31
US20040264240A1 (en) 2004-12-30
EP1793400A2 (en) 2007-06-06
CN1656580A (zh) 2005-08-17

Similar Documents

Publication Publication Date Title
CN100338700C (zh) 磁性随机存储器器件的成形方法
KR101825539B1 (ko) 3차원 반도체 장치 및 그 제조 방법
CN108630704B (zh) 具有分层的导体的三维存储装置
CN100444280C (zh) Mram装置及其制造方法
EP1793433B1 (en) Spacer structure in MRAM cell and method of its fabrication
CN102142399B (zh) 集成电路结构的制造方法
WO2018217256A1 (en) Interconnect structure containing a metal silicide hydrogen diffusion barrier and method of making thereof
CN1620716A (zh) 一种在磁性随机存取存储器位材料沉积之前改进表面平坦度的方法
US20030047728A1 (en) Insulation of an mram device through a self-aligned spacer
KR20070084565A (ko) 자기저항 랜덤 액세스 메모리 디바이스 구조 및 그 제조방법
CN110224059A (zh) 半导体装置及其形成方法
TWI553776B (zh) 3d陣列的大馬士革導體
KR20200047274A (ko) 보이드가 없는 유전체 구조물에 의해 분리되는 메모리 셀들을 형성하기 위한 방법
KR20220066953A (ko) 메모리 셀의 스트링을 포함하는 메모리 어레이를 형성하는 데 사용되는 메모리 어레이 및 방법
CN113206122A (zh) 存储器器件及其制造方法
US20050270830A1 (en) Integrated circuit structure formed by damascene process
US6268260B1 (en) Methods of forming memory cell capacitor plates in memory cell capacitor structures
KR20230087346A (ko) 고밀도 트랜지스터 어레이에 대한 자가 정렬 다층 스페이서 매트릭스 및 이의 형성 방법
CN115589727A (zh) 包括存储器单元串的存储器阵列和包含形成包括存储器单元串的存储器阵列的方法的方法
CN215299292U (zh) 磁性存储单元及磁性存储器
CN1897256A (zh) 制造闪存设备的方法
CN116018049A (zh) 一种自旋轨道转矩磁阻式随机存储器及其制作方法
WO2023229801A1 (en) Three-dimensional memory device containing dual-depth drain-select-level isolation structures and methods for forming the same
CN115346923A (zh) 半导体器件及其形成方法
CN1206723C (zh) 堆栈闸极快闪存储装置的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20070919