KR20230087346A - 고밀도 트랜지스터 어레이에 대한 자가 정렬 다층 스페이서 매트릭스 및 이의 형성 방법 - Google Patents

고밀도 트랜지스터 어레이에 대한 자가 정렬 다층 스페이서 매트릭스 및 이의 형성 방법 Download PDF

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가오-밍 우
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치엔-하오 후앙
충-테 린
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Abstract

기판 위에 이산 유전체 템플릿 구조물들의 2차원 어레이가 형성된다. 이산 유전체 템플릿 구조물들 사이의 트렌치들의 하부 부분에 제1 유전체 스페이서 매트릭스가 형성될 수 있다. 트렌치들의 상부 부분에 제2 유전체 스페이서 매트릭스 층이 형성될 수 있다. 이산 유전체 템플릿 구조물들 각각의 볼륨 내에 소스 캐비티 및 드레인 캐비티의 쌍이 형성될 수 있다. 각각의 소스 캐비티 및 각각의 드레인 캐비티에 소스 전극 및 드레인 전극이 각각 형성될 수 있다. 메모리 요소에 접속될 수 있거나 포함할 수 있는 전계 효과 트랜지스터들의 2차원 어레이를 제공하도록, 이산 유전체 템플릿 구조물들의 2차원 어레이의 형성 전에 또는 후에 게이트 전극들이 형성될 수 있다.

Description

고밀도 트랜지스터 어레이에 대한 자가 정렬 다층 스페이서 매트릭스 및 이의 형성 방법 {SELF-ALIGNED MULTILAYER SPACER MATRIX FOR HIGH-DENSITY TRANSISTOR ARRAYS AND METHODS FOR FORMING THE SAME}
본 출원은 2021년 12월 9일 출원된 “Semiconductor Device and Manufacturing Method Thereof”이란 명칭의 미국 가출원 번호 제63/287,741호의 우선권을 주장하며, 이의 전체 내용은 참조에 의해 여기에 포함된다.
다양한 설계 기준을 충족시키도록 다양한 트랜지스터 구조가 개발되어 왔다. 산화물 반도체로 제조된 박막 트랜지스터(TFT; Thin film transistor)는 BEOL(back-end-of-line) 집적을 위한 매력적인 옵션인데, TFT는 저온에서 프로세싱될 수 있고 따라서 앞서 제조된 디바이스를 손상시키지 않을 것이기 때문이다. 예를 들어, 제조 조건 및 기술이 앞서 제조된 FEOL(front-end-of-line) 및 MEOL(middle end-of-line) 디바이스를 손상시키지 않는다.
기판 위에 이산 유전체 템플릿 구조물(discrete dielectric template structure)들의 2차원 어레이가 형성된다. 이산 유전체 템플릿 구조물들 사이의 트렌치들의 하부 부분에 제1 유전체 스페이서 매트릭스가 형성될 수 있다. 트렌치들의 상부 부분에 제2 유전체 스페이서 매트릭스 층이 형성될 수 있다. 이산 유전체 템플릿 구조물들 각각의 볼륨 내에 소스 캐비티 및 드레인 캐비티의 쌍이 형성될 수 있다. 각각의 소스 캐비티 및 각각의 드레인 캐비티에 소스 전극 및 드레인 전극이 각각 형성될 수 있다. 메모리 요소에 접속될 수 있거나 포함할 수 있는 전계 효과 트랜지스터들의 2차원 어레이를 제공하도록, 이산 유전체 템플릿 구조물들의 2차원 어레이의 형성 전에 또는 후에 게이트 전극들이 형성될 수 있다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
숫자와 알파벳 접미사의 조합으로 표기된 도면들 중에, 동일 숫자의 도면은 동일 프로세싱 단계에 대응한다. 2 내지 12 범위의 숫자를 갖는 도면들 중에, 숫자와 알파벳 접미사 "A"의 조합으로 표기된 도면은 하향식(top-down) 도면이다. 2 내지 12 범위의 숫자를 갖는 도면들 중에, 숫자와 "B", "C", "D" 또는 "E"로부터 선택된 알파벳 접미사의 조합으로 표기된 도면은, 동일 숫자와 알파벳 접미사 "A"로 표기된 도면에 예시된 구조물의, 각각 수직 평면 B - B’, C - C’, D - D’, 또는 E - E’를 따른 수직 단면도이다. 2 내지 12 범위의 숫자를 갖는 도면들 중에, 수직 단면 B - B’, C - C’, D - D’, 및 E - E’는 적용가능한 대로 다양한 하향식 도면 및 다양한 수직 단면도에 도시되어 있다.
도 1은 본 개시의 실시예에 따라 상보형 금속 산화물 반도체(CMOS; complementary metal-oxide-semiconductor) 트랜지스터, 하부-레벨 유전체 재료 층에 형성된 제1 금속 상호접속 구조물 및 아이솔레이션 유전체 층의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 2a 내지 도 2c는 본 개시의 제1 실시예에 따라 인-프로세스 게이트-레벨 절연 층 및 워드 라인의 형성 후의 제1 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 2a는 하향식 도면이고, 도 2b 및 도 2c는 각각 도 2a의 수직 평면 B - B’ 또는 C - C’를 따른 수직 단면도이다.
도 3a 내지 도 3c는 본 개시의 제1 실시예에 따라 게이트-접속 비아 구조물 및 게이트 전극의 형성 후의 제1 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 3a는 하향식 도면이고, 도 3b 및 도 3c는 각각 도 3a의 수직 평면 B - B’ 또는 C - C’를 따른 수직 단면도이다.
도 4a 내지 도 4c는 본 개시의 제1 실시예에 따라 게이트 유전체 층, 연속 활성 층, 유전체 템플릿 재료 층 및 하드 마스크 층의 형성 후의 제1 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 4a는 하향식 도면이고, 도 4b 및 도 4c는 각각 도 4a의 수직 평면 B - B’ 또는 C - C’를 따른 수직 단면도이다.
도 5a 내지 도 5c는 본 개시의 제1 실시예에 따라 패터닝된 하드 마스크 층, 이산 유전체 템플릿 구조물 및 활성 층의 형성 후의 제1 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 5a는 하향식 도면이고, 도 5b 및 도 5c는 각각 도 5a의 수직 평면 B - B’ 또는 C - C’를 따른 수직 단면도이다.
도 6a 내지 도 6c는 본 개시의 제1 실시예에 따라 이산 유전체 템플릿 구조물 사이의 트렌치 내의 에칭 정지 유전체 라이너 및 제1 유전체 스페이서 매트릭스 층의 형성 후의 제1 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 6a는 하향식 도면이고, 도 6b 및 도 6c는 각각 도 6a의 수직 평면 B - B’ 또는 C - C’를 따른 수직 단면도이다.
도 7a 내지 도 7c는 본 개시의 제1 실시예에 따라 이산 유전체 템플릿 구조물에 대해 선택적인 제1 유전체 스페이서 매트릭스 층을 수직으로 리세싱한 후의 제1 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 7a는 하향식 도면이고, 도 7b 및 도 7c는 각각 도 7a의 수직 평면 B - B’ 또는 C - C’를 따른 수직 단면도이다.
도 8a 내지 도 8c는 본 개시의 제1 실시예에 따라 트렌치의 리세싱된 볼륨 내의 제2 유전체 스페이서 매트릭스 층의 형성 후의 제1 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 8a는 하향식 도면이고, 도 8b 및 도 8c는 각각 도 8a의 수직 평면 B - B’ 또는 C - C’를 따른 수직 단면도이다.
도 9a 내지 도 9d는 본 개시의 제1 실시예에 따라 에칭 마스크 재료 층, 적어도 하나의 패턴-전사 보조 층 및 패터닝된 포토레지스트 층의 형성 후의 제1 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 9a는 하향식 도면이고, 도 9b, 도 9c 및 도 9d는 각각 도 9a의 수직 평면 B - B’, C - C’, 또는 D - D’를 따른 수직 단면도이다.
도 10a 내지 도 10d는 본 개시의 제1 실시예에 따라 제2 유전체 스페이서 매트릭스 층에 대해 선택적인 이산 유전체 템플릿 구조물을 통한 포토레지스트 층의 패턴의 전사에 의해 소스 캐비티 및 드레인 캐비티의 형성 후의 제1 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 10a는 하향식 도면이고, 도 10b, 도 10c 및 도 10d는 각각 도 10a의 수직 평면 B - B’, C - C’, 또는 D - D’를 따른 수직 단면도이다.
도 11a 내지 도 11d는 본 개시의 제1 실시예에 따라 소스 캐비티 및 드레인 캐비티 내의 적어도 하나의 금속성 재료의 퇴적 후의 제1 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 11a는 하향식 도면이고, 도 11b, 도 11c 및 도 11d는 각각 도 11a의 수직 평면 B - B’, C - C’, 또는 D - D’를 따른 수직 단면도이다.
도 12a 내지 도 12e는 본 개시의 제1 실시예에 따라 소스 전극 및 드레인 전극의 형성 후의 제1 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 12a는 하향식 도면이고, 도 12b, 도 12c, 도 12d 및 도 12e는 각각 도 12a의 수직 평면 B - B’, C - C’, D - D’, 또는 E - E’를 따른 수직 단면도이다.
도 13a 내지 도 13e는 본 개시의 제1 실시예에 따라 적어도 하나의 제1 접속-레벨 유전체 재료 층 및 제1 접속-레벨 금속 상호접속 구조물의 형성 후의 제1 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 13a는 하향식 도면이고, 도 13b, 도 13c, 도 13d 및 도 13e는 각각 도 13a의 수직 평면 B - B’, C - C’, D - D’, 또는 E - E’를 따른 수직 단면도이다.
도 14a 내지 도 14e는 본 개시의 제1 실시예에 따라 적어도 하나의 제2 접속-레벨 유전체 재료 층 및 제2 접속-레벨 금속 상호접속 구조물의 형성 후의 제1 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 14a는 하향식 도면이고, 도 14b, 도 14c, 도 14d 및 도 14e는 각각 도 14a의 수직 평면 B - B’, C - C’, D - D’, 또는 E - E’를 따른 수직 단면도이다.
도 15a 내지 도 15e는 본 개시의 제1 실시예에 따라 커패시터 구조물들의 2차원 어레이의 형성 후의 제1 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 15a는 도 15b 내지 도 15e에 도시된 수평 평면 A - A’를 따른 수평 단면도이고, 도 15b, 도 15c, 도 15d 및 도 15e는 각각 도 15a의 수직 평면 B - B’, C - C’, D - D’, 또는 E - E’를 따른 수직 단면도이다.
도 16a 내지 도 16e는 본 개시의 제1 실시예에 따라 저항성 메모리 요소들의 2차원 어레이의 형성 후의 제1 예시적인 구조물의 제1 대안의 구성의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 16a는 도 16b 내지 도 16e에 도시된 수평 평면 A - A’를 따른 수평 단면도이고, 도 16b, 도 16c, 도 16d 및 도 16e는 각각 도 16a의 수직 평면 B - B’, C - C’, D - D’, 또는 E - E’를 따른 수직 단면도이다.
도 17은 본 개시의 제1 실시예에 따라 추가 접속-레벨 유전체 재료 층 및 추가 상부-레벨 금속 상호접속 구조물의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 18a 내지 도 18c는 본 개시의 제1 실시예에 따라 소스 전극 및 드레인 전극의 형성 후의 제1 예시적인 구조물의 제2 대안의 구성의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 18a는 하향식 도면이고, 도 18b 및 도 18c는 각각 도 18a의 수직 평면 B - B’ 또는 C - C’를 따른 수직 단면도이다.
도 19a 내지 도 19c는 본 개시의 제1 실시예에 따라 소스 전극 및 드레인 전극의 형성 후의 제1 예시적인 구조물의 제3 대안의 구성의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 19a는 하향식 도면이고, 도 19b 및 도 19c는 각각 도 19a의 수직 평면 B - B’ 또는 C - C’를 따른 수직 단면도이다.
도 20a 내지 도 20c는 본 개시의 제1 실시예에 따라 소스 전극 및 드레인 전극의 형성 후의 제1 예시적인 구조물의 제2 대안의 구성의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 20a는 하향식 도면이고, 도 20b 및 도 20c는 각각 도 20a의 수직 평면 B - B’ 또는 C - C’를 따른 수직 단면도이다.
도 21a 내지 도 21c는 본 개시의 제2 실시예에 따라 메모리 구조물들의 2차원 어레이 및 접속-레벨 유전체 재료 층 내에 매립된 접속-레벨 금속 상호접속 구조물의 형성 후의 제2 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 21a는 하향식 도면이고, 도 21b 및 도 21c는 각각 도 21a의 수직 평면 B - B’ 또는 C - C’를 따른 수직 단면도이다.
도 22a 내지 도 22c는 본 개시의 제2 실시예에 따라 유전체 템플릿 재료 층 및 하드 마스크 층의 형성 후의 제2 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 22a는 하향식 도면이고, 도 22b 및 도 22c는 각각 도 22a의 수직 평면 B - B’ 또는 C - C’를 따른 수직 단면도이다.
도 23a 내지 도 23c는 본 개시의 제2 실시예에 따라 패터닝된 하드 마스크 층 및 이산 유전체 템플릿 구조물의 형성 후의 제2 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 23a는 하향식 도면이고, 도 23b 및 도 23c는 각각 도 23a의 수직 평면 B - B’ 또는 C - C’를 따른 수직 단면도이다.
도 24a 내지 도 24c는 본 개시의 제2 실시예에 따라 이산 유전체 템플릿 구조물 사이의 트렌치 내의 에칭 정지 유전체 라이너 및 제1 유전체 스페이서 매트릭스 층의 형성 후의 제2 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 24a는 하향식 도면이고, 도 24b 및 도 24c는 각각 도 24a의 수직 평면 B - B’ 또는 C - C’를 따른 수직 단면도이다.
도 25a 내지 도 25c는 본 개시의 제2 실시예에 따라 이산 유전체 템플릿 구조물에 대해 선택적인 제1 유전체 스페이서 매트릭스 층을 수직으로 리세싱한 후의 제2 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 25a는 하향식 도면이고, 도 25b 및 도 25c는 각각 도 25a의 수직 평면 B - B’ 또는 C - C’를 따른 수직 단면도이다.
도 26a 내지 도 26c는 본 개시의 제2 실시예에 따라 트렌치의 리세싱된 볼륨 내의 제2 유전체 스페이서 매트릭스 층의 형성 후의 제2 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 26a는 하향식 도면이고, 도 26b 및 도 26c는 각각 도 26a의 수직 평면 B - B’ 또는 C - C’를 따른 수직 단면도이다.
도 27a 내지 도 27d는 본 개시의 제2 실시예에 따라 에칭 마스크 재료 층, 적어도 하나의 패턴-전사 보조 층 및 패터닝된 포토레지스트 층의 형성 후의 제2 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 27a는 하향식 도면이고, 도 27b, 도 27c 및 도 27d는 각각 도 27a의 수직 평면 B - B’, C - C’, 또는 D - D’를 따른 수직 단면도이다.
도 28a 내지 도 28d는 본 개시의 제2 실시예에 따라 제2 유전체 스페이서 매트릭스 층에 대해 선택적인 이산 유전체 템플릿 구조물을 통한 포토레지스트 층의 패턴의 전사에 의해 소스 캐비티 및 드레인 캐비티의 형성 후의 제2 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 28a는 하향식 도면이고, 도 28b, 도 28c 및 도 28d는 각각 도 28a의 수직 평면 B - B’, C - C’, 또는 D - D’를 따른 수직 단면도이다.
도 29a 내지 도 29d는 본 개시의 제2 실시예에 따라 소스 캐비티 및 드레인 캐비티 내의 적어도 하나의 금속성 재료의 퇴적 후의 제2 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 29a는 하향식 도면이고, 도 29b, 도 29c 및 도 29d는 각각 도 29a의 수직 평면 B - B’, C - C’, 또는 D - D’를 따른 수직 단면도이다.
도 30a 내지 도 30e는 본 개시의 제2 실시예에 따라 소스 전극 및 드레인 전극의 형성 후의 제2 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 30a는 하향식 도면이고, 도 30b, 도 30c, 도 30d 및 도 30e는 각각 도 30a의 수직 평면 B - B’, C - C’, D - D’, 또는 E - E’를 따른 수직 단면도이다.
도 31a 내지 도 31e는 본 개시의 제2 실시예에 따라 활성 층들의 2차원 어레이의 형성 후의 제2 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 31a는 하향식 도면이고, 도 31b, 도 31c, 도 31d 및 도 31e는 각각 도 31a의 수직 평면 B - B’, C - C’, D - D’, 또는 E - E’를 따른 수직 단면도이다.
도 32a 내지 도 32e는 본 개시의 제2 실시예에 따라 게이트 유전체 층 및 게이트 전극의 형성 후의 제2 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 32a는 하향식 도면이고, 도 32b, 도 32c, 도 32d 및 도 32e는 각각 도 32a의 수직 평면 B - B’, C - C’, D - D’, 또는 E - E’를 따른 수직 단면도이다.
도 33a 내지 도 33e는 본 개시의 제2 실시예에 따라 게이트-레벨 절연 층의 형성 후의 제2 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 33a는 도 33b, 도 33c, 도 33d 및 도 33e에 도시된 수평 평면 A - A’를 따른 수평 단면도이고, 도 33b, 도 33c, 도 33d 및 도 33e는 각각 도 33a의 수직 평면 B - B’, C - C’, D - D’, 또는 E - E’를 따른 수직 단면도이다.
도 34a 내지 도 34c는 본 개시의 제3 실시예에 따라 인-프로세스 게이트-레벨 절연 층 및 워드 라인의 형성 후의 제3 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 34a는 하향식 도면이고, 도 34b 및 도 34c는 각각 도 34a의 수직 평면 B - B’ 또는 C - C’를 따른 수직 단면도이다.
도 35a 내지 도 35c는 본 개시의 제3 실시예에 따라 게이트 전극, 차단 유전체 층 및 전하 저장 요소의 스택들의 2차원 어레이의 형성 후의 제3 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 35a는 하향식 도면이고, 도 35b 및 도 35c는 각각 도 35a의 수직 평면 B - B’ 또는 C - C’를 따른 수직 단면도이다.
도 36a 내지 도 36e는 본 개시의 제3 실시예에 따라 플래시 메모리 디바이스들의 2차원 어레이, 적어도 하나의 제1 접속-레벨 유전체 층 및 제1 접속-레벨 금속 상호접속 구조물의 형성 후의 제3 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 36a는 하향식 도면이고, 도 36b, 도 36c, 도 36d 및 도 36e는 각각 도 36a의 수직 평면 B - B’, C - C’, D - D’, 또는 E - E’를 따른 수직 단면도이다.
도 37a 내지 도 37e는 본 개시의 제4 실시예에 따라 터널링 유전체 층 및 전하 저장 요소, 차단 유전체 층 및 게이트 전극의 스택들의 2차원 어레이의 형성 후의 제4 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 37a는 하향식 도면이고, 도 37b, 도 37c, 도 37d 및 도 37e는 각각 도 37a의 수직 평면 B - B’, C - C’, D - D’, 또는 E - E’를 따른 수직 단면도이다.
도 38a 내지 도 38e는 본 개시의 제4 실시예에 따라 플래시 메모리 디바이스들의 2차원 어레이의 형성 후의 제4 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면들이다. 도 38a는 하향식 도면이고, 도 38b, 도 38c, 도 38d 및 도 38e는 각각 도 38a의 수직 평면 B - B’, C - C’, D - D’, 또는 E - E’를 따른 수직 단면도이다.
도 39는 본 개시의 제1 실시예에 따른 제1 예시적인 구조물의 제5 대안의 구성의 수직 단면도이다.
도 40은 본 개시의 제2 실시예에 따른 제2 예시적인 구조물의 대안의 구성의 수직 단면도이다.
도 41은 본 개시의 제3 실시예에 따른 제3 예시적인 구조물의 대안의 구성의 수직 단면도이다.
도 42는 본 개시의 제4 실시예에 따른 제4 예시적인 구조물의 대안의 구성의 수직 단면도이다.
도 43은 본 개시의 실시예에 따른 임의의 예시적인 구조물에 대한 대안의 구성의 수직 단면도이다.
도 44는 본 개시의 실시예에 따라 반도체 디바이스를 제조하기 위한 일반적인 프로세싱 단계들을 예시하는 제1 플로우차트이다.
도 45는 본 개시의 실시예에 따라 반도체 디바이스를 제조하기 위한 일반적인 프로세싱 단계들을 예시하는 제2 플로우차트이다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다. 동일한 참조 번호를 갖는 요소는 동일한 요소를 지칭하고, 달리 명시되지 않는 한 동일한 재료 조성 및 동일한 두께 범위를 갖는 것으로 추정된다.
일반적으로, 본 개시의 구조물 및 방법은 진보된 노드의 BEOL 구조에서 임베디드 랜덤 액세스 메모리(RAM; random access memory)를 형성하는데 사용될 수 있다. 이러한 임베디드 RAM은 정적 랜덤 액세스 메모리(SRAM; static random access memory)에 비해 디바이스 밀도에 있어서 이점을 제공할 수 있다. 본 개시는 반도성 금속 산화물 활성 층을 포함하는 트랜지스터(예컨대, 박막 트랜지스터)를 사용한다. 그리하여, 본 개시의 임베디드 RAM은 BEOL 구조를 포함할 수 있고, 단결정질 실리콘 기반의 전계 효과 트랜지스터 또는 단결정질 반도체 핀을 사용하는 핀 전계 효과 트랜지스터와는 달리 FEOL 레벨에서 디바이스 영역을 차지하지 않는다. RAM의 액세스 트랜지스터는, 로우-k 유전체 재료의 사용을 통해 액세스 트랜지스터의 이웃하는 쌍 사이의 감소된 용량 결합을 제공할 수 있는 제1 유전체 스페이서 매트릭스 층과, 제1 유전체 스페이서 매트릭스 층 위에 있으며 소스 캐비티 및 드레인 캐비티를 형성하기 위한 자가 정렬(self-aligned) 에칭 마스크로서 기능하는 제2 유전체 스페이서 매트릭스 층을 포함하는 자가 정렬 복합 유전체 매트릭스를 사용하여 박막 트랜지스터로서 형성될 수 있다. 그리하여, 소스 영역 및 드레인 영역이 복합 유전체 매트릭스에 자가 정렬되고, 이웃하는 액세스 트랜지스터 사이의 전기적 접속을 피할 수 있다. 이제 첨부 도면을 참조하여 본 개시의 다양한 실시예가 기재된다.
도 1을 참조하면, 본 개시의 제1 실시예에 따른 제1 예시적인 구조물이 예시된다. 제1 예시적인 구조물은 기판(8)을 포함하며, 이는 상업적으로 입수가능한 실리콘 기판과 같은 반도체 기판일 수 있다. 기판(8)은 적어도 그의 상부 부분에 반도체 재료 층(9)을 포함할 수 있다. 반도체 재료 층(9)은 벌크 반도체 기판의 표면 부분일 수 있거나, 또는 SOI(semiconductor-on-insulator) 기판의 상부 반도체 층일 수 있다. 하나의 실시예에서, 반도체 재료 층(9)은 단결정질 실리콘과 같은 단결정질 반도체 재료를 포함한다. 하나의 실시예에서, 기판(8)은 단결정질 실리콘 재료를 포함한 단결정질 실리콘 기판을 포함할 수 있다.
실리콘 산화물과 같은 유전체 재료를 포함한 쉘로우 트렌치 아이솔레이션 구조물(720)이 반도체 재료 층(9)의 상부 부분에 형성될 수 있다. p-타입 웰 및 n-타입 웰과 같은 적합한 도핑된 반도체 웰이 쉘로우 트렌치 아이솔레이션 구조물(720)의 일부에 의해 측방향으로 둘러싸인 각각의 영역 내에 형성될 수 있다. 반도체 재료 층(9)의 상부 표면 위에 전계 효과 트랜지스터(701)가 형성될 수 있다. 예를 들어, 각각의 전계 효과 트랜지스터(701)는 소스 전극(732), 드레인 전극(738), 소스 전극(732)과 드레인 전극(738) 사이에 연장된 기판(8)의 표면 부분을 포함하는 반도체 채널(735), 및 게이트 구조물(750)을 포함할 수 있다. 반도체 채널(735)은 단결정질 반도체 재료를 포함할 수 있다. 각각의 게이트 구조물(750)은 게이트 유전체 층(752), 게이트 전극(754), 게이트 캡 유전체(758), 및 유전체 게이트 스페이서(756)를 포함할 수 있다. 소스-측 금속-반도체 합금 영역(742)이 각각의 소스 전극(732) 상에 형성될 수 있고, 드레인-측 금속-반도체 합금 영역(748)이 각각의 드레인 전극(738) 상에 형성될 수 있다.
제1 예시적인 구조물은 메모리 셀들의 어레이가 나중에 형성될 수 있는 메모리 어레이 영역(100)을 포함할 수 있다. 제1 예시적인 구조물은 메모리 디바이스들의 어레이에 대한 금속 배선이 제공되는 주변 영역(200)을 더 포함할 수 있다. 일반적으로, CMOS 회로부(700)에서의 전계 효과 트랜지스터(701)는 금속 상호접속 구조물의 각자의 세트에 의해 각자의 메모리 셀의 전극에 전기적으로 접속될 수 있다.
주변 영역(200) 내의 디바이스(예컨대, 전계 효과 트랜지스터(701))는 나중에 형성될 메모리 셀들의 어레이를 동작시키는 기능을 제공할 수 있다. 구체적으로, 주변 영역 내의 디바이스는 메모리 셀들의 어레이의 프로그래밍 동작, 소거 동작, 및 감지(판독) 동작을 제어하도록 구성될 수 있다. 예를 들어, 주변 영역 내의 디바이스는 감지 회로부 및/또는 프로그래밍 회로부를 포함할 수 있다. 반도체 재료 층(9)의 상부 표면 상에 형성된 디바이스는 상보형 금속 산화물 반도체(CMOS; complementary metal-oxide-semiconductor) 트랜지스터 및 선택적으로 추가 반도체 디바이스(예컨대, 저항기, 다이오드, 커패시터 구조물 등)를 포함할 수 있고, 집합적으로 CMOS 회로부(700)로 총칭된다.
CMOS 회로부(700)에서의 전계 효과 트랜지스터(701) 중의 하나 이상은 기판(8)에서의 반도체 재료 층(9)의 일부를 포함하는 반도체 채널(735)을 포함할 수 있다. 반도체 재료 층(9)이 단결정질 실리콘과 같은 단결정질 반도체 재료를 포함하는 경우, CMOS 회로부(700) 내의 각각의 전계 효과 트랜지스터(701)의 반도체 채널(735)은 단결정질 실리콘 채널과 같은 단결정질 반도체 채널을 포함할 수 있다. 하나의 실시예에서, CMOS 회로부(700)에서의 복수의 전계 효과 트랜지스터(701)는 나중에 형성될 각자의 메모리 셀의 노드에 나중에 전기적으로 접속되는 각자의 노드를 포함할 수 있다. 예를 들어, CMOS 회로부(700)에서의 복수의 전계 효과 트랜지스터(701)는 나중에 형성될 각자의 메모리 셀의 노드에 나중에 전기적으로 접속되는 각자의 소스 전극(732) 또는 각자의 드레인 전극(738)을 포함할 수 있다.
하나의 실시예에서, CMOS 회로부(700)는 각자의 메모리 셀을 프로그래밍하는데 사용되는 전계 효과 트랜지스터들(701)의 세트의 게이트 전압을 제어하도록 그리고 나중에 형성될 트랜지스터의 게이트 전압을 제어하도록 구성된 프로그래밍 제어 회로를 포함할 수 있다. 이 실시예에서, 프로그래밍 제어 회로는, 선택된 메모리 셀 내의 각자의 유전체 재료 층을, 유전체 재료 층 내의 전기적 분극이 선택된 메모리 셀의 제1 전극을 향해 가리키는 제1 분극 상태로 프로그램하는 제1 프로그래밍 펄스를 제공하도록, 그리고 선택된 메모리 셀 내의 유전체 재료 층을, 유전체 재료 층 내의 전기적 분극이 선택된 메모리 셀의 제2 전극을 향해 가리키는 제2 분극 상태로 프로그램하는 제2 프로그래밍 펄스를 제공하도록, 구성될 수 있다.
하나의 실시예에서, 기판(8)은 단결정질 실리콘 기판을 포함할 수 있고, 전계 효과 트랜지스터(701)는 반도성 채널로서 단결정질 실리콘 기판의 각자의 부분을 포함할 수 있다. 여기에서 사용될 때에, “반도성” 요소는 1.0 x 10-6 S/cm 내지 1.0 x 105 S/cm 범위의 전기 전도성을 갖는 요소를 지칭한다. 여기에서 사용될 때에, “반도체 재료”는 그 안에 전기 도펀트가 없으면 1.0 x 10-6 S/cm 내지 1.0 x 105 S/cm 범위의 전기 전도성을 갖는 재료를 지칭하고, 전기 도펀트로 적합한 도핑시 1.0 S/cm 내지 1.0 x 105 S/cm 범위의 전기 전도성을 갖는 도핑 재료를 생성할 수 있다.
본 개시의 양상에 따르면, 전계 효과 트랜지스터(701)는, 전계 효과 트랜지스터(701) 위에 형성될 반도성 금속 산화물 플레이트를 포함하는 액세스 트랜지스터의 드레인 전극 및 게이트 전극에, 그리고 선택적으로 소스 전극에, 나중에 전기적으로 접속될 수 있다. 하나의 실시예에서, 전계 효과 트랜지스터(701)의 서브세트가 드레인 전극 및 게이트 전극 중의 적어도 하나에 나중에 전기적으로 접속될 수 있다. 예를 들어, 전계 효과 트랜지스터(701)는, 나중에 형성될 하부-레벨 금속 상호접속 구조물의 제1 서브세트를 통해 제1 워드 라인에 제1 게이트 전압을 인가하도록 구성된 제1 워드 라인 드라이버, 및 하부-레벨 금속 상호접속 구조물의 제2 서브세트를 통해 제2 워드 라인에 제2 게이트 전압을 인가하도록 구성된 제2 워드 라인 드라이버를 포함할 수 있다. 또한, 전계 효과 트랜지스터(701)는, 나중에 형성될 비트 라인에 비트 라인 바이어스 전압을 인가하도록 구성된 비트 라인 드라이버, 및 판독 동작 동안 비트 라인을 통해 흐르는 전기 전류를 검출하도록 구성된 감지 증폭기를 포함할 수 있다.
유전체 재료 층 내에 형성되는 다양한 금속 상호접속 구조물은 기판(8) 및 그 위의 반도체 디바이스(예컨대, 전계 효과 트랜지스터(701)) 위에 나중에 형성될 수 있다. 예시적인 예에서, 유전체 재료 층은 예를 들어, 소스 및 드레인에 접속된 콘택 구조물을 둘러싸는 층일 수 있는 제1 유전체 재료 층(601)(가끔씩은 콘택-레벨 유전체 재료 층(601)으로 지칭됨), 제1 상호접속-레벨 유전체 재료 층(610) 및 제2 상호접속-레벨 유전체 재료 층(620)을 포함할 수 있다. 금속 상호접속 구조물은 제1 유전체 재료 층(601)에 형성된 디바이스 콘택 비아 구조물(612)을 포함할 수 있고, CMOS 회로부(700)의 각자의 컴포넌트, 제1 상호접속-레벨 유전체 재료 층(610)에 형성된 제1 금속 라인 구조물(618), 제2 상호접속-레벨 유전체 재료 층(620)의 하부 부분에 형성된 제1 금속 비아 구조물(622), 및 제2 상호접속-레벨 유전체 재료 층(620)의 상부 부분에 형성된 제2 금속 라인 구조물(628)에 접촉할 수 있다.
유전체 재료 층(601, 610, 620)의 각각은 유전체 재료, 예컨대 미도핑 실리케이트 유리, 도핑 실리케이트 유리, 유기실리케이트 유리, 비정질 플루오르화 탄소, 이의 다공성 변형, 또는 이들의 조합을 포함할 수 있다. 금속 상호접속 구조물(612, 618, 622, 628)의 각각은, 금속성 라이너(예컨대, 금속성 질화물 또는 금속성 탄화물)와 금속성 충전 재료의 조합일 수 있는 적어도 하나의 전도성 재료를 포함할 수 있다. 각각의 금속성 라이너는 TiN, TaN, WN, TiC, TaC, 및 WC를 포함할 수 있고, 각각의 금속성 충전 재료 부분은 W, Cu, Al, Co, Ru, Mo, Ta, Ti, 이들의 합금, 및/또는 이들의 조합을 포함할 수 있다. 본 개시의 고려되는 범위 내의 다른 적합한 금속성 라이너 및 금속성 충전 재료가 또한 사용될 수 있다. 하나의 실시예에서, 제1 금속 비아 구조물(622) 및 제2 금속 라인 구조물(628)은 듀얼 다마신 프로세스에 의해 통합된 라인 및 비아 구조물로서 형성될 수 있다. 유전체 재료 층(601, 610, 620)은 여기에서 하부-하부-레벨 유전체 재료 층으로 지칭된다. 하부-레벨 유전체 재료 층 내에 형성된 금속 상호접속 구조물(612, 618, 622, 628)은 여기에서 하부-레벨 금속 상호접속 구조물로 지칭된다.
본 개시는 메모리 셀들의 어레이가 제2 라인-및-비아-레벨 유전체 재료 층(620) 위에 형성될 수 있는 실시예를 사용하여 기재되어 있지만, 메모리 셀들의 어레이가 상이한 금속 상호접속 레벨에 형성될 수 있는 실시예가 여기에 명시적으로 고려된다.
트랜지스터들의 어레이 및 메모리 셀들의 어레이가, 금속 상호접속 구조물(612, 618, 622, 628)을 안에 형성한 유전체 재료 층(601, 610, 620) 위에 나중에 퇴적될 수 있다. 트랜지스터들의 어레이 및 메모리 셀들의 어레이의 형성 전에 형성되는 모든 유전체 재료 층의 세트는 집합적으로 하부-레벨 유전체 재료 층(601, 610, 620)으로 총칭된다. 하부-레벨 유전체 재료 층(601, 610, 620) 내에 형성되는 모든 금속 상호접속 구조물의 세트는 여기에서 제1 금속 상호접속 구조물(612, 618, 622, 628)로 지칭된다. 일반적으로, 적어도 하나의 하부-레벨 유전체 재료 층(601, 610, 620) 내에 형성된 제1 금속 상호접속 구조물(612, 618, 622, 628)은 기판(8)에 위치되는 반도체 재료 층(9) 위에 형성될 수 있다.
본 개시의 양상에 따르면, 하부-레벨 유전체 재료 층(601, 610, 620) 및 제1 금속 상호접속 구조물(612, 618, 622, 628)을 포함하는 그 금속 상호접속 레벨 위에 있는 금속 상호접속 레벨에 트랜지스터(예컨대, 박막 트랜지스터(TFT))가 나중에 형성될 수 있다. 하나의 실시예에서, 균일한 두께를 갖는 평면형 유전체 재료 층이 하부-레벨 유전체 재료 층(601, 610, 620) 위에 형성될 수 있다. 평면형 유전체 재료 층은 여기에서 인-프로세스 게이트-레벨 절연 층(635’)으로 지칭된다. 인-프로세스 게이트-레벨 절연 층(635’)은 미도핑 실리케이트 유리, 도핑 실리케이트 유리, 유기실리케이트 유리, 또는 다공성 유전체 재료와 같은 유전체 재료를 포함하고, 화학적 기상 증착에 의해 퇴적될 수 있다. 인-프로세스 게이트-레벨 절연 층(635’)의 두께는 20 nm 내지 300 nm 범위 내일 수 있지만, 더 작고 더 큰 두께도 또한 사용될 수 있다. 후속 프로세싱 단계에서 인-프로세스 게이트-레벨 절연 층(635)에 추가 절연 층이 추가될 수 있고, 이의 두께를 증가시킬 수 있다.
일반적으로, 안에 금속 상호접속 구조물(예컨대, 제1 금속 상호접속 구조물(612, 618, 622, 628))을 포함한 상호접속-레벨 유전체 층(예컨대, 하부-레벨 유전체 재료 층(601, 610, 620))이 반도체 디바이스 위에 형성될 수 있다. 인-프로세스 게이트-레벨 절연 층(635’)은 상호접속-레벨 유전체 층 위에 형성될 수 있다.
하나의 실시예에서, 기판(8)은 단결정질 반도체 재료 층(예컨대, 반도체 재료 층(9))을 포함할 수 있고, 전계 효과 트랜지스터(예컨대, 상보형 금속-산화물-반도체(CMOS) 트랜지스터)는 각자의 채널 영역이 기판(8) 상에 형성될 수 있으므로 단결정질 반도체 재료 층의 각자의 부분을 포함할 수 있다. 도 1에 예시된 제1 예시적인 구조물 위에 단위 셀 구조물(unit cell structure)들의 2차원 어레이를 포함하는 메모리 어레이가 나중에 형성될 수 있다.
도 2a 내지 도 2c를 참조하면, 인-프로세스 게이트-레벨 절연 층(635’) 위에 포토레지스트 층(도시되지 않음)이 적용될 수 있고, 라인-및-공간(line-and-space) 패턴을 형성하도록 리소그래피 패터닝될 수 있다. 패터닝된 포토레지스트 층에서의 각각의 라인 패턴은 제1 수평 방향 hd1을 따라 측방향으로 이격될 수 있고, 제1 수평 방향 hd1에 수직인 제2 수평 방향 hd2을 따라 측방향으로 연장될 수 있다. 하나의 실시예에서, 패터닝된 포토레지스트 층에서의 라인-및-공간 패턴은 제1 수평 방향 hd1을 따라 주기성(periodicity)을 갖는 주기적 패턴일 수 있다. 단위 셀 구조물을 형성하기 위한 영역은 “UC”로 표기된 점선 직사각형으로 마킹되고, 여기에서 단위 셀 영역(UC)으로 지칭된다. 본 개시의 실시예에 따르면, 라인-및-공간 패턴에서의 적어도 4개 공간은 각각의 단위 셀 영역(UC)을 통해 측방향으로 연장된다. 다르게 말하자면, 각각의 단위 셀 영역(UC)은 적어도 4개 공간 패턴의 세그먼트를 포함한다.
포토레지스트에서의 공간의 패턴을 인-프로세스 게이트-레벨 절연 층(635’)의 상부 부분으로 전사하도록 이방성 에칭 프로세스가 수행될 수 있다. 여기에서 워드 라인 트렌치로 지칭되는 라인 트렌치가, 이방성 에칭 프로세스에 의해 인-프로세스 게이트-레벨 절연 층(635’)의 재료가 제거되는 공간에 형성될 수 있다. 워드 라인 트렌치는 제2 수평 방향 hd2을 따라 측방향으로 연장될 수 있고, 제1 수평 방향 hd1을 따라 서로 측방향으로 이격될 수 있다. 하나의 실시예에서, 워드 라인 트렌치는 제2 수평 방향 hd2을 따라 측방향으로 연장되는 직선(straight) 측벽을 갖는 직선 라인 트렌치를 포함할 수 있다. 워드 라인 트렌치는 제1 수평 방향 hd1을 따라 단위 셀 영역(UC)의 폭과 동일한 제1 수평 방향 hd1을 따른 주기성을 가질 수 있다. 하나의 실시예에서, 워드 라인 트렌치는 위치에 관계없이 제1 수평 방향 hd1을 따라 동일 폭을 가질 수 있다. 워드 라인 트렌치의 깊이는 10 nm 내지 300 nm, 예컨대 30 nm 내지 100 nm 범위 내일 수 있지만, 더 작고 더 큰 두께도 또한 사용될 수 있다. 패터닝된 포토레지스트 층은 그 후에, 예를 들어 애싱에 의해 제거될 수 있다.
적어도 하나의 금속성 재료가 워드 라인 트렌치에 퇴적될 수 있다. 예를 들어, 금속성 배리어 재료를 포함한 워드-라인 금속성 라이너 층 및 금속성 충전 재료를 포함한 워드-라인 금속성 충전 재료 층이 워드 라인 트렌치에 그리고 인-프로세스 게이트-레벨 절연 층(635’) 위에 순차적으로 퇴적될 수 있다. 워드-라인 금속성 라이너 층은 TiN, TaN, WN, TiC, TaC, WC, 또는 이들의 스택과 같은 금속성 배리어 재료를 포함할 수 있고, 물리적 기상 증착 또는 화학적 기상 증착에 의해 퇴적될 수 있다. 다른 금속성 라이너 재료도 본 개시의 고려되는 범위 내에 있다. 워드-라인 금속성 라이너 층의 두께는 1 nm 내지 30 nm 범위 내일 수 있지만, 더 작고 더 큰 두께도 또한 사용될 수 있다. 워드-라인 금속성 충전 재료 층은 W, Cu, Al, Co, Ru, Mo, Ta, Ti, 이들의 합금 및/또는 이들의 조합을 포함할 수 있다. 다른 금속성 충전 재료도 본 개시의 고려되는 범위 내에 있다. 워드-라인 금속성 충전 재료 층의 두께는, 워드 라인 트렌치의 각각이 워드-라인 금속성 라이너 층과 워드-라인 금속성 충전 재료 층의 조합으로 채워지도록, 선택될 수 있다.
인-프로세스 게이트-레벨 절연 층(635’)의 상부 표면을 포함하는 수평 평면 위에 있는 워드-라인 금속성 라이너 층과 워드-라인 금속성 충전 재료 층의 부분을 제거하도록 화학 기계적 연마(CMP; chemical mechanical polishing) 프로세스와 같은 평탄화 프로세스가 수행될 수 있다. 각자의 워드 라인 트렌치를 채우는 워드-라인 금속성 라이너 층과 워드-라인 금속성 충전 재료 층의 각각의 남은 연속 부분은 워드 라인(3)을 구성한다. 각각의 워드 라인(3)은 워드-라인 금속성 라이너(4) 및 워드-라인 금속성 충전 재료 부분(5)을 포함할 수 있다. 각각의 워드-라인 금속성 라이너(4)는 평탄화 프로세스 후에 남아있는 워드-라인 금속성 라이너 층의 부분이다. 각각의 워드-라인 금속성 충전 재료 부분(5)은 평탄화 프로세스 후에 남아있는 워드-라인 금속성 충전 재료 층의 부분이다.
도 3a 내지 도 3c를 참조하면, 절연 재료 층(여기에서 게이트-비아-레벨 절연 층으로 지칭됨)이 인-프로세스 게이트-레벨 절연 층(635’) 위에 퇴적될 수 있고 인-프로세스 게이트-레벨 절연 층(635’)으로 통합될 수 있다. 인-프로세스 게이트-레벨 절연 층(635’)의 두께는 추가된 절연 재료 층의 두께 만큼 증가할 수 있으며, 이는 예를 들어 30 nm 내지 300 nm, 예컨대 60 nm 내지 150 nm 범위 내일 수 있지만, 더 작고 더 큰 두께도 또한 사용될 수 있다.
비아 캐비티가 인-프로세스 게이트-레벨 절연 층(635’)을 통바닥해 형성될 수 있으며, 그리하여 워드 라인(3)의 상부 표면이 비아 캐비티 각각의 에서 물리적으로 노출될 수 있다. 적어도 하나의 금속성 재료가 비아 캐비티에 퇴적될 수 있다. 예를 들어, 금속성 배리어 재료를 포함한 비아 금속성 라이너 층 및 금속성 충전 재료를 포함한 비아 금속성 충전 재료 층이 비아 캐비티에 그리고 인-프로세스 게이트-레벨 절연 층(635’) 위에 순차적으로 퇴적될 수 있다. 비아 금속성 라이너 층은 TiN, TaN, WN, TiC, TaC, WC, 또는 이들의 스택과 같은 금속성 배리어 재료를 포함할 수 있고, 물리적 기상 증착 또는 화학적 기상 증착에 의해 퇴적될 수 있다. 비아 금속성 라이너 층의 두께는 1 nm 내지 30 nm 범위 내일 수 있지만, 더 작고 더 큰 두께도 또한 사용될 수 있다. 비아 금속성 충전 재료 층은 W, Cu, Al, Co, Ru, Mo, Ta, Ti, 이들의 합금 및/또는 이들의 조합을 포함할 수 있다. 비아 금속성 충전 재료 층의 두께는, 비아 캐비티의 각각이 비아 금속성 라이너 층과 비아 금속성 충전 재료 층의 조합으로 채워지도록, 선택될 수 있다.
인-프로세스 게이트-레벨 절연 층(635’)의 상부 표면을 포함하는 수평 평면 위에 있는 비아 금속성 라이너 층과 비아 금속성 충전 재료 층의 부분을 제거하도록 화학 기계적 연마(CMP) 프로세스와 같은 평탄화 프로세스가 수행될 수 있다. 각자의 비아 캐비티를 채우는 비아 금속성 라이너 층과 비아 금속성 충전 재료 층의 각각의 남은 연속 부분은 게이트-접속 비아 구조물(12)을 구성한다. 각각의 게이트-접속 비아 구조물(12)은 비아 금속성 라이너(13) 및 비아 금속성 충전 재료 부분(14)을 포함할 수 있다. 각각의 비아 금속성 라이너(13)는 평탄화 프로세스 후에 남아있는 비아 금속성 라이너 층의 부분이다. 각각의 비아 금속성 충전 재료 부분(14)은 평탄화 프로세스 후에 남아있는 비아 금속성 충전 재료 층의 부분이다.
추가 절연 재료 층(여기에서 게이트-전극-레벨 절연 층으로 지칭됨)이 인-프로세스 게이트-레벨 절연 층(635’) 위에 퇴적될 수 있고 인-프로세스 게이트-레벨 절연 층(635’)으로 통합될 수 있다. 인-프로세스 게이트-레벨 절연 층(635’)의 두께는 추가된 절연 재료 층의 두께 만큼 증가할 수 있으며, 이는 예를 들어 30 nm 내지 300 nm, 예컨대 60 nm 내지 150 nm 범위 내일 수 있지만, 더 작고 더 큰 두께도 또한 사용될 수 있다. 인-프로세스 게이트-레벨 절연 층(635’)은 게이트-레벨 절연 층(635)이 되며, 이는 후속 프로세싱 단계에서 두께가 증가하지 않는다.
게이트 캐비티(도시되지 않음)가 게이트-레벨 절연 층(635’)을 통해 형성될 수 있으며, 그리하여 게이트-접속 비아 구조물(12)의 상부 표면이 게이트 캐비티의 바닥에서 물리적으로 노출될 수 있다. 게이트-접속 비아 구조물(12)의 상부 표면은 각각의 게이트 캐비티의 바닥에서 물리적으로 노출될 수 있다.
하나의 실시예에서, 게이트 캐비티의 각각은 각자의 직사각형 수평 단면 형상을 가질 수 있다. 적어도 하나의 금속성 재료가 게이트 캐비티에 퇴적될 수 있다. 예를 들어, 금속성 배리어 재료를 포함한 게이트 금속성 라이너 층 및 금속성 충전 재료를 포함한 게이트 금속성 충전 재료 층이 게이트 캐비티에 그리고 게이트-레벨 절연 층(635) 위에 순차적으로 퇴적될 수 있다. 게이트 금속성 라이너 층은 TiN, TaN, WN, TiC, TaC, WC, 또는 이들의 스택과 같은 금속성 배리어 재료를 포함할 수 있고, 물리적 기상 증착 또는 화학적 기상 증착에 의해 퇴적될 수 있다. 게이트 금속성 라이너 층의 두께는 1 nm 내지 30 nm 범위 내일 수 있지만, 더 작고 더 큰 두께도 또한 사용될 수 있다. 게이트 금속성 충전 재료 층은 W, Cu, Al, Co, Ru, Mo, Ta, Ti, 이들의 합금 및/또는 이들의 조합을 포함할 수 있다. 게이트 금속성 충전 재료 층의 두께는, 게이트 캐비티의 각각이 게이트 금속성 라이너 층과 게이트 금속성 충전 재료 층의 조합으로 채워지도록, 선택될 수 있다.
게이트-레벨 절연 층(635)의 상부 표면을 포함하는 수평 평면 위에 있는 게이트 금속성 라이너 층과 게이트 금속성 충전 재료 층의 부분을 제거하도록 화학 기계적 연마(CMP) 프로세스와 같은 평탄화 프로세스가 수행될 수 있다. 각자의 게이트 캐비티를 채우는 게이트 금속성 라이너 층과 게이트 금속성 충전 재료 층의 각각의 남은 연속 부분은 게이트 전극(15)을 구성한다. 각각의 게이트 전극(15)은 게이트 금속성 라이너(16) 및 게이트 금속성 충전 재료 부분(17)을 포함할 수 있다. 각각의 게이트 금속성 라이너(16)는 평탄화 프로세스 후에 남아있는 게이트 금속성 라이너 층의 부분이다. 각각의 게이트 금속성 충전 재료 부분(17)은 평탄화 프로세스 후에 남아있는 게이트 금속성 충전 재료 층의 부분이다. 게이트 전극들(15)의 어레이가 형성될 수 있으며, 이는 제1 수평 방향 hd1을 따라 균일한 피치를 갖는 게이트 전극들(15)의 1차원 주기적 어레이로서 형성될 수 있다. 대안으로서, 게이트 전극들(15)의 어레이는 나중에 형성될 소스 전극 및 드레인 전극의 각자의 쌍과의 영역 중첩(areal overlap)을 갖는 게이트 전극들(15)의 2차원 어레이로서 형성될 수 있다.
도 4a 내지 도 4c를 참조하면, 게이트 유전체 층(10), 연속 활성 층(20L), 유전체 템플릿 재료 층(42L), 및 하드 마스크 층(47L)이 게이트-레벨 절연 층(635) 및 게이트 전극(15) 위에 순차적으로 퇴적될 수 있다. 게이트 유전체 층(10)은 적어도 하나의 게이트 유전체 재료의 퇴적에 의해 게이트-레벨 절연 층(635) 및 게이트 전극(15) 위에 형성될 수 있다. 게이트 유전체 재료는, 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물의 유전 상수(7.9임)보다 더 큰 유전 상수를 가지며 일반적으로 하이-k 유전체 재료로 지칭되는 유전체 금속 산화물(예컨대, 알루미늄 산화물, 하프늄 산화물, 이트륨 산화물, 란탄 산화물 등), 또는 이들의 스택을 포함할 수 있지만, 이에 한정되지 않는다. 다른 적합한 유전체 재료도 본 개시의 고려되는 범위 내에 있다. 게이트 유전체 재료는 원자 층 증착 또는 화학적 기상 증착에 의해 퇴적될 수 있다. 게이트 유전체 층(10)의 두께는 1 nm 내지 50 nm, 예컨대 3 nm 내지 30 nm 범위 내일 수 있지만, 더 작고 더 큰 두께도 또한 사용될 수 있다.
반도체 재료를 포함한 연속 활성 층(20L)은 게이트 유전체 층(10) 위에 퇴적될 수 있다. 연속 활성 층(20L)은 패터닝되지 않은(즉, 블랭킷(blanket)) 반도체 재료 층일 수 있다. 하나의 실시예에서, 연속 활성 층(20L)은 화합물 반도체 재료를 포함할 수 있다. 하나의 실시예에서, 반도체 재료는 전기 도펀트(p-타입 도펀트 또는 n-타입 도펀트일 수 있음)로 적합한 도핑시 1.0 S/m 내지 1.0 x 105 S/m 범위 내의 전기 전도성을 제공하는 재료를 포함한다. 연속 활성 층(20L)에 사용될 수 있는 예시적인 반도성 재료는 인듐 갈륨 아연 산화물(IGZO; indium gallium zinc oxide), 인듐 텅스텐 산화물, 인듐 아연 산화물, 인듐 주석 산화물, 갈륨 산화물, 인듐 산화물, 도핑된 아연 산화물, 도핑된 인듐 산화물, 도핑된 카드뮴 산화물, 및 이로부터 유도된 다양한 다른 도핑된 변형을 포함하지만, 이에 한정되지 않는다. 일반적으로, 연속 활성 층(20L)은 In, Zn, Ga, Sn, Pb, Zr, Sr, Ru, Mn, Mg, Nb, Ta, Hf, Al, La, Sc, Ti, V, Cr, Mo, W, Fe, Co, Ni, Pd, Ir, Ag, 및 상기의 임의의 조합으로부터 선택된, 적어도 2개의 금속 및/또는 적어도 3개의 금속과 같은, 적어도 하나의 금속의 산화물을 포함할 수 있다. 금속 원소의 일부는 도펀트 농도로, 예컨대 1.0% 미만의 원자 비율로 존재할 수 있다. 다른 적합한 반도성 재료도 본 개시의 고려되는 범위 내에 있다. 하나의 실시예에서, 연속 활성 층(20L)의 반도성 재료는 인듐 갈륨 아연 산화물을 포함할 수 있다.
연속 활성 층(20L)은 다결정질 반도성 재료 또는 비정질 반도성 재료를 포함할 수 있으며, 이는 나중에 더 큰 평균 입도를 갖는 다결정질 반도성 재료로 어닐링될 수 있다. 연속 활성 층(20L)은 물리적 기상 증착에 의해 퇴적될 수 있지만, 다른 적합한 퇴적 프로세스가 사용될 수 있다. 연속 활성 층(20L)의 두께는 1 nm 내지 50 nm, 예컨대 2 nm 내지 30 nm 및/또는 4 nm 내지 15 nm 범위 내일 수 있지만, 더 작고 더 큰 두께도 또한 사용될 수 있다.
유전체 템플릿 재료 층(42L)은 나중에 형성될 소스 전극과 드레인 전극 사이에 전기적 격리를 제공할 수 있는 유전체 재료를 포함한다. 유전체 템플릿 재료 층(42L)은 나중에 수행될 후속 평탄화 프로세스에서 평탄화 정지 층으로서 기능할 수 있는 재료를 포함한다. 하나의 실시예에서, 유전체 템플릿 재료 층(42L)은 미도핑 실리케이트 유리 또는 도핑 실리케이트 유리를 포함할 수 있고/있거나 본질적으로 이들로 구성될 수 있다. 유전체 템플릿 재료 층(42L)의 두께는 2 nm 내지 1,000 nm, 예컨대 5 nm 내지 200 nm 범위 내일 수 있지만, 더 작고 더 큰 두께도 또한 사용될 수 있다.
하드 마스크 층(47L)은, 유전체 템플릿 재료 층(42L)의 마스킹되지 않은 부분을 에칭하는데 사용되도록 후속 이방성 에칭 프로세스 동안 에칭 마스크로서 사용될 수 있는 하드 마스크 재료를 포함할 수 있다. 하나의 실시예에서, 하드 마스크 층(47L)은 실리콘 질화물, 실리콘 탄화물 질화물, 비정질 탄소, 또는 유전체 금속 산화물을 포?c할 수 있고/있거나 본질적으로 이들로 구성될 수 있다. 하드 마스크 층(47L)의 두께는 2 nm 내지 50 nm 범위 내일 수 있지만, 더 작고 더 큰 두께도 또한 사용될 수 있다.
도 5a 내지 도 5c를 참조하면, 포토레지스트 층(도시되지 않음)이 하드 마스크 층(47L) 위에 적용될 수 있고, 패터닝된 포토레지스트 재료 부분들의 2차원 어레이로 리소그래피 패터닝될 수 있다. 하나의 실시예에서, 패터닝된 포토레지스트 재료 부분들의 2차원 어레이는, 제1 수평 방향 hd1을 따른 제1 주기성을 갖고 제2 수평 방향 hd2을 따른 제2 주기성을 갖는 패터닝된 포토레지스트 재료 부분들의 주기적 2차원 어레이일 수 있다. 하나의 실시예에서, 제1 주기성은 10 nm 내지 500 nm 범위 내일 수 있고, 제2 주기성은 5 nm 내지 500 nm 범위 내일 수 있지만, 더 작고 더 큰 치수도 또한 제1 주기성에 그리고 제2 주기성에 사용될 수 있다. 하나의 실시예에서, 각각의 패터닝된 포토레지스트 재료 부분은 직사각형 수평 단면 형상을 가질 수 있다. 하나의 실시예에서, 패터닝된 포토레지스트 재료 부분의 이웃하는 쌍 사이의 갭은 1 nm 내지 40 nm, 예컨대 2 nm 내지 20 nm 및/또는 3 nm 내지 10 nm 범위 내일 수 있지만, 더 작고 더 큰 치수도 또한 각각의 갭에 사용될 수 있다. 하나의 실시예에서, 하나의 직사각형 패터닝된 포토레지스트 재료 부분이 각각의 단위 셀 영역(UC)에 형성될 수 있다.
패터닝된 포토레지스트 재료 부분에서의 패턴을 하드 마스크 층(47L), 유전체 템플릿 재료 층(42L) 및 연속 활성 층(20L)을 통해 전사하도록 이방성 에칭 프로세스가 수행될 수 있다. 패터닝된 포토레지스트 재료 부분에서의 패턴은 하드 마스크 층(47L)의 패터닝된 부분에, 유전체 템플릿 재료 층(42L)의 패터닝된 부분에, 그리고 연속 활성 층(20L)의 패터닝된 부분에 복제될 수 있다. 하드 마스크 층(47L)의 패터닝된 부분은 집합적으로 패터닝된 하드 마스크 층(47)으로 총칭된다. 유전체 템플릿 재료 층(42L)의 패터닝된 부분은 이산 유전체 템플릿 구조물들(42T)의 2차원 어레이를 형성한다. 연속 활성 층(20L)의 패터닝된 부분은 활성 층들(20)의 2차원 어레이를 형성한다.
하나의 실시예에서, 패터닝된 하드 마스크 층(47)의 측벽은 수직이거나 실질적으로 수직일 수 있다. 하나의 실시예에서, 이산 유전체 템플릿 구조물(42T)의 측벽은 수직이거나 실질적으로 수직일 수 있다. 하나의 실시예에서, 활성 층(20)의 측벽은 수직이거나 실질적으로 수직일 수 있다. 패터닝된 하드 마스크 층(47)은 적어도 이방성 에칭 프로세스의 말단 부분 동안 에칭 마스크 구조물로서 사용될 수 있고, 이산 유전체 템플릿 구조물(42T)의 측벽의 수직 프로파일 및 활성 층(20)의 측벽의 수직 프로파일을 개선할 수 있다. 다르게 말하자면, 이산 유전체 템플릿 구조물(42T)의 측벽 및 활성 층(20)의 측벽은 패터닝된 하드 마스크 층(47)의 사용을 통해 더 수직이 될 수 있다. 패터닝된 포토레지스트 재료 부분은 이방성 에칭 프로세스 동안 소비될 수 있거나, 또는 이방성 에칭 프로세스 후에, 예를 들어 애싱에 의해 제거될 수 있다.
활성 층(20), 이산 유전체 템플릿 구조물(42T), 및 패터닝된 하드 마스크 층(47)의 부분(즉, 하드 마스크 부분)의 층 스택들의 주기적 2차원 어레이가 게이트 유전체 층(10) 위에 형성될 수 있다. 각각의 층 스택 내의 활성 층(20), 이산 유전체 템플릿 구조물(42T) 및 하드 마스크 부분의 측벽은 수직으로 일치할(coincident) 수 있으며, 즉 서로의 위에 있거나 아래에 있고 각자의 수직 평면 내에 위치될 수 있다. 일반적으로, 유전체 템플릿 재료 층(42L) 및 연속 활성 층(20L)은, 동일한 수평 단면 형상을 가지며 동일한 2차원 주기성을 갖는, 이산 유전체 템플릿 구조물들(42T)의 2차원 어레이 및 활성 층들(20)의 2차원 어레이의 스택으로 패터닝될 수 있다. 직사각형 수평 단면 형상으로서의 각각의 활성 층(20)이, 제1 수평 방향 hd1을 따라 연장하는 길이방향 에지 쌍 및 제2 수평 방향 hd2를 따라 연장하는 폭방향 에지 쌍을 포함하는 실시예에서, 길이방향 에지의 길이는 여기에서 활성 층 길이 AL_L로 지칭되고, 폭방향 에지의 길이는 여기에서 활성 층 폭 AL_W으로 지칭된다. 활성 층 길이 AL_L는 8 nm 내지 480 nm 범위 내일 수 있고, 활성 층 폭 AL_W은 3 nm 내지 480 nm 범위 내일 수 있지만, 더 작고 더 큰 치수도 또한 활성 층 길이 AL_L에 그리고 활성 층 폭 AL_W에 사용될 수 있다.
이산 유전체 템플릿 구조물(42T)들의 2차원 어레이 내의 이산 유전체 템플릿 구조물(42T)은 트렌치(41)에 의해 서로 이격될 수 있다. 트렌치(41)는 제1 수평 방향 hd1을 따라 측방향으로 연장된 제1 트렌치 및 제2 수평 방향 hd2를 따라 측방향으로 연장된 제2 트렌치를 포함한다. 각각의 트렌치(41)의 폭은 1 nm 내지 20 nm 범위 내일 수 있지만, 더 작고 더 큰 폭도 또한 사용될 수 있다. 활성 층(20)들의 2차원 어레이의 하부 표면은 게이트 유전체 층(10)의 상부 표면을 포함하는 제1 수평 평면 HP1 내에 형성될 수 있다. 이산 유전체 템플릿 구조물(42T)들의 2차원 어레이의 상부 표면은 제2 수평 평면 HP2 내에 형성될 수 있다.
도 6a 내지 도 6c를 참조하면, 에칭 정지 유전체 라이너(43)가 활성 층(20) 및 이산 유전체 템플릿 구조물(42T)의 모든 측벽 상에 그리고 게이트 유전체 층(10)의 물리적으로 노출된 부분 상에 선택적으로 형성될 수 있다. 패터닝된 하드 마스크 층(47)이 존재하는 실시예에서, 에칭 정지 유전체 라이너(43)는 패터닝된 하드 마스크 층(47)의 표면 상에 형성될 수 있다. 대안으로서, 패터닝된 하드 마스크 층(47)은 에칭 정지 유전체 라이너(43)의 형성 전에 활성 층(20) 및 이산 유전체 템플릿 구조물(42T)의 재료에 선택적으로 제거될 수 있다. 이 실시예에서, 에칭 정지 유전체 라이너(43)는 이산 유전체 템플릿 구조물(42T)의 상부 표면 상에 형성될 수 있다. 에칭 정지 유전체 라이너(43)는 이산 유전체 템플릿 구조물(42T)의 마스킹되지 않은 부분을 제거하는 후속 이방성 에칭 프로세스 동안 에칭 정지 층으로서 기능할 수 있는 비-다공성 유전체 재료를 포함한다. 예를 들어, 에칭 정지 유전체 라이너(43)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물 질화물, 또는 7.9보다 더 큰 유전 상수를 갖는 유전체 금속 산화물, 즉 하이-k 유전체 재료와 같은 유전체 재료를 포함할 수 있다. 에칭 정지 유전체 라이너(43)의 두께는 0.3 nm 내지 3 nm, 예컨대 0.6 nm 내지 1.5 nm 범위 내일 수 있지만, 더 작고 더 큰 두께도 또한 사용될 수 있다. 에칭 정지 유전체 라이너(43)는 원자층 증착 프로세스 또는 화학적 기상 증착 프로세스와 같은 컨포멀(conformal) 퇴적 프로세스를 사용하여 퇴적될 수 있다.
제1 유전체 스페이서 매트릭스 층(44)이 이산 유전체 템플릿 구조물(42T) 사이의 트렌치(41)의 남은 볼륨에 퇴적될 수 있다. 제1 유전체 스페이서 매트릭스 층(44)은, 이산 유전체 템플릿 구조물(42T) 및 에칭 정지 유전체 라이너(43)의 재료와는 상이한 제1 유전체 스페이서 재료를 포함한다. 하나의 실시예에서, 제1 유전체 스페이서 매트릭스 층(44)은, 나중에 이산 유전체 템플릿 구조물(42T)의 재료에 대해 선택적으로 리세싱될 수 있는 재료를 포함한다. 예를 들어, 이산 유전체 템플릿 구조물(42T)이 미도핑 실리케이트 유리 또는 도핑 실리케이트 유리를 포함하는 실시예에서, 제1 유전체 스페이서 매트릭스 층(44)은 3.9보다 더 작은 유전 상수를 갖는 다공성 또는 비-다공성 로우-k 유전체 재료를 포함할 수 있다. 하나의 실시예에서, 제1 유전체 스페이서 매트릭스 층(44)은 비-다공성 유리실리케이트 유리를 포함할 수 있고/있거나 본질적으로 이들로 구성될 수 있다. 또다른 예에서, 제1 유전체 스페이서 매트릭스 층(44)은, 산소 원자 또는 수소 원자의 확산을 효과적으로 막을 수 있는 유전체 확산 배리어 재료를 포함할 수 있고/있거나 본질적으로 이들로 구성될 수 있다. 예를 들어, 제1 유전체 스페이서 매트릭스 층(44)은, 유전체 금속 산화물 재료, 예컨대 하이-k 유전체 금속 산화물 재료, 실리콘 질화물, 또는 실리콘 탄화물 질화물을 포함할 수 있고/있거나 본질적으로 이들로 구성될 수 있다. 또 대안으로서, 제1 유전체 스페이서 매트릭스 층(44)은 실리케이트 유리 재료를 포함할 수 있다. 이 실시예에서, 제1 유전체 스페이서 매트릭스 층(44)의 재료는, 제1 유전체 스페이서 매트릭스 층(44)이 나중에 이산 유전체 템플릿 구조물(42T)의 재료에 대해 선택적으로 리세싱될 수 있도록 선택된다. 예시적인 예에서, 이산 유전체 템플릿 구조물(42T)은 미도핑 실리케이트 유리를 포함할 수 있고, 제1 유전체 스페이서 매트릭스 층(44)은 (보로실리케이트 유리와 같이) 미도핑 실리케이트 유리보다 더 높은 에칭 속도를 제공하는 도핑 실리케이트 유리를 포함할 수 있다. 제1 유전체 스페이서 매트릭스 층(44)은 화학적 기상 증착 프로세스 또는 원자 층 증착 프로세스와 같은 컨포멀 퇴적 프로세스에 의해 퇴적될 수 있다.
제2 수평 평면 HP2, 즉 이산 유전체 템플릿 구조물(42T)의 상부 표면을 포함한 수평 평면 위로부터 제1 유전체 스페이서 매트릭스 층(44) 및 선택적 에칭 정지 유전체 라이너(43)의 부분을 제거하도록 평탄화 프로세스가 수행될 수 있다. 패터닝된 하드 마스크 층(47)이 존재하는 실시예에서, 패터닝된 하드 마스크 층(47)을 연마 정지 구조물로서 또는 에칭 정지 구조물로서 사용하여 화학 기계적 연마 프로세스 또는 리세스 에칭 프로세스가 수행될 수 있다. 제2 수평 평면 HP2 위로부터 제1 유전체 스페이서 매트릭스 층(44) 및 선택적 에칭 정지 유전체 라이너(43)의 남은 부분을 수직으로 리세싱하도록 리세스 에칭 프로세스가 연장될 수 있거나 또는 추가 리세스 에칭 프로세스가 수행될 수 있다. 그 후에, 예를 들어 습식 에칭 프로세스를 수행함으로써, 패터닝된 하드 마스크 층(47)이 이산 유전체 템플릿 구조물(42T)에 대해 선택적으로 제거될 수 있다. 패터닝된 하드 마스크 층(47)이 선택적 에칭 정지 유전체 라이너(43) 및 제1 유전체 스페이서 매트릭스 층(44)의 퇴적 전에 제거되는 실시예에서, 이산 유전체 템플릿 구조물(42T)은 연마 정지 구조물로서 또는 에칭 정지 구조물로서 사용될 수 있다.
도 7a 내지 도 7c를 참조하면, 제1 유전체 스페이서 매트릭스 층(44)은 선택적 에칭 프로세스를 수행함으로써 이산 유전체 템플릿 구조물(42T)에 대해 선택적으로 수직으로 리세싱될 수 있다. 선택적 에칭 프로세스의 화학은, 선택적 에칭 프로세스가 이산 유전체 템플릿 구조물(42T)의 재료를 제거하지 않고서 또는 이산 유전체 템플릿 구조물(42T)의 최소한의 제거로써 제1 유전체 스페이서 매트릭스 층(44)의 재료를 제거하도록, 선택될 수 있다. 선택적 에칭 프로세스는 이방성 에칭 프로세스 또는 등방성 에칭 프로세스를 포함할 수 있다. 대안으로서, 도 6a 내지 도 6c의 프로세싱 단계에 리세스 에칭 프로세스가 사용되는 실시예에서, 도 6a 내지 도 6c의 프로세싱 단계에서 리세스 에칭 프로세스의 지속기간은, 제1 유전체 스페이서 매트릭스 층(44)의 상부 표면이 제2 수평 평면 HP2 아래로 수직으로 리세싱되도록 연장될 수 있다. 일부 실시예에서, 패터닝된 하드 마스크 층(47)의 제거는, 제1 유전체 스페이서 매트릭스 층(44)의 상부 표면이 제2 수평 평면 HP2 아래로 리세싱된 후에 수행될 수 있다.
도 5a 내지 도 5c의 프로세싱 단계에서 형성된 트렌치(41)의 상부 부분의 볼륨 내에 제1 유전체 스페이서 매트릭스 층(44)의 리세싱된 수평 표면과 제2 수평 평면 HP2 사이에 리세스 영역(45)이 형성될 수 있다. 리세스 영역(45)의 깊이는, 이산 유전체 템플릿 구조물(42T)의 높이(즉, 두께)의, 10 % 내지 90 %, 예컨대 20 % 내지 80 % 및/또는 30% 내지 70 % 범위 내일 수 있다. 예를 들어, 리세스 영역(45)의 깊이는 1 nm 내지 900 nm, 예컨대 10 nm 내지 200 nm 및/또는 5 nm 내지 50 nm 범위 내일 수 있지만, 더 작고 더 큰 깊이도 또한 사용될 수 있다. 하나의 실시예에서, 제1 유전체 스페이서 매트릭스 층(44)의 리세싱된 상부 표면 위로 돌출한 에칭 정지 유전체 라이너(43)의 부분은 등방성 에칭 프로세스를 수행함으로써 제거될 수 있다. 일반적으로, 트렌치(41)의 하부 부분은 선택적 에칭 정지 유전체 라이너(43) 및 제1 유전체 스페이서 매트릭스 층(44)으로 채워질 수 있다. 리세스 영역(45)은 트렌치(41)의 상부 부분에 존재할 수 있다.
도 8a 내지 도 8c를 참조하면, 제2 유전체 스페이서 재료를 포함한 제2 유전체 스페이서 매트릭스 층(46)이, 트렌치(41)의 리세싱된 볼륨을 포함하는 리세스 영역(45)에 퇴적될 수 있다. 제2 유전체 스페이서 재료는, 이산 유전체 템플릿 구조물(42T) 및 제1 유전체 스페이서 매트릭스 층(44)의 재료와는 상이하다. 제2 유전체 스페이서 재료는 에칭 정지 유전체 라이너(43)의 재료와 동일할 수 있거나 상이할 수 있다. 하나의 실시예에서, 제2 유전체 스페이서 매트릭스 층(46)은, 이산 유전체 템플릿 구조물(42T)의 재료를 에칭하는 후속 이방성 에칭 프로세스 동안 에칭 마스크 재료로서 기능할 수 있는 재료를 포함한다. 예를 들어, 이산 유전체 템플릿 구조물(42T)이 미도핑 실리케이트 유리 또는 도핑 실리케이트 유리를 포함하는 실시예에서, 제2 유전체 스페이서 매트릭스 층(46)은 실리콘 질화물, 실리콘 탄화물 질화물, 실리콘 산화질화물, 7.9보다 더 큰 유전 상수를 갖는 유전체 금속 산화물, 즉 하이-k 유전체 금속 산화물 재료를 포함할 수 있다. 대안으로서, 제2 유전체 스페이서 매트릭스 층(46)은 질소-도핑된 유기실리케이트 유리와 같은 질소-도핑된 로우-k 유전체 재료를 포함할 수 있다. 또 대안으로서, 제1 유전체 스페이서 매트릭스 층(44)은 보로실리케이트 유리 또는 플루오로실리케이트 유리와 같은 도핑된 실리케이트 유리 재료를 포함할 수 있고, 제2 유전체 스페이서 매트릭스 층(46)은 후속 이방성 에칭 프로세스 동안 도핑 실리케이트 유리 재료에 대한 에칭 마스크 재료로서 기능할 수 있는 미도핑 실리케이트 유리를 포함할 수 있다. 제2 유전체 스페이서 매트릭스 층(46)은 화학적 기상 증착 프로세스 또는 원자 층 증착 프로세스와 같은 컨포멀 퇴적 프로세스에 의해 퇴적될 수 있다.
제2 수평 평면 HP2, 즉 이산 유전체 템플릿 구조물(42T)의 상부 표면을 포함한 수평 평면 위로부터 제2 유전체 스페이서 매트릭스 층(46)의 부분을 제거하도록 평탄화 프로세스가 수행될 수 있다. 제2 수평 평면 HP2 위로부터 제2 유전체 스페이서 매트릭스 층(46)의 부분을 제거하도록 화학 기계적 연마 프로세스 또는 리세스 에칭 프로세스가 수행될 수 있다. 평탄화 프로세스 동안 오버폴리싱 또는 오버에칭이 사용되는 실시예에서, 제2 수평 평면 HP2은 오버폴리싱 거리 또는 오버에칭 거리 만큼 아래쪽으로 수직으로 시프트될 수 있으며, 이는 0 nm 내지 50 nm, 예컨대 0 nm 내지 5 nm 및/또는 0 nm 내지 1 nm 범위 내일 수 있다. 제2 유전체 스페이서 매트릭스 층(46)의 평탄화된 상부 표면은 이산 유전체 템플릿 구조물(42T)의 상부 표면을 포함한 수평 평면, 즉 제2 수평 평면 HP2과 동일한 수평 평면 내에 위치될 수 있다.
선택적 에칭 정지 유전체 라이너(43), 제1 유전체 스페이서 매트릭스 층(44) 및 제2 유전체 스페이서 매트릭스 층(46)의 조합은 여기에서 복합 유전체 매트릭스(43, 44, 46)로 지칭되며, 이는 이산 유전체 템플릿 구조물(42T)들의 2차원 어레이를 측방향으로 둘러싼다. 다르게 말하자면, 이산 유전체 템플릿 구조물(42T)들의 2차원 어레이 내의 각각의 이산 유전체 템플릿 구조물(42T)은 복합 유전체 매트릭스(43, 44, 46)에 의해 측방향으로 둘러싸인다. 복합 유전체 매트릭스(43, 44, 46)가 에칭 정지 유전체 라이너(43)를 포함하는 실시예에서, 에칭 정지 유전체 라이너(43)는 제1 유전체 스페이서 매트릭스 층(44)의 하부 표면 및 측벽 전체와, 이산 유전체 템플릿 구조물(42T) 각각의 하부 부분에 접촉할 수 있다. 에칭 정지 유전체 라이너(43)는 제2 유전체 스페이서 매트릭스 층(46)의 하부 표면의 세그먼트에 접촉할 수 있다.
하나의 실시예에서, 복합 유전체 매트릭스(43, 44, 46)의 하부 표면 및 활성 층(20)들의 2차원 어레이 내의 활성 층(20)의 하부 표면은 동일 수평 평면, 즉 제1 수평 평면 HP1 내에 위치될 수 있다. 하나의 실시예에서, 활성 층(20)들의 2차원 어레이 내의 각각의 활성 층(20)의 하부 표면은 복합 유전체 매트릭스(43, 44, 46)의 하부 표면을 포함한 수평 평면 내에, 즉 제1 수평 평면 HP1 내에 위치될 수 있다.
도 9a 내지 도 9d를 참조하면, 에칭 마스크 재료 층(71L), 적어도 하나의 선택적 패턴-전사 보조 층(73L, 75L) 및 포토레지스트 층(77)이 이산 유전체 템플릿 구조물(42T)들의 2차원 어레이 및 복합 유전체 매트릭스(43, 44, 46) 위에 순차적으로 형성될 수 있다.
에칭 마스크 재료 층(71L)은, 제1 유전체 스페이서 매트릭스 층(44)의 재료를 에칭하는 이방성 에칭 단계 동안 에칭 마스크 재료로서 기능할 수 있는 재료를 포함할 수 있다. 예를 들어, 제1 유전체 스페이서 매트릭스 층(44)이 실리케이트 유리 재료를 포함하는 실시예에서, 에칭 마스크 재료 층(71L)은 실리콘 질화물, 실리콘 탄화물 질화물, 실리콘 산화질화물, 또는 7.9보다 더 큰 유전 상수를 갖는 유전체 금속 산화물 재료를 포함할 수 있다. 제1 유전체 스페이서 매트릭스 층(44)이 비-다공성 유기실리케이트 유리를 포함하는 실시예에서, 에칭 마스크 재료 층(71L)은 실리콘 산화물을 포함할 수 있다. 에칭 정지 재료 층(71L)은 컨포멀 또는 비-컨포멀 퇴적 프로세스에 의해 형성될 수 있다. 에칭 정지 재료 층(71L)의 두께는 2 nm 내지 100 nm, 예컨대 5 nm 내지 50 nm 및/또는 10 nm 내지 30 nm 범위 내일 수 있지만, 더 작고 더 큰 두께도 또한 사용될 수 있다.
적어도 하나의 선택적 패턴-전사 보조 층(73L, 75L)은, 유리하게는 포토레지스트 층(77)으로부터 이산 유전체 템플릿 구조물(42T)의 마스킹되지 않은 부분으로의 이미지 전사의 충실도(fidelity)를 개선하도록 사용될 수 있는 적어도 하나의 재료를 포함할 수 있다. 예시적인 예에서, 적어도 하나의 선택적 패턴-전사 보조 층(73L, 75L)은 제1 패턴-전사 보조 층(73L) 및 제2 패턴-전사 보조 층(75L)을 포함할 수 있다. 제1 패턴-전사 보조 층(73L)은 당해 기술분야에 공지된 대로 하부 반사방지 코팅(BARC; bottom anti reflection coating) 층을 포함할 수 있다. 제2 패턴-전사 보조 층(75L)은 10 nm 내지 35 nm 범위 내의 두께를 갖는 스핀온 산화물(SOG; spin-on oxide) 재료를 포함할 수 있다. 일반적으로 말하자면, 포토레지스트 층(77)에서의 이미지 형성을 개선할 수 있고/있거나 아래의 재료 층으로의 패턴 전사의 충실도를 개선할 수 있는 임의의 리소그래피 재료 스택이 적어도 하나의 선택적 패턴-전사 보조 층(73L, 75L)에 사용될 수 있다.
포토레지스트 층(77)은 에칭 정지 재료 층(71L) 및 적어도 하나의 선택적 패턴-전사 보조 층(73L, 75L) 위에 형성될 수 있다. 본 개시의 양상에 따르면, 개구부들의 2차원 어레이가 리소그래피 노광 및 현상에 의해 포토레지스트 층(77)에 형성될 수 있다. 포토레지스트 층(77)에서의 개구부의 패턴은, 포토레지스트 층(77)에서의 개구부들의 2차원 어레이의 각각의 개구부가, 트렌치(41)의 제1 서브세트(즉, 제1 트렌치)가 측방향으로 이격되어 있는 수평 방향인 제1 수평 방향 hd1을 따라 측방향으로 이격되는 이산 유전체 템플릿 구조물(42T)로부터 선택된 유전체 템플릿 구조물(42T)의 이웃하는 쌍 위에, 그리고 제2 유전체 스페이서 매트릭스 층(46)의 부분 위에, 연속적으로 연장되는 각자의 영역을 갖도록, 선택될 수 있다. 다르게 말하자면, 포토레지스트 층(77)에서의 각각의 개구부는, 제1 이산 유전체 템플릿 구조물(42T)의 부분, 제1 수평 방향 hd1을 따라 제1 이산 유전체 템플릿 구조물(42T)의 부분으로부터 측방향으로 이격되는 제2 이산 유전체 템플릿 구조물(42T)의 부분, 및 제1 이산 유전체 템플릿 구조물(42T)의 부분과 제2 이산 유전체 템플릿 구조물(42T)의 부분 사이에 위치되는 복합 유전체 매트릭스(43, 44, 46)의 부분 위에 연속적으로 연장된다.
하나의 실시예에서, 포토레지스트 층(77)은, 포토레지스트 층(77)에서의 개구부가 제1 수평 방향 hd1에 수직인 제2 수평 방향 hd2을 따라 측방향으로 연장되는 직선 에지를 갖는 라인 및 공간 패턴으로 패터닝될 수 있다. 하나의 실시예에서, 포토레지스트 층(77)에서의 각각의 개구부는, 제2 수평 방향 hd2를 따라 배열되는 이산 유전체 템플릿 구조물(42T)들의 제1 열(column) 위에 연장되는 제1 직선 에지 및 이산 유전체 템플릿 구조물(42T)들의 제2 열 위에 연장되는 제2 직선 에지를 가질 수 있다. 제2 열은 제1 수평 방향 hd1을 따라 이산 유전체 템플릿 구조물(42T)들의 2차원 어레이의 피치 미만 만큼 제1 열로부터 측방향으로 오프셋될 수 있다. 제2 트렌치, 즉 제2 수평 방향 hd2을 따라 측방향으로 연장되는 트렌치(41)를 채우는 복합 유전체 매트릭스(43, 44, 46)의 부분은, 포토레지스트 층(77)에서의 각각의 개구부 아래에 있다.
도 10a 내지 도 10d를 참조하면, 포토레지스트 층(77)에서의 패턴은, 이방성 에칭 프로세스를 수행함으로써, 적어도 하나의 선택적 패턴-전사 보조 층(73L, 75L) 및 에칭 마스크 재료 층(71L)을 통해 그리고 제2 유전체 스페이서 매트릭스 층(46)의 재료에 대해 선택적으로 이산 유전체 템플릿 구조물(42T)의 부분으로 전사될 수 있다. 하나의 실시예에서, 이방성 에칭 프로세스는 적어도 하나의 선택적 패턴-전사 보조 층(73L, 75L) 및 에칭 마스크 재료 층(71L)을 통해 포토레지스트 층(77)에서의 패턴을 전사하는 제1 이방성 에칭 단계를 포함할 수 있다. 에칭 마스크 재료 층(71L)은 포토레지스트 층(77)에서의 개구부의 패턴을 복제하는 에칭 마스크 재료 부분(71)으로 패터닝될 수 있다. 하나의 실시예에서, 에칭 마스크 재료 부분(71)은, 제1 수평 방향 hd1을 따른 게이트 전극(15)의 주기성 및 활성 층(20)의 주기성과 동일한, 제1 수평 방향 hd1을 따른 주기성을 갖는, 라인-및-공간 패턴을 갖는 에칭 마스크 재료 부분(71)들의 1차원 주기적 어레이로서 형성될 수 있다. 하나의 실시예에서, 각각의 에칭 마스크 재료 부분(71)은 제2 수평 방향 hd2을 따라 측방향으로 연장되는 직선 길이방향 에지 쌍을 가질 수 있으며, 제2 수평 방향 hd2을 따라 배열되어 있는 이산 유전체 템플릿 구조물(42T)들의 열 및 아래의 활성 층(20)들의 열에 의해 걸쳐질(straddle) 수 있다. 하나의 실시예에서, 각각의 에칭 마스크 재료 부분(71)은 전반에 걸쳐 균일한 폭을 가질 수 있고, 이산 유전체 템플릿 구조물(42T)들의 각자의 열 내의 각각의 이산 유전체 템플릿 구조물(42T)의 중심 부분에 위치될 수 있다.
이방성 에칭 프로세스는, 제2 유전체 스페이서 매트릭스 층(46)의 재료에 대해 선택적으로 이산 유전체 템플릿 구조물(42T)의 재료를 에칭하는 제2 이방성 에칭 단계를 포함할 수 있다. 여기에서 사용될 때에, 에칭 프로세스 중의 제2 재료의 에칭 속도가 에칭 프로세스 중의 제1 재료의 에칭 속도의 1/3 미만인 경우, 제1 재료를 에칭하는 에칭 프로세스는 제2 재료에 대해 선택적인 에칭으로 지칭된다. 따라서, 제2 이방성 에칭 단계 중의 제2 유전체 스페이서 매트릭스 층(46)의 재료의 에칭 속도는 제2 이방성 에칭 단계 중의 이산 유전체 템플릿 구조물(42T)의 재료의 에칭 속도의 1/3 미만이고, 바람직하게는 1/10 미만 및/또는 1/30 미만이다. 제2 이방성 에칭 단계는 패터닝된 에칭 마스크 재료 층, 즉 에칭 마스크 재료 부분(71)에 의해 마스킹되지 않은 이산 유전체 템플릿 구조물(42T)의 부분을 이방성 에칭한다. 달리 말하자면, 포토레지스트 층(77) 및 제2 유전체 스페이서 매트릭스 층(46)은 이방성 에칭 프로세스로부터 임의의 아래의 재료를 마스킹할 수 있다. 하나의 실시예에서, 제2 이방성 에칭 단계의 화학은 에칭 정지 유전체 라이너(43)의 재료에 대해 선택적일 수 있다. 다르게 말하자면, 에칭 정지 유전체 라이너(43)가 존재하는 실시예에서, 에칭 정지 유전체 라이너(43)는 제2 이방성 에칭 단계 동안 부수적인(collateral) 에칭으로부터 제1 유전체 스페이서 매트릭스 층(44)을 보호하도록 에칭 정지 구조물로서 사용될 수 있다.
일반적으로, 포토레지스트 층(77)에서의 개구부의 영역 내에 위치되는 이산 유전체 템플릿 구조물(42T)의 부분은 제2 이방성 에칭 단계 동안 제2 유전체 스페이서 매트릭스 층(46)의 재료에 대해 선택적으로 이방성 에칭될 수 있다. 에칭 프로세스에 의해 이산 유전체 템플릿 구조물(42T)의 일부가 제거됨에 따라 생성될 수 있는 볼륨에 소스 캐비티(51) 및 드레인 캐비티(59)가 형성될 수 있다. 포토레지스트 층(77)에서의 개구부의 패턴은 제2 유전체 스페이서 매트릭스 층(46)에 대해 선택적으로 이산 유전체 템플릿 구조물(42T)을 통해 전사될 수 있다. 따라서, 소스 캐비티(51) 및 드레인 캐비티(59)의 패턴은, 포토레지스트 층(77)에서의 개구부의 패턴 및 이산 유전체 템플릿 구조물(42T)의 패턴의 결합(conjunction)인 복합 패턴일 수 있다. 다르게 말하자면, 소스 캐비티(51) 및 드레인 캐비티(59)의 패턴은, 포토레지스트 층(77)에서의 개구부 중 각자의 개구부 내에 그리고 이산 유전체 템플릿 구조물(42T) 중 각자의 구조물 내에 위치되는 영역을 포함한다. 활성 층(20)의 상부 표면은 각각의 소스 캐비티(51)의 바닥 뿐만 아니라 각각의 드레인 캐비티(59)의 바닥에서 물리적으로 노출될 수 있다.
소스 캐비티(51) 및 드레인 캐비티(59)의 쌍이 이산 유전체 템플릿 구조물(42T) 각각의 볼륨 내에 형성될 수 있다. 소스 캐비티(51)의 볼륨과 드레인 캐비티(59)의 볼륨은 동일하거나, 실질적으로 동일하거나, 또는 동일한 이산 유전체 템플릿 구조물(42T)의 일부의 제거에 의해 형성된 소스 캐비티(51) 및 드레인 캐비티(59)의 각각의 쌍에 대하여 서로의 50 % 내지 200 % 및/또는 75 % 내지 133 %, 및/또는 90% 내지 110% 범위 내일 수 있다. 제2 이방성 에칭 단계 후의 이산 유전체 템플릿 구조물(42T)의 각각의 남은 부분은 소스 캐비티(51)와 드레인 캐비티(59)를 분리하는 전극-간(inter-electrode) 유전체 스페이서(42)를 포함한다. 각각의 전극-간 유전체 스페이서(42)는 소스 캐비티(51) 중의 각자의 소스 캐비티와 드레인 캐비티(59) 중의 각자의 드레인 캐비티 사이에 위치되고, 그에 물리적으로 노출된다. 소스 전극(52)이 후속 프로세싱 단계에서 각각의 소스 캐비티(51)에 형성될 수 있고, 드레인 전극(56)이 후속 프로세싱 단계에서 각각의 드레인 캐비티(59)에 형성될 수 있다. 소스 전극(52) 및 드레인 전극(56)의 형성시, 각각의 전극-간 유전체 스페이서(42)가 소스 전극(52)과 드레인 전극(56) 사이에 위치될 수 있다.
본 개시의 양상에 따르면, 에칭 마스크 재료 부분(71)이, 제2 수평 방향 hd2을 따라 배열되는 전극-간 유전체 스페이서(42)들의 열 위에 있다. 에칭 마스크 재료 부분(71)은 제2 이방성 에칭 단계 전반에 걸쳐 전극-간 유전체 스페이서(42)들의 열의 물리적으로 노출된 측벽 표면을 코너 부식으로부터 보호한다. 따라서, 전극-간 유전체 스페이서(42)의 모든 물리적으로 노출된 측벽의 전체는, 제2 수평 방향 hd2을 따라 측방향으로 연장되는 에칭 마스크 재료 부분(71)의 길이방향 측벽과 수직으로 일치하는 수직 평면 내에 위치될 수 있다.
이와 달리, 소스 캐비티(51) 또는 드레인 캐비티(59)에 인접해 있는 제2 유전체 스페이서 매트릭스 층(46)의 상부 코너 부분은 제2 이방성 에칭 단계 동안 비록 더 낮은 에칭 속도이지만 부수적인 에칭을 받을 수 있다. 따라서, 소스 캐비티(51) 또는 드레인 캐비티(59)에 인접해 있는 제2 유전체 스페이서 매트릭스 층(46)의 상부 코너 부분에서 제2 이방성 에칭 단계 동안 코너 라운딩이 발생할 수 있다. 다양한 실시예에서, 각각의 소스 캐비티(51) 및 각각의 드레인 캐비티(59)는 제2 유전체 스페이서 매트릭스 층(46)의 상부 표면에 접하는(adjoined) 적어도 하나의 곡면의(contoured) 측벽, 예컨대 제2 유전체 스페이서 매트릭스 층(46)의 상부 표면에 접하는 3개의 곡면 측벽을 포함할 수 있다. 각각의 곡면 측벽은, 제2 유전체 스페이서 매트릭스 층(46)의 수직-연장 표면 세그먼트에 접하는 제2 유전체 스페이서 매트릭스 층(46)의 테이퍼드(tapered) 볼록 표면 세그먼트를 포함할 수 있다. 제2 유전체 스페이서 매트릭스 층(46)의 수직-연장 표면 세그먼트는 에칭 정지 유전체 라이너(43)의 수직 측벽에, 또는 에칭 정지 유전체 라이너가 존재하지 않는 실시예에서 제1 유전체 스페이서 매트릭스 층(44)의 수직 측벽에 접할 수 있다.
도 11a 내지 도 11d를 참조하면, 적어도 하나의 금속성 재료가 소스 캐비티(51) 및 드레인 캐비티(59)에 그리고 에칭 마스크 재료 부분(71)(즉, 에칭 마스크 재료 층(71L)의 패터닝된 부분), 전극-간 유전체 스페이서(42)들의 2차원 어레이, 및 복합 유전체 매트릭스(43, 44, 46) 위에 퇴적될 수 있다. 적어도 하나의 금속성 재료는 금속성 라이너 재료 및 금속성 충전 재료를 포함할 수 있다. 예를 들어, 금속성 라이너 재료를 포함한 금속성 라이너 층(53L)이 퇴적될 수 있고, 금속성 충전 재료를 포함한 금속성 충전 재료 층(54L)이 그 후에 퇴적될 수 있다. 금속성 라이너 층(53L)은 전도성 금속성 질화물 또는 전도성 금속성 탄화물, 예컨대 TiN, TaN, WN, TiC, TaC 및/또는 WC를 포함할 수 있다. 본 개시의 고려되는 범위 내의 다른 적합한 재료도 또한 사용될 수 있다. 금속성 라이너 층(53L)은 물리적 기상 증착 프로세스와 같은 비-컨포멀 퇴적 프로세스에 의해 퇴적될 수 있거나, 또는 화학적 기상 증착 프로세스와 같은 컨포멀 퇴적 프로세스에 의해 퇴적될 수 있다. 활성 층(20) 중 각자의 활성 층의 상부 표면에 접촉하는 금속성 라이너 층(53L)의 수평-연장 부분의 두께는 1 nm 내지 30 nm, 예컨대 2 nm 내지 10 nm 범위 내일 수 있지만, 더 작고 더 큰 두께도 또한 사용될 수 있다. 금속성 충전 재료 층(54L)은 W, Cu, Al, Co, Ru, Mo, Ta, Ti, 이들의 합금 및/또는 이들의 조합을 포함할 수 있다. 본 개시의 고려되는 범위 내의 다른 적합한 재료도 또한 사용될 수 있다. 금속성 충전 재료 층(54L)은 물리적 기상 증착, 화학적 기상 증착, 전해도금 및/또는 무전해 도금에 의해 형성될 수 있다. 금속성 충전 재료 층(54L)의 두께는, 소스 캐비티(51) 및 드레인 캐비티(59)가 금속성 라이너 층(53L)과 금속성 충전 재료 층(54L)의 조합으로 채워지도록, 선택될 수 있다.
도 12a 내지 도 12e를 참조하면, 적어도 하나의 금속성 재료의 과도한 부분이 제2 수평 평면 HP2, 즉 복합 유전체 매트릭스(43, 44, 46) 및 전극-간 유전체 스페이서(42)들의 2차원 어레이의 상부 표면을 포함한 수평 평면 위로부터 평탄화 프로세스에 의해 제거될 수 있다. 평탄화 프로세스는 화학 기계적 연마(CMP) 프로세스 및/또는 리세스 에칭 프로세스를 포함할 수 있다. 에칭 마스크 재료 부분(71)은 평탄화 프로세스 동안 부수적으로 제거될 수 있다. 다른 적합한 평탄화 프로세스가 사용될 수 있다. 소스 캐비티(51)를 채우는 적어도 하나의 금속성 재료의 각각의 남은 부분은 소스 전극(52)을 구성한다. 드레인 캐비티(59)를 채우는 적어도 하나의 금속성 재료의 각각의 남은 부분은 드레인 전극(56)을 구성한다. 소스 전극(52) 및 드레인 전극(56)은 각각의 소스 캐비티(51) 및 각각의 드레인 캐비티(59)에 각각 형성될 수 있다.
하나의 실시예에서, 각각의 소스 전극(52)은, 소스 캐비티(51)에 퇴적된 금속성 라이너 층(53L)의 남은 부분인 소스 금속성 라이너(53), 및 소스 캐비티(51)에 퇴적된 금속성 충전 재료 층(54L)의 남은 부분인 소스 금속성 충전 재료 부분(54)을 포함할 수 있다. 각각의 드레인 전극(56)은, 드레인 캐비티(59)에 퇴적된 금속성 라이너 층(53L)의 남은 부분인 드레인 금속성 라이너(57), 및 드레인 캐비티(59)에 퇴적된 금속성 충전 재료 층(54L)의 남은 부분인 드레인 금속성 충전 재료 부분(58)을 포함할 수 있다. 일반적으로, 소스 전극(52) 및 드레인 전극(56)은 각각의 활성 층(20)의 상부 표면의 각자의 부분 상에 형성될 수 있다. 각각의 단위 셀 영역(UC)에 트랜지스터(예컨대, 박막 트랜지스터)가 형성될 수 있다.
하나의 실시예에서, 제1 수평 방향 hd1에 수직인 전극-간 유전체 스페이서(42)의 측벽은 각자의 전극-간 유전체 스페이서(42)의 상부 표면으로부터 각자의 전극-간 유전체 스페이서(42)의 하부 표면으로 직선 연장된다. 그리하여, 전극-간 유전체 스페이서(42)와 소스 전극(52) 사이의 각각의 계면 전체는 직선이고 수직이며(즉, 2차원 유클리드(Euclidean) 평면 내에 위치됨), 전극-간 유전체 스페이서(42)와 드레인 전극(56) 사이의 각각의 계면 전체는 직선이고 수직이다.
하나의 실시예에서, 소스 전극(52)의 각각과 복합 유전체 매트릭스(43, 44, 46) 사이의 적어도 하나의 계면은 곡면일(contoured) 수 있으며, 즉 전체적으로 어떠한 유클리드 평면 내에도 위치되지 않을 수 있고, 테이퍼드일 수 있으며, 즉 각각의 포인트는 수직 방향에 대해 비스듬한 접선 평면을 갖는다. 하나의 실시예에서, 소스 전극(52)의 각각과 복합 유전체 매트릭스(43, 44, 46) 사이의 적어도 하나의 계면의 각각은, 제2 유전체 스페이서 매트릭스 층(46)의 수평 상부 표면의 에지로부터 아랫쪽으로 연장된 곡면의 테이퍼드 계면 세그먼트, 및 곡면의 테이퍼드 계면 세그먼트의 하부 에지에 접하며 복합 유전체 매트릭스(43, 44, 46)의 하부 표면으로 아랫쪽으로 연장된 수직 계면 세그먼트를 포함할 수 있다. 에칭 정지 유전체 라이너(43)가 존재하는 실시예에서, 수직 계면 세그먼트는, 에칭 정지 유전체 라이너(43)와, 소스 전극(52) 및 드레인 전극(56) 중 각자의 것 사이의 계면을 포함할 수 있다. 에칭 정지 유전체 라이너(43)가 존재하지 않는 실시예에서, 수직 계면 세그먼트는, 제1 유전체 스페이서 매트릭스 층(44)과, 소스 전극(52) 및 드레인 전극(56) 중 각자의 것 사이의 계면을 포함할 수 있다.
복합 유전체 매트릭스(43, 44, 46)와, 소스 전극(52) 및 드레인 전극(56) 각각 사이의 계면의 곡면은, 소스 전극(52) 및 드레인 전극(56)의 각각이, 소스 전극(52) 및 드레인 전극(56) 각각의 측방 치수가 제2 수평 평면 HP2에 근접한 상부 부분에 가까이 점차적으로 증가하는 나팔 모양(flared) 수직 단면 프로파일을 갖게 할 수 있다. 구체적으로, 기판으로부터의 수직 거리의 함수로서 제1 수평 방향 hd1을 따라 그리고/또는 제2 수평 방향 hd2을 따라 측정될 때에, 소스 전극(52) 및 드레인 전극(56) 각각의 측방 치수는, 제1 유전체 스페이서 매트릭스 층(44)과 제2 유전체 스페이서 매트릭스 층(46) 사이의 계면 아래로 균일할 수 있고, 제2 유전체 스페이서 매트릭스 층(46)의 레벨에서 기판으로부터의 수직 거리에 따라 점차적으로 증가할 수 있으며, 즉 나팔 모양 특성을 표시할 수 있다.
아래의 활성 층(20)과의 계면에서 측정된, 제1 수평 방향 hd1을 따른 소스 전극(52)의 하부 표면의 길이는, 여기에서 소스 하부 길이 SBL로 지칭된다. 제1 수평 방향 hd1을 따라 소스 전극(52)의 상부 표면의 길이(제2 수평 평면 HP2 내에 포함됨)는 여기에서 소스 상부 길이 STL로 지칭된다. 본 개시의 양상에 따르면, 소스 상부 길이 STL는 소스 하부 길이 SBL보다 더 클 수 있다. 제1 유전체 스페이서 매트릭스 층(44)의 레벨에서 제1 수평 방향 hd1을 따라 각각의 소스 전극(52)의 길이는 균일할 수 있고, 소스 하부 길이 SBL와 동일할 수 있다. 제2 유전체 스페이서 매트릭스 층(46)의 레벨에서 수평 방향 hd1을 따라 각각의 소스 전극(52)의 길이는 소스 하부 길이 SBL와 소스 상부 길이 STL 사이에 기판으로부터의 수직 거리에 따라 점차적으로 증가한다. 소스 상부 길이 STL와 소스 하부 길이 SBL 사이의 차이는 0.5 nm 내지 10 nm, 예컨대 1 nm 내지 8 nm 및/또는 2 nm 내지 6 nm 범위 내일 수 있지만, 더 작고 더 큰 치수도 또한 사용될 수 있다.
아래의 활성 층(20)과의 계면에서 측정된, 제1 수평 방향 hd1을 따른 드레인 전극(56)의 하부 표면의 길이는, 여기에서 드레인 하부 길이 DBL로 지칭된다. 제1 수평 방향 hd1을 따라 드레인 전극(56)의 상부 표면의 길이(제2 수평 평면 HP2 내에 포함됨)는 여기에서 드레인 상부 길이 DTL로 지칭된다. 본 개시의 양상에 따르면, 드레인 상부 길이 DTL는 드레인 하부 길이 DBL보다 더 클 수 있다. 제1 유전체 스페이서 매트릭스 층(44)의 레벨에서 제1 수평 방향 hd1을 따라 각각의 드레인 전극(56)의 길이는 균일할 수 있고, 드레인 하부 길이 DBL와 동일할 수 있다. 제2 유전체 스페이서 매트릭스 층(46)의 레벨에서 수평 방향 hd1을 따라 각각의 드레인 전극(56)의 길이는 드레인 하부 길이 DBL와 드레인 상부 길이 DTL 사이에 기판으로부터의 수직 거리에 따라 점차적으로 증가한다. 드레인 상부 길이 DTL와 드레인 하부 길이 DBL 사이의 차이는 0.5 nm 내지 10 nm, 예컨대 1 nm 내지 8 nm 및/또는 2 nm 내지 6 nm 범위 내일 수 있지만, 더 작고 더 큰 치수도 또한 사용될 수 있다.
제1 수평 방향 hd1을 따라 각각의 전극-간 유전체 스페이서(42)의 길이는 각자의 박막 트랜지스터의 채널 길이를 정의하고, 여기에서 게이트 길이 GL로 지칭된다. 소스 하부 길이 SBL, 게이트 길이 GL, 및 드레인 하부 길이 DBL의 합은 활성 층 길이 AL_L와 동일할 수 있다.
아래의 활성 층(20)과의 계면에서 측정된, 제2 수평 방향 hd2을 따른 소스 전극(52)의 하부 표면의 폭은, 여기에서 소스 하부 폭 SBW로 지칭된다. 제2 수평 방향 hd2을 따라 소스 전극(52)의 상부 표면의 폭(제2 수평 평면 HP2 내에 포함됨)은 여기에서 소스 상부 폭 STW로 지칭된다. 본 개시의 양상에 따르면, 소스 상부 폭 STW는 소스 하부 폭 SBW보다 더 클 수 있다. 제1 유전체 스페이서 매트릭스 층(44)의 레벨에서 제2 수평 방향 hd2을 따라 각각의 소스 전극(52)의 폭은 균일할 수 있고, 소스 하부 폭 SBW와 동일할 수 있다. 제2 유전체 스페이서 매트릭스 층(46)의 레벨에서 수평 방향 hd2을 따라 각각의 소스 전극(52)의 폭은 소스 하부 폭 SBW와 소스 상부 폭 STW 사이에 기판으로부터의 수직 거리에 따라 점차적으로 증가한다. 소스 상부 폭 STW와 소스 하부 폭 SBW 사이의 차이는 1 nm 내지 20 nm, 예컨대 2 nm 내지 16 nm 및/또는 4 nm 내지 12 nm 범위 내일 수 있지만, 더 작고 더 큰 치수도 또한 사용될 수 있다. 소스 하부 폭 SBW은 활성 층 폭 AL_W, 즉 제2 수평 방향 hd2을 따른 아래의 활성 층(20)의 측방 치수와 동일할 수 있다.
아래의 활성 층(20)과의 계면에서 측정된, 제2 수평 방향 hd2을 따른 드레인 전극(56)의 하부 표면의 폭은, 여기에서 드레인 하부 폭으로 지칭된다. 제2 수평 방향 hd2을 따라 드레인 전극(56)의 상부 표면의 폭(제2 수평 평면 HP2 내에 포함됨)은 여기에서 드레인 상부 폭 DTW로 지칭된다. 본 개시의 양상에 따르면, 드레인 상부 폭은 드레인 하부 폭 DBW보다 더 클 수 있다. 제1 유전체 스페이서 매트릭스 층(44)의 레벨에서 제2 수평 방향 hd2을 따라 각각의 드레인 전극(56)의 폭은 균일할 수 있고, 드레인 하부 폭과 동일할 수 있다. 제2 유전체 스페이서 매트릭스 층(46)의 레벨에서 수평 방향 hd2을 따라 각각의 드레인 전극(56)의 폭은 드레인 하부 폭과 드레인 상부 폭 사이에 기판으로부터의 수직 거리에 따라 점차적으로 증가한다. 드레인 상부 폭과 드레인 하부 폭 사이의 차이는 1 nm 내지 20 nm, 예컨대 2 nm 내지 16 nm 및/또는 4 nm 내지 12 nm 범위 내일 수 있지만, 더 작고 더 큰 치수도 또한 사용될 수 있다. 드레인 하부 폭은 활성 층 폭 AL_W, 즉 제2 수평 방향 hd2을 따른 아래의 활성 층(20)의 측방 치수와 동일할 수 있다.
전극-간 유전체 스페이서(42), 소스 전극(52) 및 드레인 전극(56)의 각각의 인접한 조합은 여기에서 소스-스페이서-드레인 조합(52, 42, 56)으로 지칭된다. 각각의 소스-스페이서-드레인 조합(52, 42, 56)은 복합 유전체 매트릭스(43, 44, 46)에 의해 측방향으로 둘러싸인다. 소스-스페이서-드레인 조합(52, 42, 56)의 2차원 어레이는, 각각의 소스-스페이서-드레인 조합(52, 42, 56)의 하단 주변부가 각자의 아래의 활성 층(20)의 상단 주변부와 일치하도록 활성 층(20)들의 2차원 어레이 위에 위치된다. 다르게 말하자면, 활성 층 길이 AL_L(제1 수평 방향 hd1을 따른 각각의 활성 층(20)의 치수임)은 소스 하부 길이 SBL, 게이트 길이 GL, 및 드레인 하부 길이 DBL의 합과 동일할 수 있다.
하나의 실시예에서, 각각의 소스-스페이서-드레인 조합(52, 42, 56) 내의 전극-간 유전체 스페이서(42)와 소스 전극(52) 사이의 계면 전체, 및 각각의 소스-스페이서-드레인 조합(52, 42, 56) 내의 전극-간 유전체 스페이서(42)와 드레인 전극(56) 사이의 계면 전체는, 수직 평면 내에 위치될 수 있다. 이와 달리, 각각의 소스-스페이서-드레인 조합(52, 42, 56) 내의 소스 전극(52)과 복합 유전체 매트릭스(43, 44, 46) 사이의 계면은, 제2 유전체 스페이서 매트릭스 층(46)의 상부 표면에 접하는 곡면 계면 세그먼트를 포함할 수 있다. 제2 유전체 스페이서 매트릭스 층(46)의 테이퍼드 볼록 표면 세그먼트는 곡면 계면 세그먼트에서 소스 전극(52)의 테이퍼드 오목 표면과 접촉할 수 있다. 마찬가지로, 각각의 소스-스페이서-드레인 조합(52, 42, 56) 내의 드레인 전극(52)과 복합 유전체 매트릭스(43, 44, 46) 사이의 계면은, 제2 유전체 스페이서 매트릭스 층(46)의 상부 표면에 접하는 곡면 계면 세그먼트를 포함할 수 있다. 제2 유전체 스페이서 매트릭스 층(46)의 테이퍼드 볼록 표면 세그먼트는 곡면 계면 세그먼트에서 드레인 전극(56)의 테이퍼드 오목 표면과 접촉할 수 있다.
일반적으로, 소스-스페이서-드레인 조합(52, 42, 56)들의 2차원 어레이는 기판 위에 위치될 수 있고, 복합 유전체 매트릭스(43, 44, 46)에 의해 서로 측방향으로 이격될 수 있다. 소스-스페이서-드레인 조합(52, 42, 56)들의 2차원 어레이로부터 선택된 각각의 소스-스페이서-드레인 조합(52, 42, 56)은 소스 전극(52) 및 드레인 전극(56)과 접촉하는 전극-간 유전체 스페이서(42)를 포함한다. 복합 유전체 매트릭스(43, 44, 46)는, 제1 유전체 스페이서 재료를 포함한 제1 유전체 스페이서 매트릭스 층(44), 및 제2 유전체 스페이서 재료를 포함하며 제1 유전체 스페이서 매트릭스 층(44) 위에 있는 제2 유전체 스페이서 매트릭스 층(46)을 포함한다. 소스-스페이서-드레인 조합(52, 42, 56)들의 2차원 어레이 내의 각각의 소스-스페이서-드레인 조합(52, 42, 56)은 활성 층(20)들의 2차원 어레이 내의 각자의 활성 층(20)의 수평 표면에 접촉한다.
소스 전극(52), 드레인 전극(56) 및 전극-간 유전체 스페이서(42)의 각각의 인접한 조합은, 활성 층(20)들의 2차원 어레이로부터 선택된 활성 층(20), 게이트 유전체 층(10) 및 게이트 전극(15)의 각자의 스택의 수평 표면과 접촉한다. 하나의 실시예에서, 복합 유전체 매트릭스(43, 44, 46)의 상부 표면, 전극-간 유전체 스페이서(42)의 상부 표면, 및 소스 전극(52) 및 드레인 전극(56)의 상부 표면은 동일한 수평 평면, 즉 제2 수평 평면 HP2 내에 위치된다.
하나의 실시예에서, 복합 유전체 매트릭스(43, 44, 46)는, 제1 유전체 스페이서 매트릭스 층(44)의 하부 표면 및 측벽에 접촉하며 소스 전극(52) 및 드레인 전극(56) 각각의 하부 부분에 접촉하고 전극-간 유전체 스페이서(42) 각각의 하부 부분에 접촉하는 에칭 정지 유전체 라이너(43)를 포함한다. 하나의 실시예에서, 에칭 정지 유전체 라이너(43)는 활성 층(20)의 모든 측벽에 접촉할 수 있고, 활성 층(20)의 모든 하부 표면을 포함하는 동일한 수평 평면(즉, 제1 수평 평면 HP1) 내에 위치된 하부 표면을 가질 수 있다.
제1 예시적인 구조물은 이산 유전체 템플릿 구조물(42T)들의 2차원 어레이의 형성 전에 게이트 전극(15)이 형성되는 실시예를 사용하여 기재되어 있지만, 본 개시의 다양한 실시예는 이산 유전체 템플릿 구조물(42T)들의 2차원 어레이의 형성 전에 또는 후에 게이트 전극(15)의 형성을 가능하게 하며, 그에 의해 전계 효과 트랜지스터들의 2차원 어레이(박막 트랜지스터들의 2차원 어레이를 포함함)가 형성된다.
일반적으로, 활성 층(20)들의 2차원 어레이는, 활성 층(20)의 각각이 소스 전극(52) 중의 각자의 소스 전극 내의 그리고 드레인 전극(56) 중의 각자의 드레인 전극과의 영역 중첩을 갖도록, 소스 전극(52) 및 드레인 전극(56)의 형성 전에 또는 후에 형성될 수 있다. 여기에서 사용될 때에, 영역 중첩은 수직 방향을 따라 평면도에서의 영역의 중첩을 의미한다. 일반적으로, 활성 층(20)들의 2차원 어레이는 소스-스페이서-드레인 조합(52, 42, 56)들의 2차원 어레이 위에 있거나 아래에 있다. 게이트 전극(15)은 게이트 유전체 층(10)에 의해 활성 층(20)들의 2차원 어레이로부터 이격된다.
도 13a 내지 도 13e를 참조하면, 적어도 하나의 제1 접속-레벨 유전체 재료 층(70) 및 제1 접속-레벨 금속 상호접속 구조물(72, 74, 76, 78)이 복합 유전체 매트릭스(43, 44, 46) 및 소스-스페이서-드레인 조합(52, 42, 56) 위에 형성될 수 있다. 적어도 하나의 제1 접속-레벨 유전체 재료 층(70)은, 소스 콘택 비아 구조물(72) 및 드레인 콘택 비아 구조물(76)이 수직으로 관통해 연장되는 제1 비아-레벨 유전체 재료 층, 및 소스 접속 패드(74) 및 비트 라인(78)이 형성되는 제1 라인-레벨 유전체 재료 층을 포함할 수 있다. 하나의 실시예에서, 제1 비아-레벨 유전체 재료 층이 먼저 형성될 수 있고, 소스 콘택 비아 구조물(72) 및 드레인 콘택 비아 구조물(76)이 제1 비아-레벨 유전체 재료 층을 통해 형성될 수 있다. 제1 라인-레벨 유전체 재료 층이 그 후에 제1 비아-레벨 유전체 재료 층 위에 형성될 수 있고, 제1 소스 접속 패드(74) 및 비트 라인(78)이 그 후에 제1 라인-레벨 유전체 재료 층을 통해 소스 콘택 비아 구조물(72) 및 드레인 콘택 비아 구조물(76) 중 각자의 것 상에 형성될 수 있다.
대안으로서, 제1 비아-레벨 유전체 재료 층 및 제1 라인-레벨 유전체 재료 층은 단일 유전체 재료 층으로서 형성될 수 있고, 통합된 라인 및 비아 구조물을 형성하도록 듀얼 다마신 프로세스가 수행될 수 있다. 통합된 라인 및 비아 구조물은, 소스 콘택 비아 구조물(72) 및 제1 소스 접속 패드(74)의 각자의 조합을 포함한 소스-측 통합된 라인 및 비아 구조물, 및 드레인 콘택 비아 구조물(76) 및 드레인 콘택 비아 구조물(76) 내에 일체형으로 형성되는 비트 라인(78)의 각자의 조합을 포함한 드레인-측 통합된 라인 및 비아 구조물을 포함한다. 하나의 실시예에서, 각각의 비트 라인(78)은 제1 수평 방향 hd1을 따라 측방향으로 연장되고, 제1 수평 방향 hd1을 따라 배열되는 드레인 전극(56)의 세트에 전기적으로 접속될 수 있다.
일반적으로, 소스 콘택 비아 구조물(72)은 소스 전극(52) 상에 형성될 수 있고, 드레인 콘택 비아 구조물(76)은 드레인 전극(56) 상에 형성될 수 있다. 비트 라인(78)은, 비트 라인(78)의 각각이 워드 라인(3)의 길이 방향에 수직인 수평 방향을 따라 측방향으로 연장되도록, 드레인 콘택 비아 구조물(76) 상에 형성될 수 있다. 비트 라인(78)은 제2 수평 방향 hd2과는 상이한 수평 방향(예컨대, 제1 수평 방향 hd1)을 따라 측방향으로 연장될 수 있다. 하나의 실시예에서, 활성 층(20)의 각각은, 제1 수평 방향 hd1에 평행한 제1 변을 가지며 제2 수평 방향 hd2에 평행한 제2 변을 갖는 직사각형 수평-단면 형상을 가질 수 있다.
도 14a 내지 도 14e를 참조하면, 적어도 하나의 제2 접속-레벨 유전체 재료 층(80) 및 제2 접속-레벨 금속 상호접속 구조물(82, 84)이 적어도 하나의 제1 접속-레벨 유전체 재료 층(70) 위에 형성될 수 있다. 적어도 하나의 제2 접속-레벨 유전체 재료 층(80)은, 소스 접속 비아 구조물(82)이 수직으로 관통해 연장되는 제2 비아-레벨 유전체 재료 층, 및 제2 소스 접속 패드(84)가 형성되는 제2 라인-레벨 유전체 재료 층을 포함할 수 있다. 하나의 실시예에서, 제2 비아-레벨 유전체 재료 층이 형성될 수 있고, 소스 콘택 비아 구조물(82)이 제2 비아-레벨 유전체 재료 층을 통해 형성될 수 있다. 제2 라인-레벨 유전체 재료 층이 그 후에 제2 비아-레벨 유전체 재료 층 위에 형성될 수 있고, 제2 소스 접속 패드(84)가 그 후에 제2 라인-레벨 유전체 재료 층을 통해 소스 접속 비아 구조물(82) 중 각자의 것 상에 형성될 수 있다.
대안으로서, 제2 비아-레벨 유전체 재료 층 및 제2 라인-레벨 유전체 재료 층은 단일 유전체 재료 층으로서 형성될 수 있고, 통합된 라인 및 비아 구조물을 형성하도록 듀얼 다마신 프로세스가 수행될 수 있다. 통합된 라인 및 비아 구조물은 소스 접속 비아 구조물(82)과 제2 소스 접속 패드(84)의 각자의 조합을 포함한 소스-측 통합된 라인 및 비아 구조물을 포함한다.
일반적으로, 접속-레벨 유전체 재료 층(70, 80)이 전계 효과 트랜지스터 위에 형성될 수 있다. 소스-접속 금속 상호접속 구조물(72, 74, 82, 84)은 접속-레벨 유전체 재료 층(70, 80) 내에 형성될 수 있으며, 이는 소스 전극(52)의 각각을 후속 형성될 각자의 메모리 요소의 전도성 노드에 전기적으로 접속시키는데 사용될 수 있다.
도 15a 내지 도 15e를 참조하면, 메모리 구조물들의 2차원 어레이가 전계 효과 트랜지스터들의 2차원 어레이 위에 형성될 수 있다. 전계 효과 트랜지스터들의 2차원 어레이와 메모리 구조물들의 2차원 어레이 사이에 위치된 금속 상호접속 구조물(72, 74, 82, 84)은, 메모리 구조물들의 2차원 어레이 내의 각각의 메모리 구조물이 전계 효과 트랜지스터들의 2차원 어레이 내의 각자의 전계 효과 트랜지스터의 소스 전극(52)에 전기적으로 접속되도록, 구성될 수 있다.
예시적인 예에서, 커패시터 구조물(98) 및 메모리-레벨 유전체 재료 층(90)이 접속-레벨 유전체 재료 층(70, 80) 위에 형성될 수 있다. 예를 들어, 금속성 재료 또는 고농도 도핑된 반도체 재료일 수 있는 제1 전도성 재료를 퇴적 및 패터닝함으로써, 제1 전극(92)(제1 커패시터 플레이트로도 지칭됨)이 제2 소스 접속 패드(84)의 상부 표면 상에 형성될 수 있다. 실리콘 질화물 및/또는 유전체 금속 산화물(예컨대, 알루미늄 산화물, 란탄 산화물 및/또는 하프늄 산화물)과 같은 노드 유전체 재료의 퇴적에 의해 노드 유전체 층(94)이 각각의 제1 전극(92) 상에 형성될 수 있다. 금속성 재료 또는 고농도 도핑된 반도체 재료일 수 있는 제2 전도성 재료의 퇴적 및 패터닝에 의해 제2 전극(96)(제2 커패시터 플레이트 또는 접지-측 플레이트로도 지칭됨)이 노드 유전체의 물리적으로 노출된 표면 상에 형성될 수 있다. 제1 전극(92)과 제2 전극(96) 사이에 위치된 노드 유전체 층(94)의 각각의 부분은 노드 유전체를 구성한다. 제1 전극(92), 노드 유전체(노드 유전체 층(94)의 일부임) 및 제2 전극(96)의 각각의 인접한 조합은 커패시터 구조물(98)을 구성할 수 있다. 메모리-레벨 유전체 재료 층(90)이 커패시터 구조물(98) 위에 형성될 수 있다. 커패시터 구조물(98)의 각각은 메모리-레벨 유전체 재료 층(90) 내에 형성될 수 있고 이에 의해 측방향으로 둘러싸일 수 있다.
하나의 실시예에서, 제1 전극(92)의 각각은 소스 전극(52) 중 각자의 소스 전극에 전기적으로 접속될 수 있다(즉, 전기적으로 접속됨). 제2 전극(96)의 각각은, 예를 들어 제2 전극(96)에 접촉하며 위의 금속성 플레이트(도시되지 않음)에 접속된 전도성 비아 구조물들(도시되지 않음)의 어레이를 형성함으로써, 전기적으로 접지될 수 있다. 일반적으로, 커패시터 구조물(98)이 비트 라인(78)의 상부 표면을 포함한 수평 평면 위에 형성될 수 있다. 커패시터 구조물(98)의 각각은 소스 전극(52) 중 각자의 소스 전극에 전기적으로 접속되는 노드를 포함한다. 따라서 메모리 셀(99)들의 2차원 어레이가 제공될 수 있다. 각각의 메모리 셀(99)은 각자의 액세스 트랜지스터(박막 트랜지스터 중의 하나임) 및 각자의 커패시터 구조물(98)을 포함한다. 각각의 메모리 셀(99)은 각자의 단위 셀 영역(UC) 내에 형성될 수 있다.
도 16a 내지 도 16e를 참조하면, 제1 예시적인 구조물의 제1 대안의 구성이 예시되며, 이는 도 15a 내지 도 15e에 예시된 커패시터 구조물들의 2차원 어레이 대신 저항성 메모리 구조물(198)들의 2차원 어레이를 형성함으로써 도 14a 내지 도 14e에 예시된 제1 예시적인 구조물로부터 도출될 수 있다. 이 실시예에서, 각각의 저항성 메모리 구조물(198)은, 각자의 제1 전극(192), 적어도 2개의 상이한 레벨의 전기 저항을 제공하는 재료를 포함하는 저항성 메모리 요소(194) 및 제2 전극(196)의 수직 스택을 포함할 수 있다. 각각의 저항성 메모리 요소(194)는 당해 기술분야에 공지된 임의의 저항성 메모리 요소를 포함할 수 있으며, 이는 위상 변화 메모리 재료 부분, 자기 터널 접합 셀, 산소-베이컨시 변조된 유전체 금속 산화물 부분(예컨대, 하프늄 산화물), 금속-절연체-전이(MIT; metal-insulator-transition) 재료 부분(예를 들어, VO2 또는 NbO2를 포함할 수 있음) 등을 포함한다. 제2 전극(196)은 필요에 따라 적합한 전압 소스 또는 전기 접지에 전기적으로 접속될 수 있다. 예시적인 예에서, 금속 플레이트(199)가 제2 전극(196)들의 2차원 어레이 위에 형성될 수 있다. 필요에 따라 대안의 전기 접속 방식이 사용될 수 있다. 따라서 메모리 셀(99)들의 2차원 어레이가 제공될 수 있다. 각각의 메모리 셀(99)은 각자의 액세스 트랜지스터(박막 트랜지스터 중의 하나임) 및 각자의 저항성 메모리 구조물(198)을 포함한다. 각각의 메모리 셀(99)은 각자의 단위 셀 영역(UC) 내에 형성될 수 있다.
일반적으로 말하면, 메모리 구조물들의 2차원 어레이가 본 개시의 전계 효과 트랜지스터들의 2차원 어레이 위에 또는 아래에 형성될 수 있다. 금속 상호접속 구조물(72, 74, 76, 78, 82, 84)은, 메모리 구조물들의 2차원 어레이 내의 각각의 메모리 구조물이 전계 효과 트랜지스터들의 2차원 어레이 내의 각자의 전계 효과 트랜지스터의 소스 전극(52)에 전기적으로 접속되도록, 전계 효과 트랜지스터들의 2차원 어레이 위에 또는 아래에 형성될 수 있다. 일부 실시예에서, 메모리 구조물들의 2차원 어레이는, 각자의 제1 커패시터 플레이트(예컨대, 제1 전극(92)), 각자의 노드 유전체(제1 커패시터 플레이트와 접촉하는 노드 유전체 층(94)의 부분임) 및 각자의 제2 커패시터 플레이트(예컨대, 제2 전극(96))를 포함한 커패시터 구조물들의 2차원 어레이; 또는 각자의 제1 전극(192), 적어도 2개의 상이한 레벨의 전기 저항을 제공하는 재료를 포함하는 저항성 메모리 요소(194) 및 제2 전극(196)을 포함한 저항성 메모리 구조물들의 2차원 어레이를 포함한다.
도 17을 참조하면, 게이트-레벨 절연 층(635) 위에 메모리 셀(99)들의 2차원 어레이의 형성 후의 제1 예시적인 구조물이 예시된다. 다양한 추가 금속 상호접속 구조물(632, 668)이, 게이트-레벨 절연 층(635), 유전체 층(40), 접속-레벨 유전체 재료 층(70, 80), 및 메모리-레벨 유전체 재료 층(90)에 형성될 수 있다. 추가 금속 상호접속 구조물(632, 668)은 예를 들어, 제2 금속 라인 구조물(628) 중 각자의 것의 상부 표면 상에 게이트-레벨 절연 층(635) 및 유전체 층(40)을 통해 형성될 수 있는 제2 금속 비아 구조물(632)을 포함할 수 있다. 또한, 추가 금속 상호접속 구조물(632, 668)은 예를 들어, 메모리-레벨 유전체 재료 층(90)의 상부 부분에 형성되는 금속 라인 구조물을 포함할 수 있으며, 이는 여기에서 제6 금속 라인 구조물(668)로 지칭된다.
추가 상호접속-레벨 유전체 재료 층 및 추가 금속 상호접속 구조물이 그 후에 형성될 수 있다. 예를 들어, 제7 금속 라인 구조물(678) 및 제6 금속 비아 구조물(672)을 매립한 제7 상호접속-레벨 유전체 재료 층(670)이 메모리-레벨 유전체 재료 층(90) 위에 형성될 수 있다. 본 개시는 7 레벨의 금속 라인 구조물이 사용되는 실시예를 사용하여 기재되어 있지만, 더 적거나 더 많은 수의 상호접속 레벨이 사용되는 실시예가 여기에서 명백하게 고려된다.
일반적으로, 소스 전극(52) 및 드레인 전극(56)의 상부 표면의 형상은 도 10a 내지 도 10d의 프로세싱 단계에서 제2 이방성 에칭 단계 동안 제2 유전체 스페이서 매트릭스 층(46)의 상부 에지에서의 챔퍼(chamfer)의 정도 및 기하형상에 따라 달라질 수 있다. 도 18a 내지 도 18c, 도 19a 내지 도 19c, 및 도 20a 내지 도 20c는, 도 10a 내지 도 10d의 프로세싱 단계에서 제2 이방성 에칭 단계 중의 프로세싱 조건의 변동으로 인해 발생할 수 있는, 프로세싱 단계 12a 내지 12e에서의 소스 전극(52) 및 드레인 전극(56)의 상부 표면의 형상의 변동을 예시한다.
도 18a 내지 도 18c는 소스 전극(52) 및 드레인 전극(56)의 형성 후의 제1 예시적인 구조물의 제2 대안의 구성을 예시한다. 제2 대안의 구성에서, 소스 전극(52) 및 드레인 전극(56)의 상부 표면은 라운딩된 직사각형의 각자의 형상을 가질 수 있다.
도 19a 내지 도 19c는 소스 전극(52) 및 드레인 전극(56)의 형성 후의 제1 예시적인 구조물의 제3 대안의 구성을 예시한다. 이 실시예에서, 도 10a 내지 도 10d의 프로세싱 단계에서 제2 이방성 에칭 단계 동안 제2 유전체 스페이서 매트릭스 층(46)의 상단 주변부에서의 챔퍼는 제1 예시적인 구조물의 제2 대안의 구성에서보다 더 심각할 수 있다. 제3 대안의 구성에서, 복합 유전체 매트릭스(43, 44, 46)와 접촉하는 소스 전극(52) 및 드레인 전극(56) 각각의 상단 주변부의 섹션은, 복합 유전체 매트릭스(43, 44, 46)와 접촉하는 소스 전극(52) 및 드레인 전극(56)의 상단 주변부의 전체 또는 대부분의(predominant) 부분이 만곡되도록, 각자의 곡면 프로파일을 가질 수 있다.
도 20a 내지 도 20c는 소스 전극(52) 및 드레인 전극(56)의 형성 후의 제1 예시적인 구조물의 제4 대안의 구성을 예시한다. 이 실시예에서, 각각의 이산 유전체 템플릿 구조물(42T)은, 소스 전극(52) 및 드레인 전극(56)이 형성될 영역이 전극-간 유전체 스페이서(42)가 후속 형성될 영역보다 제2 수평 방향 hd2을 따른 더 큰 폭을 갖도록, 비-직사각형 수평 단면 형상으로 형성될 수 있다. 제4 대안의 구성에서, 제2 수평 방향 hd2을 따라 측방향으로 돌출한 소스 전극(52) 및 드레인 전극(56) 각각의 단부 부분은 라운딩된 수평 단면 프로파일을 가질 수 있다.
도 18a 내지 도 18c, 도 19a 내지 도 19c, 및 도 20a 내지 도 20c를 집합적으로 참조하면, 이산 유전체 템플릿 구조물(42T)의 수평 단면 형상, 및 소스 전극(52) 및 드레인 전극(56)의 수평 단면 형상은, 전계 효과 트랜지스터의 디바이스 성능을 최적화하도록 선택될 수 있다. 일반적으로, 에칭 마스크 재료 부분(71)은 제2 수평 방향 hd2을 따라 측방향으로 연장되는 직선 에지를 갖도록 형성될 수 있다. 이 실시예에서, 소스 전극(52) 또는 드레인 전극(56)과 접촉하는 전극-간 유전체 스페이서(42)의 수직 측벽 전체는 각자의 유클리드 수직 평면 내에, 즉 곡률 없는 각자의 수직 평면 내에 위치될 수 있다.
복합 유전체 매트릭스(43, 44, 46)의 상부 표면, 전극-간 유전체 스페이서(42)의 상부 표면, 및 소스 전극(52) 및 드레인 전극(56)의 상부 표면은 제2 수평 평면 HP2과 같은 동일한 수평 평면 내에 형성될 수 있다. 하나의 실시예에서, 전극-간 유전체 스페이서(42)와 소스 전극(52) 사이의 각각의 계면 전체는 직선이며 수직일 수 있고, 각자의 수직 유클리드 평면 내에 위치될 수 있다. 하나의 실시예에서, 전극-간 유전체 스페이서(42)와 드레인 전극(56) 사이의 각각의 계면 전체는 직선이며 수직일 수 있고, 각자의 수직 유클리드 평면 내에 위치될 수 있다. 하나의 실시예에서, 소스 전극(52)의 각각과 복합 유전체 매트릭스(43, 44, 46) 사이의 적어도 하나의 그리고/또는 각각의 계면은, 제2 유전체 스페이서 매트릭스 층(46)의 수평 상부 표면의 에지로부터 아랫쪽으로 연장된 곡면의 테이퍼드 계면 세그먼트, 및 곡면의 테이퍼드 계면 세그먼트의 하부 에지에 접하며 복합 유전체 매트릭스(43, 44, 46)의 하부 표면으로 아랫쪽으로 연장된 수직 계면 세그먼트를 포함한다. 하나의 실시예에서, 드레인 전극(56)의 각각과 복합 유전체 매트릭스(43, 44, 46) 사이의 적어도 하나의 그리고/또는 각각의 계면은, 제2 유전체 스페이서 매트릭스 층(46)의 수평 상부 표면의 에지로부터 아랫쪽으로 연장된 곡면의 테이퍼드 계면 세그먼트, 및 곡면의 테이퍼드 계면 세그먼트의 하부 에지에 접하며 복합 유전체 매트릭스(43, 44, 46)의 하부 표면으로 아랫쪽으로 연장된 수직 계면 세그먼트를 포함한다.
도 21a 내지 도 21c를 참조하면, 인-프로세스 게이트-레벨 절연 층(635’)의 형성을 생략함으로써 그리고 메모리 구조물(98, 198)들의 2차원 어레이를 형성함으로써 도 1에 예시된 제1 예시적인 구조물로부터 본 개시의 제2 실시예에 따른 제2 예시적인 구조물이 도출될 수 있다. 메모리 구조물(98, 198)들의 2차원 어레이는 커패시터 구조물(98)들의 2차원 어레이 또는 저항성 메모리 구조물(198)들의 2차원 어레이를 포함할 수 있다. 메모리 구조물(98, 198)들의 2차원 어레이의 컴포넌트는 메모리 구조물(98, 198)의 제1 전극(92, 192)이 맨 위에 형성되도록 수직으로 배열될 수 있다. 이 실시예에서, 후속 형성될 금속 상호접속 구조물(예컨대, 소스 접속 비아 구조물(82))의 서브세트가 메모리 구조물(98, 198)의 제1 전극(92, 192) 중 각자의 것의 상부 표면에 접촉할 수 있다. 일반적으로, 메모리 구조물(98, 198)들의 2차원 어레이는 메모리-레벨 유전체 재료 층(90) 내에 형성될 수 있다.
접속-레벨 유전체 재료 층(70, 80)은 메모리-레벨 유전체 재료(90) 위에 형성될 수 있고, 금속 상호접속 구조물(72, 74, 76, 78, 82, 84)은 접속-레벨 유전체 재료 층(70, 80) 내에 형성될 수 있다. 예를 들어, 적어도 하나의 제2 접속-레벨 유전체 재료 층(80) 및 제2 상부-레벨 금속 상호접속 구조물(82)이 메모리-레벨 유전체 재료 층(90) 위에 형성될 수 있다. 적어도 하나의 제2 접속-레벨 유전체 재료 층(80)은, 소스 접속 비아 구조물(82)이 수직으로 관통해 연장되는 제2 비아-레벨 유전체 재료 층을 포함할 수 있다. 소스 콘택 비아 구조물(82)의 각각은 메모리 구조물(98, 198)의 각자의 제1 전극에 접촉할 수 있다.
적어도 하나의 제1 접속-레벨 유전체 재료 층(70) 및 선택적 에칭 정지 유전체 층(171)이 그 후에 형성될 수 있다. 제1 접속-레벨 금속 상호접속 구조물(72, 74, 76, 78)이 적어도 하나의 제1 접속-레벨 유전체 재료 층(70) 및 선택적 에칭 정지 유전체 층(171)에 형성될 수 있다. 적어도 하나의 제1 접속-레벨 유전체 재료 층(70)은, 소스 접속 패드(74) 및 비트 라인(78)이 형성되는 제1 라인-레벨 유전체 재료 층, 및 소스 콘택 비아 구조물(72) 및 드레인 콘택 비아 구조물(76)이 수직으로 관통해 연장되는 제1 비아-레벨 유전체 재료 층을 포함할 수 있다.
일반적으로, 소스 콘택 비아 구조물(72)은 소스 전극(52) 상에 형성될 수 있고, 드레인 콘택 비아 구조물(76)은 드레인 전극(56) 상에 형성될 수 있다. 비트 라인(78)은, 비트 라인(78)의 각각이 워드 라인(3)의 길이 방향에 수직인 수평 방향을 따라 측방향으로 연장되도록, 드레인 콘택 비아 구조물(76) 상에 형성될 수 있다. 비트 라인(78)은 제2 수평 방향 hd2과는 상이한 수평 방향(예컨대, 제1 수평 방향 hd1)을 따라 측방향으로 연장될 수 있다. 하나의 실시예에서, 활성 층(20)의 각각은, 제1 수평 방향 hd1에 평행한 제1 변을 가지며 제2 수평 방향 hd2에 평행한 제2 변을 갖는 직사각형 수평-단면 형상을 가질 수 있다.
소스-접속 금속 상호접속 구조물(72, 74, 82)은 접속-레벨 유전체 재료 층(70, 80) 내에 형성될 수 있고, 메모리 구조물(98, 198)의 각각의 제1 전극을 후속 형성될 각자의 소스 전극에 전기적으로 접속시키는데 사용될 수 있다. 이 실시예에서, 각각의 소스 콘택 비아 구조물(72)은 소스 전극이 나중에 형성될 위치에서 에칭 정지 유전체 층(171)을 통해 형성될 수 있다. 마찬가지로, 드레인-접속 금속 상호접속 구조물(76, 78)은 접속-레벨 유전체 재료 층(70, 80) 내에 형성될 수 있고, 비트 라인(78)을 후속 형성될 드레인 전극의 각자의 서브세트에 전기적으로 접속시키는데 사용될 수 있다. 이 실시예에서, 각각의 드레인 콘택 비아 구조물(78)은 드레인 전극이 나중에 형성될 위치에서 에칭 정지 유전체 층(171)을 통해 형성될 수 있다. 소스 콘택 비아 구조물(72)은 소스 콘택 비아 구조물(78)들의 2차원 주기적 어레이로서 형성될 수 있고, 드레인 콘택 비아 구조물(76)은 드레인 콘택 비아 구조물(76)들의 2차원 주기적 어레이로서 형성될 수 있다.
도 22a 내지 도 22c를 참조하면, 유전체 템플릿 재료 층(42L) 및 하드 마스크 층(47L)이 소스 콘택 비아 구조물(78)들의 2차원 주기적 어레이 및 드레인 콘택 비아 구조물(76)들의 2차원 주기적 어레이 위에 형성될 수 있다. 도 4a 내지 도 4c의 프로세싱 단계들이 유전체 템플릿 재료 층(42L) 및 하드 마스크 층(47L)을 형성하는데 사용될 수 있다. 유전체 템플릿 재료 층(42L) 및 하드 마스크 층(47L)의 각각은 본 개시의 제1 실시예에서와 동일한 재료 조성 및 동일한 두께 범위를 가질 수 있다.
도 23a 내지 도 23c를 참조하면, 하드 마스크 층(47L) 및 유전체 템플릿 재료 층(42L)을 패터닝된 하드 마스크 층(47) 및 이산 유전체 템플릿 구조물(42T)들의 2차원 주기적 어레이로 패터닝하도록 도 5a 내지 도 5c의 프로세싱 단계들이 수행될 수 있다. 이산 유전체 템플릿 구조물(42T)의 하부 표면은 제1 수평 평면 HP1 내에 위치될 수 있고, 이산 유전체 템플릿 구조물(42T)의 상부 표면은 제2 수평 평면 HP2 내에 위치될 수 있다. 이 프로세싱 단계에서 제2 예시적인 구조물 내에 연속 활성 층이 존재하지 않기 때문에, 이방성 에칭 프로세스는 유전체 템플릿 재료 층(42L)의 이산 유전체 템플릿 구조물(42T)로의 패터닝 동안 에칭 정지 구조물로서 에칭 정지 유전체 층(171)을 사용할 수 있다.
도 24a 내지 도 24c를 참조하면, 에칭 정지 유전체 라이너(43) 및 제1 유전체 스페이서 매트릭스 층(44)을 퇴적 및 평탄화하도록 도 6a 내지 도 6c의 프로세싱 단계들이 수행될 수 있다. 패터닝된 하드 마스크 층(47)은 선택적으로 제거될 수 있다. 제1 유전체 스페이서 매트릭스 층(44)의 상부 표면은 이산 유전체 템플릿 구조물(42T)들의 2차원 주기적 어레이의 상부 표면과 공면일(coplanar) 수 있거나, 실질적으로 공면일 수 있다.
도 25a 내지 도 25c를 참조하면, 제1 유전체 스페이서 매트릭스 층(44)의 상부 표면을 수직으로 리세싱하도록 도 7a 내지 도 7c의 프로세싱 단계들이 수행될 수 있다. 제1 유전체 스페이서 매트릭스 층(44)의 리세싱된 상부 표면 위에 리세스 영역(45)이 형성될 수 있다.
도 26a 내지 도 26c를 참조하면, 제2 수평 평면 HP2 내에 상부 표면을 가질 수 있는 제2 유전체 스페이서 매트릭스 층(46)을 형성하도록 도 8a 내지 도 8c의 프로세싱 단계들이 수행될 수 있다. 복합 유전체 매트릭스(43, 44, 46)가 형성되며, 이는 이산 유전체 템플릿 구조물(42T)들의 2차원 어레이와 동일한 높이(즉, 수직 두께)를 가질 수 있다.
도 27a 내지 도 27d를 참조하면, 에칭 마스크 재료 층(71L), 적어도 하나의 선택적 패턴-전사 보조 층(73L, 75L) 및 포토레지스트 층(77)이 이산 유전체 템플릿 구조물(42T)들의 2차원 어레이 및 복합 유전체 매트릭스(43, 44, 46) 위에 순차적으로 형성될 수 있다. 도 9a 내지 도 9d의 프로세싱 단계들이 사용될 수 있다. 포토레지스트 층(77)은 도 9a 내지 도 9d를 참조하여 기재된 바와 동일한 방식으로 개구부를 갖도록 패터닝될 수 있다.
도 28a 내지 도 28d를 참조하면, 적어도 하나의 선택적 패턴-전사 보조 층(73L, 75L) 및 에칭 마스크 재료 층(71L)을 통해 그리고 제2 유전체 스페이서 매트릭스 층(46)의 재료에 대해 선택적인 이산 유전체 템플릿 구조물(42T)의 일부로 포토레지스트 층(77)에서의 패턴을 전사하도록 도 10a 내지 도 10d의 프로세싱 단계들이 수행될 수 있다. 도 10a 내지 도 10d를 참조하여 상기에 기재된 바와 동일한 방식으로 이방성 에칭 프로세스가 수행될 수 있다. 소스 캐비티(51), 드레인 캐비티(59) 및 제2 유전체 스페이서 매트릭스 층(46) 각각의 수평 단면 프로파일 및 수직 단면 프로파일은 도 10a 내지 도 10d를 참조하여 상기에 기재된 바와 동일할 수 있다.
도 29a 내지 도 29d를 참조하면, 소스 캐비티(51) 및 드레인 캐비티(59)에 그리고 에칭 마스크 재료 부분(71)(즉, 에칭 마스크 재료 층(71L)의 패터닝된 부분), 전극-간 유전체 스페이서(42)들의 2차원 어레이, 및 복합 유전체 매트릭스(43, 44, 46) 위에 적어도 하나의 금속성 재료를 퇴적하도록 도 11a 내지 도 11d의 프로세싱 단계들이 수행될 수 있다. 예를 들어, 적어도 하나의 금속성 재료는 금속성 라이너 층(53L) 및 금속성 충전 재료 층(54L)을 포함할 수 있다.
도 30a 내지 도 30e를 참조하면, 적어도 하나의 금속성 재료를 평탄화하도록 그리고 소스 전극(52) 및 드레인 전극(56)을 형성하도록 도 12a 내지 도 12e의 프로세싱 단계들이 수행될 수 있다. 소스 전극(52), 드레인 전극(56) 및 제2 유전체 스페이서 매트릭스 층(46) 각각의 수평 단면 프로파일 및 수직 단면 프로파일은 도 12a 내지 도 12e를 참조하여 상기에 기재된 바와 동일할 수 있다. 소스-스페이서-드레인 조합(52, 42, 56)들의 2차원 어레이가 형성된다.
복합 유전체 매트릭스(43, 44, 46)의 상부 표면, 전극-간 유전체 스페이서(42)의 상부 표면, 및 소스 전극(52) 및 드레인 전극(56)의 상부 표면은 제2 수평 평면 HP2과 같은 동일한 수평 평면 내에 형성될 수 있다. 하나의 실시예에서, 전극-간 유전체 스페이서(42)와 소스 전극(52) 사이의 각각의 계면 전체는 직선이며 수직일 수 있고, 각자의 수직 유클리드 평면 내에 위치될 수 있다. 하나의 실시예에서, 전극-간 유전체 스페이서(42)와 드레인 전극(56) 사이의 각각의 계면 전체는 직선이며 수직일 수 있고, 각자의 수직 유클리드 평면 내에 위치될 수 있다. 하나의 실시예에서, 소스 전극(52)의 각각과 복합 유전체 매트릭스(43, 44, 46) 사이의 적어도 하나의 그리고/또는 각각의 계면은, 제2 유전체 스페이서 매트릭스 층(46)의 수평 상부 표면의 에지로부터 아랫쪽으로 연장된 곡면의 테이퍼드 계면 세그먼트, 및 곡면의 테이퍼드 계면 세그먼트의 하부 에지에 접하며 복합 유전체 매트릭스(43, 44, 46)의 하부 표면으로 아랫쪽으로 연장된 수직 계면 세그먼트를 포함한다. 하나의 실시예에서, 드레인 전극(56)의 각각과 복합 유전체 매트릭스(43, 44, 46) 사이의 적어도 하나의 그리고/또는 각각의 계면은, 제2 유전체 스페이서 매트릭스 층(46)의 수평 상부 표면의 에지로부터 아랫쪽으로 연장된 곡면의 테이퍼드 계면 세그먼트, 및 곡면의 테이퍼드 계면 세그먼트의 하부 에지에 접하며 복합 유전체 매트릭스(43, 44, 46)의 하부 표면으로 아랫쪽으로 연장된 수직 계면 세그먼트를 포함한다.
하나의 실시예에서, 복합 유전체 매트릭스(43, 44, 46)는, 제1 유전체 스페이서 매트릭스 층(44)의 하부 표면 및 측벽에 접촉하며 소스 전극(52) 및 드레인 전극(56) 각각의 하부 부분에 접촉하고 전극-간 유전체 스페이서(42) 각각의 하부 부분에 접촉하는 에칭 정지 유전체 라이너(43)를 포함한다. 하나의 실시예에서, 에칭 정지 유전체 라이너(43)는 전극-간 유전체 스페이서(42)의 하부 표면을 포함하는 동일한 수평 평면(즉, 제1 수평 평면 HP1) 내에 위치된 하부 표면을 가질 수 있다.
제2 예시적인 구조물에서, 소스 전극(52) 및 드레인 전극(56)의 형성 전에 메모리 구조물(98, 198)들의 2차원 어레이가 형성된다. 메모리 구조물(98, 198)들의 2차원 어레이 내의 각각의 메모리 구조물(98, 198)은 소스-스페이서-드레인 조합(52, 42, 56)들의 2차원 어레이 내의 각자의 소스 전극(52)에 전기적으로 접속된다.
도 31a 내지 도 31e를 참조하면, 복합 유전체 매트릭스(43, 44, 46) 및 소스-스페이서-드레인 조합(52, 42, 56)들의 2차원 어레이 위에 연속 활성 층이 퇴적될 수 있다. 연속 활성 층은 활성 층(20)들의 2차원 주기적 어레이로 나중에 패터닝될 수 있으며, 이는 제1 예시적인 구조물에서의 활성 층(20)과 동일한 재료 조성 및 동일한 두께 범위를 가질 수 있다. 하나의 실시예에서, 활성 층(20)들의 2차원 어레이는, 활성 층(20)들의 2차원 어레이 내의 각각의 활성 층(20)이 소스 전극(52) 및 드레인 전극(56)의 각자의 쌍의 상부 표면 바로 상에 형성되도록, 소스 전극(52) 및 드레인 전극(56) 위에 형성될 수 있다. 하나의 실시예에서, 활성 층(20)들의 2차원 어레이 내의 각각의 활성 층(20)의 하부 표면은 복합 유전체 매트릭스(43, 44, 46)의 상부 표면을 포함한 수평 평면 내에 위치될 수 있다. 하나의 실시예에서, 소스-스페이서-드레인 조합(52, 42, 56)들의 2차원 어레이 내의 각각의 소스-스페이서-드레인 조합(52, 42, 56)은 활성 층(20)들의 2차원 어레이 내의 각자의 활성 층(20)의 수평 표면에 접촉한다.
하나의 실시예에서, 활성 층(20)의 각각은 동일한 수평 단면 형상을 가질 수 있으며, 이는 각자의 아래의 소스-스페이서-드레인 조합(52, 42, 56)의 전체 상부 영역을 커버하는 직사각형 형상일 수 있다. 하나의 실시예에서, 각각의 활성 층(20)의 측벽은 서로 접촉하지 않으며 아래의 소스-스페이서-드레인 조합(52, 42, 56)의 상부 표면의 주변부로부터 바깥쪽으로 측방향으로 오프셋될 수 있다. 활성 층(20)의 이웃하는 쌍 사이의 갭은 1 nm 내지 40 nm, 예컨대 2 nm 내지 20 nm 범위 내일 수 있지만, 더 작고 더 큰 치수도 또한 갭에 사용될 수 있다.
도 32a 내지 도 32e를 참조하면, 게이트 유전체 층(10) 및 게이트 전극(15)이 활성 층(20)들의 2차원 어레이 위에 형성될 수 있다. 게이트 유전체 층(10)은 본 개시의 제1 실시예의 게이트 유전체 층(10)과 동일한 재료 조성 및 동일한 두께 범위를 가질 수 있다. 게이트 전극(15)은 활성 층(20)들의 각자의 열 위의 제2 수평 방향 hd2을 따라 측방향으로 연장될 수 있다. 제1 수평 방향 hd1을 따른 게이트 전극(15)의 측방 범위 및 평면도에서 각자의 아래의 활성 층(20)과의 각각의 게이트 전극(15)의 영역 중첩은 제1 예시적인 구조물에서와 동일하거나 대략 동일할 수 있다.
제2 실시예에서, 게이트 전극(15)은 이산 유전체 템플릿 구조물(42T)들의 2차원 어레이, 소스 전극(52) 및 드레인 전극(56)의 형성 후에 형성될 수 있다. 활성 층(20)들의 2차원 어레이 내의 활성 층(20)의 하부 표면 및 제2 유전체 스페이서 매트릭스 층(46)과 접촉하는 게이트 유전체 층(10)의 하부 표면의 세그먼트는 소스 전극(52) 및 드레인 전극(56)과 제2 유전체 스페이서 매트릭스 층(46)의 상부 표면과 동일한 수평 평면(예컨대, 제2 수평 평면 HP2) 내에 위치될 수 있다.
도 33a 내지 도 33e를 참조하면, 메모리 셀(99)들의 2차원 어레이를 제공하도록 게이트-레벨 절연 층(635)이 게이트 전극(15) 위에 퇴적 및 평탄화될 수 있다.
도 1 내지 도 33e를 집합적으로 참조하면, 메모리 구조물(98, 198)들의 2차원 어레이가, 전계 효과 트랜지스터들의 2차원 어레이(박막 트랜지스터들의 2차원 어레이를 포함할 수 있음) 위에 또는 아래에 형성될 수 있다. 메모리 구조물(98, 198)들의 2차원 어레이 내의 각각의 메모리 구조물(98, 198)이 전계 효과 트랜지스터들의 2차원 어레이 내의 각자의 전계 효과 트랜지스터의 소스 전극(52)에 전기적으로 접속되도록, 금속 상호접속 구조물(72, 74, 76, 78, 82, 84)이 전계 효과 트랜지스터의 2차원 어레이 위에 또는 아래에 형성될 수 있다.
전계 효과 트랜지스터들의 2차원 어레이 내에서, 활성 층(20)들의 2차원 어레이가 소스-스페이서-드레인 조합(52, 42, 56)들의 2차원 어레이 위에 있거나 아래에 있다. 하나의 실시예에서, 소스 전극(52), 드레인 전극(56) 및 전극-간 유전체 스페이서(42)의 각각의 인접한 조합은 활성 층(20)들의 2차원 어레이로부터 선택된 활성 층(20), 게이트 유전체 층(10) 및 게이트 전극(15)의 각자의 스택의 수평 표면과 접촉한다.
게이트 전극(15)은 이산 유전체 템플릿 구조물(42T)들의 2차원 어레이, 소스 전극(52) 및 드레인 전극(56)의 형성 전에 또는 후에 형성될 수 있다. 활성 층(20)들의 2차원 어레이는, 활성 층(20)의 각각이 소스 전극(52) 중 각자의 소스 전극 내의 그리고 드레인 전극(56) 중 각자의 드레인 전극과의 영역 중첩을 갖도록, 소스 전극(52) 및 드레인 전극(56)의 형성 전에 또는 후에 형성될 수 있다. 활성 층(20)들의 2차원 어레이 내의 각각의 활성 층(20)의 하부 표면은 복합 유전체 매트릭스(43, 44, 46)의 상부 표면 또는 복합 유전체 매트릭스(43, 44, 46)의 하부 표면을 포함한 수평 평면 내에 위치될 수 있다. 수평 평면은 상기에 기재된 제1 수평 평면 HP1 또는 상기에 기재된 제2 수평 평면 HP2일 수 있다.
도 34a 내지 도 34c를 참조하면, 본 개시의 제3 실시예에 따른 제3 예시적인 구조물은 도 2a 내지 도 2c에 예시된 본 개시의 제1 실시예와 동일하거나 실질적으로 동일할 수 있다. 각각의 워드 라인(3)의 폭은 제2 수평 방향 hd2을 따라 균일할 수 있고, 필요에 따라 최적화될 수 있다. 하나의 실시예에서, 각각의 워드 라인(3)의 폭은 후속 형성될 게이트 전극, 차단 유전체 층 및 전하 저장 요소의 스택의 제1 수평 방향 hd1을 따른 측방 치수보다 더 클 수 있다.
도 35a 내지 도 35c를 참조하면, 게이트 전극(15), 차단 유전체 층(152) 및 전하 저장 요소(154)의 스택들의 2차원 어레이가 워드 라인(3) 위에 형성될 수 있다. 예를 들어, 게이트 전극 재료 층, 연속적인 차단 유전체 층, 및 연속적인 전하 저장 재료 층이 워드 라인(3) 위에 퇴적될 수 있다. 포토레지스트 층(도시되지 않음)이 연속적인 전하 저장 재료 층 위에 적용될 수 있고, 평면도에서 워드 라인(3)의 영역 내에 위치된 이산 포토레지스트 재료 부분들의 2차원 어레이로 리소그래피 패터닝될 수 있다. 연속적인 전하 저장 재료 층, 연속적인 차단 유전체 층 및 게이트 전극 재료 층을 통해 포토레지스트 층에서의 패턴을 전사하도록 이방성 에칭 프로세스가 수행될 수 있다. 연속적인 전하 저장 재료 층은 전하 저장 요소(154)들의 2차원 어레이로 나누어질 수 있다. 연속적인 차단 유전체 층은 차단 유전체 층(152)들의 2차원 어레이로 나누어질 수 있다. 게이트 전극 재료 층은 게이트 전극(15)들의 2차원 어레이로 나누어질 수 있다. 게이트 전극(15), 차단 유전체 층(154) 및 전하 저장 요소(154)의 각각의 스택 내에서, 게이트 전극(15), 차단 유전체 층(152) 및 전하 저장 요소(154)의 측벽은 수직으로 일치할 수 있으며, 즉 동일한 수직 평면 내에 위치될 수 있다.
각각의 게이트 전극(15)은 적어도 하나의 금속성 재료와 같은 적어도 하나의 전도성 재료를 포함한다. 각각의 게이트 전극(15)의 두께는 10 nm 내지 150 nm, 예컨대 30 nm 내지 100 nm 범위 내일 수 있지만, 더 작고 더 큰 두께도 또한 사용될 수 있다. 각각의 차단 유전체 층(152)은 전자 터널링을 효과적으로 막을 수 있는 적어도 하나의 유전체 재료를 포함한다. 예를 들어, 각각의 차단 유전체 층(152)은 실리콘 산화물 및/또는 유전체 금속 산화물(예컨대, 알루미늄 산화물)을 포함할 수 있다. 각각의 차단 유전체 층(152)의 두께는 5 nm 내지 30 nm, 예컨대 8 nm 내지 15 nm 범위 내일 수 있지만, 더 작고 더 큰 두께도 또한 사용될 수 있다. 각각의 전하 저장 요소(154)는 그 안에 전기 전하를 보유할 수 있는 재료를 포함한다. 예를 들어, 각각의 전하 저장 요소(154)는 유전체 전하 트래핑 재료(예컨대 실리콘 질화물)를 포함할 수 있거나, 또는 플로팅 게이트 재료(반도체 재료 또는 금속성 재료를 포함할 수 있음)를 포함할 수 있다. 각각의 전하 저장 요소(154)의 두께는 5 nm 내지 100 nm, 예컨대 10 nm 내지 30 nm 범위 내일 수 있지만, 더 작고 더 큰 두께도 또한 사용될 수 있다. 추가 절연 재료 층(여기에서 게이트-전극-레벨 절연 층으로 지칭됨)이 인-프로세스 게이트-레벨 절연 층(635’) 위에 퇴적될 수 있고, 게이트-레벨 절연 층(635)을 제공하도록 인-프로세스 게이트-레벨 절연 층(635’)으로 통합될 수 있다.
도 36a 내지 도 36e를 참조하면, 게이트 유전체 층(10) 대신 터널링 유전체 층(156)이 사용된다는 수정과 함께 도 4a-4c 내지 도 12a-12e의 프로세싱 단계들이 수행될 수 있다. 터널링 유전체 층(156)은, 그를 통한 전하 캐리어의 터널링을 가능하게 하는 게이트 유전체 층의 유형이다. 따라서, 터널링 유전체 층(156)은 전하 캐리어(예컨대 전자 또는 정공)가 터널링할 수 있는 유전체 재료를 포함한다. 당해 기술분야에 공지된 임의의 터널링 유전체 재료가 터널링 유전체 층(156)에 사용될 수 있다. 예시적인 예에서, 터널링 유전체 층(156)은 실리콘 산화물, 또는 제1 실리콘 산화물 층, 실리콘 산화질화물 층 및 제2 실리콘 산화물 층의 층 스택(당해 기술분야에서 ONO 스택으로 알려짐)을 포함할 수 있다. 터널링 유전체 층(156)의 두께는 1 nm 내지 6 nm, 예컨대 2 nm 내지 4 nm 범위 내일 수 있지만, 더 작고 더 큰 두께도 또한 사용될 수 있다.
소스 전극(52), 드레인 전극(56) 및 제2 유전체 스페이서 매트릭스 층(46) 각각의 수평 단면 프로파일 및 수직 단면 프로파일은 제1 및 제2 예시적인 구조물에서와 동일할 수 있다. 일반적으로, 터널링 유전체 층(156), 전하 저장 요소(154) 및 차단 유전체 층(152)을 포함한 스택이, 게이트 전극(15) 각각과, 소스 전극(52) 및 드레인 전극(56)으로부터 선택된 소스 전극(52) 및 드레인 전극(56)의 각자의 이웃하는 쌍 사이에 형성된다. 층 스택(15, 152, 154)들의 2차원 어레이가 터널링 유전체 층(156) 아래에 제공된다. 층 스택(15, 152 154)의 각각은 전하 저장 요소(154), 차단 유전체 층(152) 및 게이트 전극(15)을 포함하고, 터널링 유전체 층(156)에 의해 활성 층(20)들의 2차원 어레이 내의 각자의 활성 층(20)으로부터 이격된다.
복합 유전체 매트릭스(43, 44, 46)의 하부 표면 및 활성 층(20)들의 2차원 어레이 내의 활성 층(20)의 하부 표면은 동일 수평 평면, 예컨대 제1 수평 평면 HP1 내에 위치된다. 활성 층(20)들의 2차원 어레이 내의 각각의 활성 층(20)의 하부 표면은 복합 유전체 매트릭스(43, 44, 46)의 하부 표면을 포함한 수평 평면, 예컨대 제1 수평 평면 HP1 내에 위치된다. 소스-스페이서-드레인 조합(52, 42, 56)들의 2차원 어레이 내의 각각의 소스-스페이서-드레인 조합(52, 42, 56)은 활성 층(20)들의 2차원 어레이 내의 각자의 활성 층(20)의 수평 표면(예컨대 상부 표면)에 접촉한다.
그 후에, 접속-레벨 유전체 재료 층(도시되지 않음)이 소스 전극(52) 및 드레인 전극(56) 위에 형성될 수 있고, 금속 상호접속 구조물(도시되지 않음)이 소스 전극(52) 및 드레인 전극(56)에의 전기적 접속을 제공하도록 접속-레벨 유전체 재료 층에 형성될 수 있다. 하나의 실시예에서, 각각의 소스 전극(52)은 CMOS 회로부(700)에서의 각자의 노드에 의해 전기적으로 바이어싱될 수 있고, 각각의 드레인 전극(52)은 CMOS 회로부(700)에서의 각자의 노드에 의해 전기적으로 바이어싱될 수 있다. 예시적인 예에서, 소스 전극(52)은 전기적으로 접지될 수 있고, 드레인 전극(56)은 CMOS 회로부(700) 내의 비트 라인 드라이버에 접속될 수 있다.
도 37a 내지 도 37e를 참조하면, 도 21a 내지 도 21c의 프로세싱 단계에서 메모리 구조물(98, 198)들의 2차원 어레이의 형성을 생략함으로써, 각각의 소스 전극(52)이 CMOS 회로부(700)에서의 각자의 노드에 전기적으로 접속되도록 소스 접속 비아 구조물(82, 184)에 대한 전기적 접속을 수정함으로써, 게이트 유전체 층(10) 대신 터널링 유전체 층(156)을 형성함으로써, 그리고 제2 예시적인 구조물에 사용된 게이트 전극(15) 대신 층 스택(15, 152, 154)들의 2차원 어레이를 형성함으로써, 도 32a 내지 도 32e에 예시된 제2 예시적인 구조물로부터 본 개시의 제4 실시예에 따른 제4 예시적인 구조물이 도출될 수 있다. 따라서, 각각의 소스 전극(52)은 CMOS 회로부(700)에서의 각자의 노드에 의해 전기적으로 바이어싱될 수 있고, 각각의 드레인 전극(52)은 CMOS 회로부(700)에서의 각자의 노드에 의해 전기적으로 바이어싱될 수 있다. 예시적인 예에서, 소스 전극(52)은 전기적으로 접지될 수 있고, 드레인 전극(56)은 CMOS 회로부(700) 내의 비트 라인 드라이버에 접속될 수 있다.
터널링 유전체 층(156)은 그를 통한 전하 캐리어의 터널링을 가능하게 하는 게이트 유전체 층의 유형이다. 제4 예시적인 구조물에서의 터널링 유전체 층(156)은 제3 예시적인 구조물에서의 터널링 유전체 층(156)과 동일한 재료 조성 및 동일한 두께 범위를 가질 수 있다. 제4 예시적인 구조물에서의 층 스택(15, 152, 154)들의 2차원 어레이는, 각각의 층 스택(15, 152, 154) 내의 층들의 수직 순서가 뒤바뀐 것을 제외하고는, 제3 예시적인 구조물에서의 층 스택(15, 152, 154)들의 2차원 어레이와 동일할 수 있거나 또는 실질적으로 동일할 수 있다. 하나의 실시예에서, 제4 예시적인 구조물에서의 층 스택(15, 152, 154)들의 2차원 어레이는, 연속적인 전하 저장 재료 층, 연속적인 차단 유전체 층 및 게이트 전극 재료 층을 순차적으로 퇴적하고 그 후에 패터닝함으로써, 형성될 수 있다.
소스 전극(52), 드레인 전극(56) 및 제2 유전체 스페이서 매트릭스 층(46) 각각의 수평 단면 프로파일 및 수직 단면 프로파일은 제1 및 제2 예시적인 구조물에서와 동일할 수 있다. 일반적으로, 터널링 유전체 층(156), 전하 저장 요소(154) 및 차단 유전체 층(152)을 포함한 스택이, 게이트 전극(15) 각각과, 소스 전극(52) 및 드레인 전극(56)으로부터 선택된 소스 전극(52) 및 드레인 전극(56)의 각자의 이웃하는 쌍 사이에 형성된다. 층 스택(154, 152, 15)들의 2차원 어레이가 터널링 유전체 층(156) 위에 제공된다. 층 스택(154, 152, 15)의 각각은 전하 저장 요소(154), 차단 유전체 층(152) 및 게이트 전극(15)을 포함하고, 터널링 유전체 층(156)에 의해 활성 층(20)들의 2차원 어레이 내의 각자의 활성 층(20)으로부터 이격된다.
하나의 실시예에서, 활성 층(20)들의 2차원 어레이 내의 활성 층(20)의 하부 표면 및 제2 유전체 스페이서 매트릭스 층(46)과 접촉하는 터널링 유전체 층(156)(전하 터널링을 가능하게 하는 게이트 유전체 층임)의 하부 표면의 세그먼트는, 소스 전극(52) 및 드레인 전극(56)의 상부 표면과 동일한 수평 평면(예컨대, 제2 수평 평면 HP2) 내에 위치된다. 하나의 실시예에서, 활성 층(20)들의 2차원 어레이 내의 각각의 활성 층(20)의 하부 표면은 복합 유전체 매트릭스(43, 44, 46)의 상부 표면을 포함한 수평 평면 내에 위치된다.
도 38a 내지 도 38e를 참조하면, 게이트-레벨 유전체 재료 층(635)이 층 스택(154, 152, 15)들의 2차원 어레이 위에 형성될 수 있다. 제2 수평 방향 hd2을 따라 측방향으로 연장된 라인 트렌치가, 게이트 전극(15)들의 열의 상부 표면이 각각의 라인 트렌치의 바닥에서 물리적으로 노출되도록, 게이트-레벨 유전체 재료 층(635)의 상부 부분 상에 형성될 수 있다. 적어도 하나의 전도성 재료가 라인 트렌치에 퇴적될 수 있고, 적어도 하나의 전도성 재료의 과도한 부분은 게이트-레벨 유전체 재료 층(635)의 상부 표면을 포함한 수평 평면 위로부터 제거될 수 있다. 적어도 하나의 전도성 재료의 남은 부분은 워드 라인(3)을 구성한다. 각각의 워드 라인(3)은 게이트 전극(15)들의 각자의 열에 접촉하고, 제2 수평 방향 hd2을 따라 측방향으로 연장된다.
앞서 기재된 예시적인 구조물들의 다양한 대안의 구성이 제공될 수 있다. 본 개시의 양상에 따르면, 제1 유전체 스페이서 매트릭스 층(44)은 둘보다 많은 유전체 재료를 퇴적하고 수직으로 리세싱함으로써 형성될 수 있다. 에칭 정지 유전체 라이너(43)는 다양한 대안의 구성 각각에서 사용될 수 있거나 사용되지 않을 수 있다. 후속 기재되는 대안의 구성의 예는 어떠한 에칭 정지 유전체 라이너(43)도 사용하지 않지만, 아래에 기재되는 대안의 구성에서의 수정과 함께 에칭 정지 유전체 라이너(43)가 사용되는 실시예가 여기에서 명시적으로 고려된다.
도 39를 참조하면, 제1 유전체 스페이서 서브층(44A) 및 제2 유전체 스페이서 서브층(44B)의 조합을 사용함으로써, 제1 예시적인 구조물, 또는 제1 예시적인 구조물의 앞서 기재된 대안의 구성 중의 임의의 구성으로부터, 제1 예시적인 구조물의 제5 대안의 구성이 도출될 수 있다. 제1 유전체 스페이서 서브층(44A)은, 이산 유전체 템플릿 구조물(42T)의 재료에 대해 선택적으로 수직으로 리세싱될 수 있는 임의의 유전체 재료를 포함할 수 있다. 제1 유전체 스페이서 서브층(44A)은, 트렌치(41)에 제1 유전체 스페이서 서브층 재료를 퇴적하고 제2 수평 평면 HP2 아래로 제1 유전체 스페이서 서브층(44A)의 상부 표면을 수직으로 리세싱함으로써, 형성될 수 있다. 제2 유전체 스페이서 서브층(44B)은, 이산 유전체 템플릿 구조물(42T)의 재료에 대해 선택적으로 수직으로 리세싱될 수 있는 임의의 유전체 재료를 포함할 수 있고, 제1 유전체 스페이서 서브층(44A)의 재료와는 상이하다. 제2 유전체 스페이서 서브층(44B)은, 제1 유전체 스페이서 서브층(44A)의 상부 표면 위에 트렌치(41)에 제2 유전체 스페이서 서브층 재료를 퇴적하고 제2 수평 평면 HP2 아래로 제2 유전체 스페이서 서브층(44B)의 상부 표면을 수직으로 리세싱함으로써, 형성될 수 있다. 제1 유전체 스페이서 서브층(44A) 및 제2 유전체 스페이서 서브층(44B)의 조합은 제1 유전체 스페이서 매트릭스 층(44)을 구성한다. 제2 유전체 스페이서 매트릭스 층(46)의 상부 표면이 제2 수평 평면 HP2 내에 위치되도록, 제2 유전체 스페이서 매트릭스 층(46)이 제1 유전체 스페이서 매트릭스 층(44) 위에 형성될 수 있다. 일반적으로, 제1 유전체 스페이서 서브층(44A) 및 제2 유전체 스페이서 서브층(44B)의 재료는, 앞서 기재된 실시예의 제1 유전체 스페이서 매트릭스 층(44)에 사용될 수 있는 임의의 재료로부터 선택될 수 있다.
도 40을 참조하면, 앞서 기재된 제2 예시적인 구조물에서의 제1 유전체 스페이서 매트릭스 층(44)을 제1 유전체 스페이서 서브층(44A) 및 제2 유전체 스페이서 서브층(44B)의 조합으로 대체함으로써, 제2 예시적인 구조물로부터 제2 예시적인 구조물의 대안의 구성이 도출될 수 있다. 제2 예시적인 구조물의 대안의 구성에서 제1 유전체 스페이서 서브층(44A) 및 제2 유전체 스페이서 서브층(44B)의 조합을 제공하도록, 도 39에 예시된 제1 예시적인 구조물의 제5 대안의 구성을 참조하여 기재된 프로세싱 단계가 사용될 수 있다.
도 41을 참조하면, 앞서 기재된 제3 예시적인 구조물에서의 제1 유전체 스페이서 매트릭스 층(44)을 제1 유전체 스페이서 서브층(44A) 및 제2 유전체 스페이서 서브층(44B)의 조합으로 대체함으로써, 제3 예시적인 구조물로부터 제3 예시적인 구조물의 대안의 구성이 도출될 수 있다. 제3 예시적인 구조물의 대안의 구성에서 제1 유전체 스페이서 서브층(44A) 및 제2 유전체 스페이서 서브층(44B)의 조합을 제공하도록, 도 39에 예시된 제1 예시적인 구조물의 제5 대안의 구성을 참조하여 기재된 프로세싱 단계가 사용될 수 있다.
도 42를 참조하면, 앞서 기재된 제4 예시적인 구조물에서의 제1 유전체 스페이서 매트릭스 층(44)을 제1 유전체 스페이서 서브층(44A) 및 제2 유전체 스페이서 서브층(44B)의 조합으로 대체함으로써, 제4 예시적인 구조물로부터 제4 예시적인 구조물의 대안의 구성이 도출될 수 있다. 제4 예시적인 구조물의 대안의 구성에서 제1 유전체 스페이서 서브층(44A) 및 제2 유전체 스페이서 서브층(44B)의 조합을 제공하도록, 도 39에 예시된 제1 예시적인 구조물의 제5 대안의 구성을 참조하여 기재된 프로세싱 단계가 사용될 수 있다.
도 43을 참조하면, 본 개시의 실시예에 따라 임의의 예시적인 구조물에 대한 대안의 구성이 예시된다. 도 43에 예시된 대안의 구성은 메모리 셀(99)들의 다수의 2차원 어레이들을 수직으로 적층함으로써 상기에 기재된 임의의 예시적인 구조물로부터 도출될 수 있다. 메모리 셀(99)들의 4개의 2차원 어레이들이 수직으로 적층되는 구성이 도 44에 예시되어 있지만, 메모리 셀(99)들의 2개, 3개, 5개, 또는 그 이상의 2차원 어레이들이 수직으로 적층되는 추가 구성이 여기에서 명시적으로 고려된다.
도 44를 참조하면, 제1 플로우차트는 본 개시의 실시예에 따라 반도체 디바이스를 제조하기 위한 일반 프로세싱 단계들의 제1 세트를 예시한다.
단계 4410과 도 1-3c 및 도 34a-35c를 참조하면, 기판 위에 게이트 전극(15)이 형성된다.
단계 4420과 도 4a-5c 및 도 36a-36e를 참조하면, 이산 유전체 템플릿 구조물(42T)들의 2차원 어레이가 형성된다. 이산 유전체 템플릿 구조물(42T)은 트렌치(41)에 의해 서로 이격된다.
단계 4430과 도 6a-7c, 도 36a-36e, 도 39 및 도 41을 참조하면, 트렌치(41)의 하부 부분에 제1 유전체 스페이서 재료를 퇴적함으로써 제1 유전체 스페이서 매트릭스 층(44)이 형성된다.
단계 4440과 도 8a-8c 및 도 36a-36e을 참조하면, 트렌치(41)의 상부 부분에 제2 유전체 스페이서 재료를 퇴적함으로써 제2 유전체 스페이서 매트릭스 층(46)이 형성된다.
단계 4450과 도 9a-10d 및 도 36a-36e를 참조하면, 소스 캐비티(51) 및 드레인 캐비티(59)의 쌍이 이산 유전체 템플릿 구조물(42T) 각각의 볼륨 내에 형성된다.
단계 4460과 도 11a-17, 도 18a-18c, 도 19a-19c, 도 20a-20c 및 도 36a-36e를 참조하면, 각각의 소스 캐비티(51) 및 각각의 드레인 캐비티(59)에 각각 소스 전극(52) 및 드레인 전극(56)이 형성된다.
도 45를 참조하면, 제2 플로우차트는 본 개시의 실시예에 따라 반도체 디바이스를 제조하기 위한 일반 프로세싱 단계들의 제2 세트를 예시한다.
단계 4510과 도 21a-23c 및 도 37a-37e를 참조하면, 이산 유전체 템플릿 구조물(42T)들의 2차원 어레이가 형성된다. 이산 유전체 템플릿 구조물(42T)은 트렌치(41)에 의해 서로 이격된다.
단계 4520과 도 24a-25c, 도 37a-37e, 도 40 및 도 42를 참조하면, 트렌치(41)의 하부 부분에 제1 유전체 스페이서 재료를 퇴적함으로써 제1 유전체 스페이서 매트릭스 층(44)이 형성된다.
단계 4530과 도 26a-26c 및 도 37a-37e을 참조하면, 트렌치(41)의 상부 부분에 제2 유전체 스페이서 재료를 퇴적함으로써 제2 유전체 스페이서 매트릭스 층(46)이 형성된다.
단계 4540과 도 27a-28d 및 도 37a-37e를 참조하면, 소스 캐비티(51) 및 드레인 캐비티(59)의 쌍이 이산 유전체 템플릿 구조물(42T) 각각의 볼륨 내에 형성된다.
단계 4550과 도 29a-30e 및 도 37a-37e를 참조하면, 각각의 소스 캐비티(51) 및 각각의 드레인 캐비티(59)에 각각 소스 전극(52) 및 드레인 전극(56)이 형성된다.
단계 4560과 도 31a-33e, 도 37a-37e, 및 도 38a-38e를 참조하면, 게이트 전극(15)이 소스 전극(52) 및 드레인 전극(56) 위에 형성된다.
모든 도면을 참조하여 그리고 본 개시의 다양한 실시예에 따라, 반도체 구조물이 제공되는데, 반도체 구조물은, 기판 위에 위치되며 복합 유전체 매트릭스(43, 44, 46)에 의해 서로 측방향으로 이격된 소스-스페이서-드레인 조합(52, 42, 56)들의 2차원 어레이 - 소스-스페이서-드레인 조합(52, 42, 56)들의 2차원 어레이로부터 선택된 각각의 소스-스페이서-드레인 조합(52, 42, 56)은 소스 전극(52) 및 드레인 전극(56)과 접촉하는 전극-간 유전체 스페이서(42)를 포함하고, 복합 유전체 매트릭스(43, 44, 46)는, 제1 유전체 스페이서 재료를 포함한 제1 유전체 스페이서 매트릭스 층(44), 및 제2 유전체 스페이서 재료를 포함하며 제1 유전체 스페이서 매트릭스 층 위에 있는 제2 유전체 스페이서 매트릭스 층(46)을 포함함 - ; 소스-스페이서-드레인 조합(52, 42, 56)들의 2차원 어레이 위에 있거나 아래에 있는 활성 층(20)들의 2차원 어레이; 게이트 유전체 층(10)에 의해 활성 층(20)들의 2차원 어레이로부터 이격된 게이트 전극(15); 및 메모리 구조물(98, 198)들의 2차원 어레이 - 메모리 구조물(98, 198)들의 2차원 어레이 내의 각각의 메모리 구조물(98, 198)은 소스-스페이서-드레인 조합(52, 42, 56)들의 2차원 어레이 내의 각자의 소스 전극(52)에 전기적으로 접속됨 - 를 포함한다.
모든 도면을 참조하여 그리고 본 개시의 다양한 실시예에 따라, 반도체 구조물이 제공되는데, 반도체 구조물은, 기판 위에 위치되며 복합 유전체 매트릭스(43, 44, 46)에 의해 서로 측방향으로 이격된 소스-스페이서-드레인 조합(52, 42, 56)들의 2차원 어레이 - 소스-스페이서-드레인 조합(52, 42, 56)들의 2차원 어레이로부터 선택된 각각의 소스-스페이서-드레인 조합(52, 42, 56)은 소스 전극(52) 및 드레인 전극(56)과 접촉하는 전극-간 유전체 스페이서(42)를 포함하고, 복합 유전체 매트릭스(43, 44, 46)는, 제1 유전체 스페이서 재료를 포함한 제1 유전체 스페이서 매트릭스 층(44), 및 제2 유전체 스페이서 재료를 포함하며 제1 유전체 스페이서 매트릭스 층 위에 있는 제2 유전체 스페이서 매트릭스 층(46)을 포함함 - ; 소스-스페이서-드레인 조합(52, 42, 56)들의 2차원 어레이 위에 있거나 아래에 있는 활성 층(20)들의 2차원 어레이; 및 층 스택(15, 152, 154)들의 2차원 어레이 - 층 스택(15, 152, 154)의 각각은 전하 저장 요소(154), 차단 유전체 층(152) 및 게이트 전극(15)을 포함하며, 터널링 유전체 층(156)에 의해 활성 층(20)들의 2차원 어레이 내의 각자의 활성 층(20)으로부터 이격됨 - 를 포함한다.
본 개시의 다양한 실시예는 복합 유전체 매트릭스(43, 44, 46)에 의해 서로 측방향으로 이격되어 있는 트랜지스터(예컨대, 박막 트랜지스터)들의 2차원 어레이를 제공하도록 사용될 수 있으며, 복합 유전체 매트릭스(43, 44, 46)에 의해 소스 전극(52) 및 드레인 전극(56)의 측방 범위가 제조 프로세스 동안 한정된다. 그리하여, 트랜지스터의 소스 전극(52) 및 드레인 전극(56)이 자가 정렬된다. 트랜지스터들의 2차원 어레이의 자가 정렬 특징은 향상된 제품 수율 및 감소된 성능 변동성의 제조를 제공한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 반도체 구조물을 형성하는 방법에 있어서,
기판 위에 이산 유전체 템플릿 구조물(discrete dielectric template structure)들의 2차원 어레이를 형성하는 단계 － 상기 이산 유전체 템플릿 구조물들은 트렌치들에 의해 서로 이격됨 － ;
상기 트렌치들의 하부 부분에 제1 유전체 스페이서 재료를 퇴적함으로써 제1 유전체 스페이서 매트릭스 층을 형성하는 단계;
상기 트렌치들의 상부 부분에 제2 유전체 스페이서 재료를 퇴적함으로써 제2 유전체 스페이서 매트릭스 층을 형성하는 단계;
상기 이산 유전체 템플릿 구조물들 각각의 볼륨 내에 소스 캐비티 및 드레인 캐비티 쌍을 형성하는 단계:
각각의 소스 캐비티 및 각각의 드레인 캐비티에 소스 전극 및 드레인 전극을 각각 형성하는 단계; 및
전계 효과 트랜지스터들의 2차원 어레이가 형성되도록, 상기 이산 유전체 템플릿 구조물들의 2차원 어레이의 형성 전에 또는 후에 게이트 전극들을 형성하는 단계
를 포함하는, 반도체 구조물을 형성하는 방법.
실시예 2. 실시예 1에 있어서,
개구부들의 2차원 어레이를 형성하도록 상기 이산 유전체 템플릿 구조물들의 2차원 어레이 및 상기 제2 유전체 스페이서 매트릭스 층 위에 포토레지스트 층을 적용하고 패터닝하는 단계; 및
상기 제2 유전체 스페이서 매트릭스 층의 재료에 대해 선택적으로, 상기 포토레지스트 층에서의 상기 개구부들의 영역 내에 위치되는 상기 이산 유전체 템플릿 구조물들의 부분을 이방성 에칭하는 단계
를 더 포함하는, 반도체 구조물을 형성하는 방법.
실시예 3. 실시예 2에 있어서,
상기 개구부들의 2차원 어레이에서의 각각의 개구부는, 상기 트렌치들의 제1 서브세트가 측방향으로 연장되는 제1 수평 방향을 따라 측방향으로 이격되어 있는 상기 이산 유전체 템플릿 구조물들로부터 선택된 이웃하는 쌍 위에, 그리고 상기 제2 유전체 스페이서 매트릭스 층의 부분 위에, 연속적으로 연장되는 각자의 영역을 갖는 것인, 반도체 구조물을 형성하는 방법.
실시예 4. 실시예 3에 있어서,
상기 포토레지스트 층은, 상기 개구부들이 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 측방향으로 연장되는 직선 에지를 갖는 라인 및 공간(line and space) 패턴으로 패터닝되고,
상기 포토레지스트 층에서의 각각의 개구부는, 상기 제2 수평 방향을 따라 배열되는 상기 이산 유전체 템플릿 구조물들의 제1 열(column) 위에 연장되는 제1 직선 에지, 및 상기 이산 유전체 템플릿 구조물들의 제2 열 위에 연장되는 제2 직선 에지를 가지며, 상기 제2 열은 상기 제1 수평 방향을 따라 상기 이산 유전체 템플릿 구조물들의 2차원 어레이의 피치 미만 만큼 상기 제1 열로부터 측방향으로 오프셋되는 것인, 반도체 구조물을 형성하는 방법.
실시예 5. 실시예 2에 있어서,
상기 제2 유전체 스페이서 매트릭스 층 위에 에칭 마스크 재료 층을 형성하는 단계;
상기 에칭 마스크 재료 층을 통해 상기 포토레지스트 층에서의 패턴을 전사하는 제1 이방성 에칭 단계를 수행함으로써 상기 에칭 마스크 재료 층을 패터닝하는 단계; 및
상기 제2 유전체 스페이서 매트릭스 층의 재료에 대해 선택적으로 상기 이산 유전체 템플릿 구조물들의 2차원 어레이의 재료를 에칭하는 제2 이방성 에칭 단계를 수행함으로써, 상기 패터닝된 에칭 마스크 재료 층에 의해 마스킹되지 않은 상기 이산 유전체 템플릿 구조물들의 부분을 이방성 에칭하는 단계
를 더 포함하는, 반도체 구조물을 형성하는 방법.
실시예 6. 실시예 5에 있어서,
상기 제2 이방성 에칭 단계 후의 상기 이산 유전체 템플릿 구조물들의 각각의 남은 부분은, 상기 소스 캐비티 중의 각자의 소스 캐비티와 상기 드레인 캐비티 중의 각자의 드레인 캐비티 사이에 위치되며 이에 물리적으로 노출된 전극-간 유전체 스페이서를 포함하고,
상기 방법은, 활성 층들의 2차원 어레이의 각각이 소스 전극들 중의 각자의 소스 전극 내의 그리고 드레인 전극들 중의 각자의 드레인 전극과의 영역 중첩(areal overlap)을 갖도록, 상기 소스 전극들 및 상기 드레인 전극들의 형성 전에 또는 후에 상기 활성 층들의 2차원 어레이를 형성하는 단계를 포함하고,
소스 전극, 드레인 전극 및 전극-간 유전체 스페이서의 각각의 인접한 조합은, 상기 활성 층들의 2차원 어레이로부터 선택된 활성 층, 게이트 유전체 층, 및 상기 게이트 전극들로부터 선택된 게이트 전극의 각자의 스택의 수평 표면에 접촉하는 것인, 반도체 구조물을 형성하는 방법.
실시예 7. 실시예 1에 있어서,
상기 게이트 전극들은 상기 이산 유전체 템플릿 구조물들의 2차원 어레이의 형성 전에 형성되고,
상기 방법은:
상기 게이트 전극들 위에 게이트 유전체 층, 연속적인 활성 층 및 유전체 템플릿 재료 층을 형성하는 단계; 및
상기 유전체 템플릿 재료 층 및 상기 연속적인 활성 층을 상기 이산 유전체 템플릿 구조물들의 2차원 어레이 및 활성 층들의 2차원 어레이의 스택으로 패터닝하는 단계
를 포함하는 것인, 반도체 구조물을 형성하는 방법.
실시예 8. 실시예 1에 있어서,
상기 게이트 전극들은 상기 이산 유전체 템플릿 구조물들의 2차원 어레이의 형성 후에 형성되고,
상기 방법은:
상기 소스 전극들 및 상기 드레인 전극들 위에 활성 층들의 2차원 어레이를 형성하는 단계 － 상기 활성 층들의 2차원 어레이 내의 각각의 활성 층은 소스 전극 및 드레인 전극의 각자의 쌍의 상부 표면 상에 바로 형성됨 － ; 및
상기 활성 층들의 2차원 어레이 위에 게이트 유전체 층을 형성하는 단계 － 상기 게이트 전극들은 상기 게이트 유전체 층 위에 형성됨 －
를 포함하는 것인, 반도체 구조물을 형성하는 방법.
실시예 9. 실시예 1에 있어서,
상기 전계 효과 트랜지스터들의 2차원 어레이 위에 또는 아래에 메모리 구조물들의 2차원 어레이를 형성하는 단계; 및
상기 메모리 구조물들의 2차원 어레이 내의 각각의 메모리 구조물이 상기 전계 효과 트랜지스터들의 2차원 어레이 내의 각자의 전계 효과 트랜지스터의 소스 전극에 전기적으로 접속되도록, 상기 전계 효과 트랜지스터들의 2차원 어레이 위에 또는 아래에 금속 상호접속 구조물을 형성하는 단계
를 더 포함하는, 반도체 구조물을 형성하는 방법.
실시예 10. 실시예 1에 있어서,
상기 게이트 전극들 각각과, 상기 소스 전극들 및 상기 드레인 전극들로부터 선택된 소스 전극 및 드레인 전극의 각자의 이웃하는 쌍 사이에, 터널링 유전체 층, 전하 저장 요소 및 차단 유전체 층을 포함한 스택을 형성하는 단계를 더 포함하는, 반도체 구조물을 형성하는 방법.
실시예 11. 반도체 구조물에 있어서,
기판 위에 위치되며, 복합 유전체 매트릭스에 의해 서로 측방향으로 이격된 소스-스페이서-드레인 조합들(source-spacer-drain combinations)의 2차원 어레이 － 상기 소스-스페이서-드레인 조합들의 2차원 어레이로부터 선택된 각각의 소스-스페이서-드레인 조합은, 소스 전극 및 드레인 전극과 접촉하는 전극-간 유전체 스페이서를 포함하고, 상기 복합 유전체 매트릭스는, 제1 유전체 스페이서 재료를 포함한 제1 유전체 스페이서 매트릭스 층, 및 제2 유전체 스페이서 재료를 포함하며 상기 제1 유전체 스페이서 매트릭스 층 위에 있는 제2 유전체 스페이서 매트릭스 층을 포함함 － ;
상기 소스-스페이서-드레인 조합들의 2차원 어레이 위에 있거나 아래에 있는 활성 층들의 2차원 어레이;
게이트 유전체 층에 의해 상기 활성 층들의 2차원 어레이로부터 이격되는 게이트 전극들; 및
메모리 구조물들의 2차원 어레이 － 상기 메모리 구조물들의 2차원 어레이 내의 각각의 메모리 구조물은 상기 소스-스페이서-드레인 조합들의 2차원 어레이 내의 각자의 소스 전극에 전기적으로 접속됨 －
를 포함하는, 반도체 구조물.
실시예 12. 실시예 11에 있어서,
상기 복합 유전체 매트릭스의 상부 표면, 상기 전극-간 유전체 스페이서들의 상부 표면, 및 상기 소스 전극들 및 상기 드레인 전극들의 상부 표면은 동일한 수평 평면 내에 위치되는 것인, 반도체 구조물.
실시예 13. 실시예 11에 있어서,
상기 전극-간 유전체 스페이서들과 상기 소스 전극들 사이의 각각의 계면 전체는 직선이고(straight),
상기 소스 전극들 각각과 상기 복합 유전체 매트릭스 사이의 적어도 하나의 계면은, 상기 제2 유전체 스페이서 매트릭스 층의 수평 상부 표면의 에지로부터 아랫쪽으로 연장된 곡면의 테이퍼드 계면(contoured and tapered interface) 세그먼트, 및 상기 곡면의 테이퍼드 계면 세그먼트의 하부 에지에 인접하며 상기 복합 유전체 매트릭스의 하부 표면으로 아랫쪽으로 연장된 수직 계면 세그먼트를 포함하는 것인, 반도체 구조물.
실시예 14. 실시예 11에 있어서,
상기 복합 유전체 매트릭스는, 상기 제1 유전체 스페이서 매트릭스 층의 하부 표면 및 측벽에 접촉하고 상기 소스 전극들 및 상기 드레인 전극들 각각의 하부 부분에 접촉하며 상기 전극-간 유전체 스페이서들 각각의 하부부분에 접촉하는 에칭 정지 유전체 라이너를 포함하는 것인, 반도체 구조물.
실시예 15. 실시예 11에 있어서,
상기 메모리 구조물들의 2차원 어레이는:
각자의 제1 커패시터 플레이트, 각자의 노드 유전체 및 각자의 제2 커패시터 플레이트를 포함한 커패시터 구조물들의 2차원 어레이; 또는
각자의 제1 전극, 적어도 2개의 상이한 레벨의 전기 저항을 제공하는 재료를 포함하는 저항성 메모리 요소 및 제2 전극을 포함한 저항성 메모리 구조물들의 2차원 어레이
를 포함하는 것인, 반도체 구조물.
실시예 16. 반도체 구조물에 있어서,
기판 위에 위치되며, 복합 유전체 매트릭스에 의해 서로 측방향으로 이격된 소스-스페이서-드레인 조합들의 2차원 어레이 － 상기 소스-스페이서-드레인 조합들의 2차원 어레이로부터 선택된 각각의 소스-스페이서-드레인 조합은, 소스 전극 및 드레인 전극과 접촉하는 전극-간 유전체 스페이서를 포함하고, 상기 복합 유전체 매트릭스는, 제1 유전체 스페이서 재료를 포함한 제1 유전체 스페이서 매트릭스 층, 및 제2 유전체 스페이서 재료를 포함하며 상기 제1 유전체 스페이서 매트릭스 층 위에 있는 제2 유전체 스페이서 매트릭스 층을 포함함 － ;
상기 소스-스페이서-드레인 조합들의 2차원 어레이 위에 있거나 아래에 있는 활성 층들의 2차원 어레이; 및
층 스택들의 2차원 어레이 － 상기 층 스택들의 각각은, 전하 저장 요소, 차단 유전체 층 및 게이트 전극을 포함하며, 터널링 유전체 층에 의해 상기 활성 층들의 2차원 어레이 내의 각자의 활성 층으로부터 이격됨 －
를 포함하는, 반도체 구조물.
실시예 17. 실시예 16에 있어서,
상기 복합 유전체 매트릭스의 하부 표면 및 상기 활성 층들의 2차원 어레이 내의 활성 층들의 하부 표면은 동일한 수평 평면 내에 위치되는 것인, 반도체 구조물.
실시예 18. 실시예 16에 있어서,
상기 활성 층들의 2차원 어레이 내의 활성 층들의 하부 표면 및 상기 제2 유전체 스페이서 매트릭스 층에 접촉하는 상기 게이트 유전체 층의 하부 표면의 세그먼트는 상기 소스 전극들 및 상기 드레인 전극들의 상부 표면과 동일한 수평 평면 내에 위치되는 것인, 반도체 구조물.
실시예 19. 실시예 16에 있어서,
상기 전극-간 유전체 스페이서와 각각의 소스-스페이서-드레인 조합 내의 소스 전극 사이의 계면 전체와, 상기 전극-간 유전체 스페이서와 각각의 소스-스페이서-드레인 조합 내의 드레인 전극 사이의 계면 전체는 수직 평면 내에 위치되고,
각각의 소스-스페이서-드레인 조합 내의 소스 전극과 상기 복합 유전체 매트릭스 사이의 계면은, 상기 제2 유전체 스페이서 매트릭스 층의 상부 표면에 인접해 있는 곡면의 계면 세그먼트를 포함하고,
상기 제2 유전체 스페이서 매트릭스 층의 테이퍼드 볼록 표면 세그먼트는 상기 곡면의 계면 세그먼트에서의 상기 소스 전극의 테이퍼드 오목 표면 세그먼트와 접촉하는 것인, 반도체 구조물.
실시예 20. 실시예 16에 있어서,
상기 활성 층들의 2차원 어레이 내의 각각의 활성 층의 하부 표면은 상기 복합 유전체 매트릭스의 상부 표면 또는 상기 복합 유전체 매트릭스의 하부 표면을 포함한 수평 평면 내에 위치되고,
상기 소스-스페이서-드레인 조합들의 2차원 어레이 내의 각각의 소스-스페이서-드레인 조합은 상기 활성 층들의 2차원 어레이 내의 각자의 활성 층의 수평 표면에 접촉하는 것인, 반도체 구조물.

Claims (10)

  1. 반도체 구조물을 형성하는 방법에 있어서,
    기판 위에 이산 유전체 템플릿 구조물(discrete dielectric template structure)들의 2차원 어레이를 형성하는 단계 － 상기 이산 유전체 템플릿 구조물들은 트렌치들에 의해 서로 이격됨 － ;
    상기 트렌치들의 하부 부분에 제1 유전체 스페이서 재료를 퇴적함으로써 제1 유전체 스페이서 매트릭스 층을 형성하는 단계;
    상기 트렌치들의 상부 부분에 제2 유전체 스페이서 재료를 퇴적함으로써 제2 유전체 스페이서 매트릭스 층을 형성하는 단계;
    상기 이산 유전체 템플릿 구조물들 각각의 볼륨 내에 소스 캐비티 및 드레인 캐비티 쌍을 형성하는 단계:
    각각의 소스 캐비티 및 각각의 드레인 캐비티에 소스 전극 및 드레인 전극을 각각 형성하는 단계; 및
    전계 효과 트랜지스터들의 2차원 어레이가 형성되도록, 상기 이산 유전체 템플릿 구조물들의 2차원 어레이의 형성 전에 또는 후에 게이트 전극들을 형성하는 단계
    를 포함하는, 반도체 구조물을 형성하는 방법.
  2. 청구항 1에 있어서,
    개구부들의 2차원 어레이를 형성하도록 상기 이산 유전체 템플릿 구조물들의 2차원 어레이 및 상기 제2 유전체 스페이서 매트릭스 층 위에 포토레지스트 층을 적용하고 패터닝하는 단계; 및
    상기 제2 유전체 스페이서 매트릭스 층의 재료에 대해 선택적으로, 상기 포토레지스트 층에서의 상기 개구부들의 영역 내에 위치되는 상기 이산 유전체 템플릿 구조물들의 부분을 이방성 에칭하는 단계
    를 더 포함하는, 반도체 구조물을 형성하는 방법.
  3. 청구항 2에 있어서,
    상기 개구부들의 2차원 어레이에서의 각각의 개구부는, 상기 트렌치들의 제1 서브세트가 측방향으로 연장되는 제1 수평 방향을 따라 측방향으로 이격되어 있는 상기 이산 유전체 템플릿 구조물들로부터 선택된 이웃하는 쌍 위에, 그리고 상기 제2 유전체 스페이서 매트릭스 층의 부분 위에, 연속적으로 연장되는 각자의 영역을 갖는 것인, 반도체 구조물을 형성하는 방법.
  4. 청구항 2에 있어서,
    상기 제2 유전체 스페이서 매트릭스 층 위에 에칭 마스크 재료 층을 형성하는 단계;
    상기 에칭 마스크 재료 층을 통해 상기 포토레지스트 층에서의 패턴을 전사하는 제1 이방성 에칭 단계를 수행함으로써 상기 에칭 마스크 재료 층을 패터닝하는 단계; 및
    상기 제2 유전체 스페이서 매트릭스 층의 재료에 대해 선택적으로 상기 이산 유전체 템플릿 구조물들의 2차원 어레이의 재료를 에칭하는 제2 이방성 에칭 단계를 수행함으로써, 상기 패터닝된 에칭 마스크 재료 층에 의해 마스킹되지 않은 상기 이산 유전체 템플릿 구조물들의 부분을 이방성 에칭하는 단계
    를 더 포함하는, 반도체 구조물을 형성하는 방법.
  5. 청구항 1에 있어서,
    상기 게이트 전극들은 상기 이산 유전체 템플릿 구조물들의 2차원 어레이의 형성 전에 형성되고,
    상기 방법은:
    상기 게이트 전극들 위에 게이트 유전체 층, 연속적인 활성 층 및 유전체 템플릿 재료 층을 형성하는 단계; 및
    상기 유전체 템플릿 재료 층 및 상기 연속적인 활성 층을 상기 이산 유전체 템플릿 구조물들의 2차원 어레이 및 활성 층들의 2차원 어레이의 스택으로 패터닝하는 단계
    를 포함하는 것인, 반도체 구조물을 형성하는 방법.
  6. 청구항 1에 있어서,
    상기 게이트 전극들은 상기 이산 유전체 템플릿 구조물들의 2차원 어레이의 형성 후에 형성되고,
    상기 방법은:
    상기 소스 전극들 및 상기 드레인 전극들 위에 활성 층들의 2차원 어레이를 형성하는 단계 － 상기 활성 층들의 2차원 어레이 내의 각각의 활성 층은 소스 전극 및 드레인 전극의 각자의 쌍의 상부 표면 상에 바로 형성됨 － ; 및
    상기 활성 층들의 2차원 어레이 위에 게이트 유전체 층을 형성하는 단계 － 상기 게이트 전극들은 상기 게이트 유전체 층 위에 형성됨 －
    를 포함하는 것인, 반도체 구조물을 형성하는 방법.
  7. 청구항 1에 있어서,
    상기 전계 효과 트랜지스터들의 2차원 어레이 위에 또는 아래에 메모리 구조물들의 2차원 어레이를 형성하는 단계; 및
    상기 메모리 구조물들의 2차원 어레이 내의 각각의 메모리 구조물이 상기 전계 효과 트랜지스터들의 2차원 어레이 내의 각자의 전계 효과 트랜지스터의 소스 전극에 전기적으로 접속되도록, 상기 전계 효과 트랜지스터들의 2차원 어레이 위에 또는 아래에 금속 상호접속 구조물을 형성하는 단계
    를 더 포함하는, 반도체 구조물을 형성하는 방법.
  8. 청구항 1에 있어서,
    상기 게이트 전극들 각각과, 상기 소스 전극들 및 상기 드레인 전극들로부터 선택된 소스 전극 및 드레인 전극의 각자의 이웃하는 쌍 사이에, 터널링 유전체 층, 전하 저장 요소 및 차단 유전체 층을 포함한 스택을 형성하는 단계를 더 포함하는, 반도체 구조물을 형성하는 방법.
  9. 반도체 구조물에 있어서,
    기판 위에 위치되며, 복합 유전체 매트릭스에 의해 서로 측방향으로 이격된 소스-스페이서-드레인 조합들(source-spacer-drain combinations)의 2차원 어레이 － 상기 소스-스페이서-드레인 조합들의 2차원 어레이로부터 선택된 각각의 소스-스페이서-드레인 조합은, 소스 전극 및 드레인 전극과 접촉하는 전극-간 유전체 스페이서를 포함하고, 상기 복합 유전체 매트릭스는, 제1 유전체 스페이서 재료를 포함한 제1 유전체 스페이서 매트릭스 층, 및 제2 유전체 스페이서 재료를 포함하며 상기 제1 유전체 스페이서 매트릭스 층 위에 있는 제2 유전체 스페이서 매트릭스 층을 포함함 － ;
    상기 소스-스페이서-드레인 조합들의 2차원 어레이 위에 있거나 아래에 있는 활성 층들의 2차원 어레이;
    게이트 유전체 층에 의해 상기 활성 층들의 2차원 어레이로부터 이격되는 게이트 전극들; 및
    메모리 구조물들의 2차원 어레이 － 상기 메모리 구조물들의 2차원 어레이 내의 각각의 메모리 구조물은 상기 소스-스페이서-드레인 조합들의 2차원 어레이 내의 각자의 소스 전극에 전기적으로 접속됨 －
    를 포함하는, 반도체 구조물.
  10. 반도체 구조물에 있어서,
    기판 위에 위치되며, 복합 유전체 매트릭스에 의해 서로 측방향으로 이격된 소스-스페이서-드레인 조합들의 2차원 어레이 － 상기 소스-스페이서-드레인 조합들의 2차원 어레이로부터 선택된 각각의 소스-스페이서-드레인 조합은, 소스 전극 및 드레인 전극과 접촉하는 전극-간 유전체 스페이서를 포함하고, 상기 복합 유전체 매트릭스는, 제1 유전체 스페이서 재료를 포함한 제1 유전체 스페이서 매트릭스 층, 및 제2 유전체 스페이서 재료를 포함하며 상기 제1 유전체 스페이서 매트릭스 층 위에 있는 제2 유전체 스페이서 매트릭스 층을 포함함 － ;
    상기 소스-스페이서-드레인 조합들의 2차원 어레이 위에 있거나 아래에 있는 활성 층들의 2차원 어레이; 및
    층 스택들의 2차원 어레이 － 상기 층 스택들의 각각은, 전하 저장 요소, 차단 유전체 층 및 게이트 전극을 포함하며, 터널링 유전체 층에 의해 상기 활성 층들의 2차원 어레이 내의 각자의 활성 층으로부터 이격됨 －
    를 포함하는, 반도체 구조물.
KR1020220058504A 2021-12-09 2022-05-12 고밀도 트랜지스터 어레이에 대한 자가 정렬 다층 스페이서 매트릭스 및 이의 형성 방법 KR20230087346A (ko)

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