KR20070084565A - 자기저항 랜덤 액세스 메모리 디바이스 구조 및 그 제조방법 - Google Patents
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Abstract
장벽층(barrier layer)을 재료 제거 정지층(material removal stop layer)으로서 이용하는 자기전자 메모리 소자 구조 및 그러한 구조를 제조하는 방법들이 제공된다. 이 방법들은 유전체층(24) 내에 적어도 부분적으로 배치된 디지트 라인(26)을 형성하는 단계를 포함한다. 유전체층은 상호접속 스택 위에 있다. 제1 부분(40) 및 제2 부분(42)을 갖는 도전성 장벽층(40, 42)이 증착된다. 상기 제1 부분은 상기 디지트 라인 위에 있고 상기 제2 부분은 보이드 공간(void space) 내에 상기 상호접속 스택과 전기 통신하도록 배치된다. 상기 제1 부분 위에 메모리 소자층(46)이 형성되고 이 메모리 소자층 위에 전극층(48)이 증착된다. 그 후 상기 전극층 및 상기 메모리 소자층이 패터닝 및 에칭된다.
자기저항 랜덤 액세스 메모리, 상호접속 스택, 디지트 라인, 장벽층
Description
본 발명은 일반적으로 자기전자(magnetoelectronic) 디바이스에 관한 것으로, 더 구체적으로는 메모리 소자와 디지트 라인 간의 향상된 균일 간격(uniform spacing)을 제공하는 자기저항 랜덤 액세스 메모리 디바이스의 구조 및 자기저항 랜덤 액세스 메모리 디바이스의 구조를 제조하는 방법에 관한 것이다.
자기전자 디바이스, 스핀 전자(spin electronic) 디바이스 및 스핀트로닉(spintronic) 디바이스는 주로 전자 스핀에 의해 야기되는 효과를 이용하는 디바이스에 대한 동의어들이다. 전기전자 효과는 다수의 정보 디바이스들에서 이용되고, 불휘발성의(nonvolatile), 신뢰성 있는(reliable), 내방사선성(radiation resistant)의, 고밀도 데이터 저장 및 검색을 제공한다. 자기저항 랜덤 액세스 메모리(MRAM)는 주지의 자기전자 정보 디바이스이다.
MRAM 디바이스의 아키텍처는 메모리 셀들의 어레이로 구성된다. 각 메모리 셀은 상호접속 스택(interconnect stack)을 통하여 트랜지스터와 전기적으로 통신하는 메모리 소자(예컨대, 거대 자기저항(GMR) 소자 또는 자기 터널 접합(MTJ) 소 자)를 포함한다. 메모리 소자들은 전류 운반 도체로부터 생성된 자계에 의해 프로그램된다. 일반적으로, 2개의 전류 운반 도체, 즉 "디지트 라인" 및 "비트 라인"이, 교차점 매트릭스(cross point matrlx)로 배열되어 메모리 소자의 프로그래밍을 위한 자계를 제공한다. 메모리 소자가 디지트 라인에 자기적으로 결합될 수 있도록 디지트 라인은 통상 메모리 소자의 아래에 형성되기 때문에, 메모리 소자를 트랜지스터에 연결시키는 상호접속 스택은 일반적으로 표준 CMOS 공정을 이용하여 메모리 소자로부터 오프셋되어 형성된다.
상호접속 스택은 다수의 비아(via) 및 금속화층(metallization layers)을 이용하여 형성된다. 상호접속 스택을 메모리 소자에 전기적으로 연결시키는 비아는 종종 MVia로 불린다. MRAM 내에 MVia들을 형성하는 근래의 방법들은 종종 바람직하지 않은 결과와 도전 과제를 야기한다. 예를 들면, 종종 MVia는 디지트 라인 랜딩 패드(digit line landing pad)에 의해 트랜지스터에의 상호접속 스택에 접속되고, 디지트 라인 랜딩 패드는 일반적으로 디지트 라인의 형성과 동시에 형성된다. 그러나, 디지트 라인 랜딩 패드와 디지트 라인의 동시 형성은 종종 디지트 라인을 생성하는 데 사용되는 클래딩 재료가 디지트 라인 랜딩 패드에 증착되는 결과를 초래한다. 디지트 라인 랜딩 패드 내의 클래딩 재료로 인해 디지트 라인 랜딩 패드가 메모리 소자에 바람직하지 않은 자기 효과를 미치게 될 수 있다.
게다가, MVia 이전에 디지트 라인이 형성되는 공정들에서, 디지트 라인은 일반적으로 디지트 라인의 금속(보통 구리)이 디지트 라인 밖으로 확산하는 것을 막고 후속 공정 단계들로부터 보호하는 역할을 하는 캡핑층(capping layer)으로 캡 핑(cap)된다. 그 후 MVia의 형성은 디지트 라인이 형성되는 유전체층 내에 형성된 비아 공간(via void space) 내로의 장벽층 및 구리의 블랭킷 증착(blanket deposition)을 수반할 수 있다. 장벽층은 유전체층 내로의 구리의 확산을 최소화한다. 비아 공간 내로의 장벽층 및 구리의 증착 후에, 비아 공간 밖에 그리고 캡핑층 위에 증착된 임의의 여분의 장벽층 및 구리는, 일반적으로 화학적 기계 연마(chemical-mechanical polishing), 전기화학적 기계 연마(electrochemical-mechanical polishing) 등과 같은 공정에 의해 제거된다. 그러나, 그러한 제거 공정들로 인해 남아 있는 캡핑층이 거칠어지고 두께가 불균일해지는 결과가 종종 발생한다. 디지트 라인과 캡핑층 위에 후속 형성되는 메모리 소자 간의 거리는 종종 약 5 내지 1000 옹스트롬 범위에서 비교적 얇고 균일하도록 설계되기 때문에, 두 현상들은 모두 후속 형성되는 메모리 소자의 형성 및/또는 동작에 악영향을 미칠 수 있다.
또한, MVia를 형성하기 위해 비아 공간 내에 구리가 증착될 때, 구리 캡핑층은 일반적으로 구리 비아 위에, 결국 디지트 라인 위에 증착되어, 비아로부터의 구리 확산을 최소화한다. 그러나, 그러한 캡핑층은 디지트 라인과 위에 있는 메모리 소자 간의 거리를 증가시킬 수 있다. 이와 관련하여, 메모리 소자를 프로그램하기 위해 비교적 대량의 전류가 디지트 라인을 통하여 흐를 필요가 있을 수 있다.
따라서, 디지트 라인들과 위에 있는 메모리 소자들 간의 재료의 두께가 균일하게 되는 자기전자 메모리 소자 구조 및 그 구조의 제조 방법을 제공하는 것이 바람직하다. 또한, 메모리 소자가 증착될 수 있는 평탄한 표면이 생기게 되는 자기 전자 메모리 소자 구조 및 그 구조의 제조 방법을 제공하는 것이 바람직하다. 더욱이, 첨부 도면들과 이 발명의 배경과 함께 다음의 발명의 상세한 설명 및 첨부된 청구항들로부터 본 발명의 다른 바람직한 특징들 및 특성들이 명백해질 것이다.
이하에서는 다음의 도면들과 관련해서 본 발명을 설명한다. 도면들에서 유사한 참조 부호는 유사한 구성요소들을 나타낸다.
도 1 내지 도 6은 본 발명의 전형적인 실시예에 따른 MRAM 디바이스의 메모리 셀 구조를 제조하기 위한 방법을 단면도로 개략적으로 예시한다.
도 7 내지 도 9는 본 발명의 다른 전형적인 실시예에 따른 MRAM 디바이스의 메모리 셀 구조를 제조하기 위한 방법을 단면도로 개략적으로 예시한다.
도 10 및 도 11은 본 발명의 또 다른 전형적인 실시예에 따른 MRAM 디바이스의 메모리 셀 구조를 제조하기 위한 방법을 단면도로 개략적으로 예시한다.
도 12는 본 발명의 전형적인 실시예에 따른 반도체 구조의 단면도이다.
도 13은 본 발명의 전형적인 실시예에 따른 금속-절연체-금속 구조의 단면도이다.
도 14는 본 발명의 다른 전형적인 실시예에 따른 금속-절연체-금속 구조의 단면도이다.
도 15는 본 발명의 또 다른 전형적인 실시예에 따른 금속-절연체-금속 구조의 단면도이다.
이하의 발명의 상세한 설명은 사실상 단지 예시적인 것일 뿐으로 발명 또는 발명의 응용 또는 이용을 제한하고자 하는 것은 아니다. 또한, 전술한 발명의 배경 또는 이하의 발명의 상세한 설명에서 제시되는 어떠한 이론에 의해서도 구속되려는 의도는 없다.
이제 도면들을 보면, 도 1 내지 도 6은 MRAM 디바이스 구조를 제조하기 위한 본 발명의 전형적인 실시예에 따른 방법을 예시하는데, 이 방법은 장벽층을 평탄화 정지층(planarization stop layer)으로서 이용한다. 도 1은 MRAM 디바이스의 부분적으로 제조된 어레이의 메모리 셀(10)의 단면도이다. 논의의 편의상, MRAM 디바이스의 하나의 메모리 셀(10)만 예시되어 있다. 그러나, MRAM 디바이스는 복수의 메모리 셀들(10)로 조성될 수도 있다는 것을 이해할 것이다. 표준 및 주지의 CMOS 공정에 따라서, 비아(16)와 금속화층(18)의 상호접속 스택(16)이 기판(도시되지 않음) 위에서의 라인 및 스택 형성 시에, 전형적으로 하나 이상의 유전체(15) 내에 형성되어, 메모리 셀(10)이 포함되는 메모리 디바이스 어레이에 대한 상호접속들을 제공한다. 여기에서 사용될 때, "층"이라는 용어는 하나의 층 또는 복수의 서브층들의 조합을 의미한다. 상호접속 스택(12)은 유전체 성층(dielectric layering), 마스킹 및 에칭, 및 금속 증착을 모두 주지의 방법으로 제공함으로써 형성된다. 여기에서 "보텀(bottom)" 비아(20), 즉 "BVia"로 식별되는, 상호접속 스택(12)의 마지막 세그먼트는 여기에서 "메모리" 비아 즉 "MVia"로 식별되는 비아에 의해 캡핑되고, MVia는 아래에서 더 상세히 논의되는 바와 같이 메모리 셀에 전기적으로 접속된다.
메모리 셀(10)은 비아로부터 금속, 바람직하게는 구리가 확산되는 것을 최소화하기 위해 BVia(20) 위에 증착된 제1 캡핑층(22)을 더 포함할 수 있다. 제1 캡핑층(22) 및/또는 유전체(들)(14) 및 BVia(20) 위에 제1 유전체층(24)이 배치될 수 있다. 제1 유전체층(24)은, 예를 들면, TEOS(tetraethyl orthosilicate-derived silicon dioxide), FTEOS(fluorinated tetraethyl orthosilicate-derived silicon dioxide), PEN(plasma-enhanced nitride), 플루오르화 글래스(fluorinated glass), 스핀온 글래스, 수소 실세스퀴옥산(hydrogen silsesquioxane), 메틸 실세스퀴옥산(methyl silsesquioxane), 실리콘 질화물, 실리콘 이산화물 등과 같은 임의의 적당한 유전체를 포함할 수 있다. 그 후 다마신 공정, 서브트랙티브 공정(subtractive process), 또는 임의의 다른 적당한 공정 등의 임의의 적당한 주지의 공정을 이용하여 적어도 부분적으로 제1 유전체층(24) 내에 배치되도록 디지트 라인(26)이 형성될 수 있다. 디지트 라인(26)은 도 1의 면에 수직으로 연장하도록 제조되고 일반적으로, 알루미늄(Al), 알루미늄 합금, 구리(Cu) 및 구리 합금과 같은, 여기에서 제1 도전성 재료(28)로 불리는, 임의의 적당한 전기 도전성 재료 또는 재료들로 형성된다. 바람직하게는, 제1 도전성 재료(28)는 구리를 포함한다.
발명의 일 실시예에서는, 제1 도전성 재료(28)의 증착에 앞서 클래딩 및/또는 장벽층(들)(30)의 재료가 증착될 수 있다. 클래딩층은 디지트 라인(26)에 전류가 인가될 때 생성되는 자속(magnetic flux)을 집중시키는 역할을 한다. 장벽층(들)은 제1 도전성 재료(28)의 부착력을 향상시키는 역할을 하고 제1 도전성 재료(28) 및 클래딩층 재료의 확산에 대한 장벽으로서 기능한다. 장벽층은 탄탈(Ta), 탄탈 질화물(TaN), 또는 임의의 다른 적당한 재료를 포함할 수 있다. 클래딩 재료는 니켈-철 합금 또는 높은 투자율(permeability)을 갖는 다른 유사한 재료를 포함할 수 있다.
디지트 라인(26)의 형성 후에, 디지트 라인(26) 및 제1 유전체층(24) 위에 임의의 적당한 종래의 증착 공정을 이용하여 제2 캡핑층(32)이 증착될 수 있다. 제2 캡핑층은 디지트 라인(26)의 재료의 확산에 대한 장벽으로서 역할을 할 수 있고 후속 공정으로부터 그 재료를 보호하는 임의의 적당한 재료를 포함할 수 있다. 그러한 재료의 예로는, PEN(plasma enhanced nitride), 실리콘 질화물(Si3N4), 알루미늄 질화물(AlN), 실리콘 산질화물(SiOXNY), 또는 임의의 다른 적당한 재료가 포함된다. 제2 캡핑층(32) 위에 선택적으로(optionally) 제2 유전체층(34)이 증착될 수 있다. 제2 유전체층(34)은 제1 유전체층(24)을 형성하기 위해 위에 기술된 재료들 중 임의의 것으로 형성될 수 있다. 캡핑층(32)과, 선택적으로, 제2 유전체층(34)은 디지트 라인(26) 내의 재료를 보호하고 그것의 확산을 최소화하기에 적합한 임의의 두께를 가질 수 있다. 그러나, 바람직하게는, 캡핑층(32)과, 선택적인 제2 유전체층(34)의 두께는 디지트 라인(26)과 디지트 라인(26) 위에 후속 형성되는 메모리 소자 간의 거리가 최소화되고 실질적으로 균일하도록 최적화된다.
이제, 도 2를 참조하면, 제2 유전체층(34), 제2 캡핑층(32), 제1 유전체층(24), 및 제1 캡핑층(22)이 표준 마스킹 및 에칭 기법들을 이용하여 적당히 패터닝 및 에칭되어 상호접속 스택(12) 위에 비아 공간(36)이 형성되고 상호접속 스택(12)의 표면(38)이 노출된다. 도 3에 예시된 바와 같이, 제2 캡핑층(32), 및 선택적인 제2 유전체층(34) 위에, 그리고 비아 공간(36) 내에 블랭킷 증착에 의해 장벽층(40)이 증착된다. 그 후 블랭킷 증착에 의해 제2 도전성 재료(42)가 증착되어 비아 공간(36)을 충전하게 된다. 제2 도전성 재료(42)는 금속 또는 각종 금속들의 조합 또는 층들과 같은 임의의 적당한 도전성 재료를 포함할 수 있고, 바람직하게는 구리를 포함한다. 장벽층(40)은 비아 공간(36) 내에서의 제2 도전성 재료(42)의 부착력을 향상시키는 역할을 하고 또한 제2 도전성 재료의 확산에 대한 장벽으로서 기능한다. 장벽층(40)은, 장벽층을 형성하기에 적합한 임의의 도전성 재료, 예를 들면, 탄탈(Ta), 탄탈 질화물(TaN), 티탄(Ti), 티탄 질화물(TiN), 텅스텐(W), 텅스텐 질화물(WN), 또는 TaN과 Ta의 층들과 같은 그러한 재료들의 층들의 조합 등을 포함할 수 있다. 또한, 장벽층(40)은 제2 도전성 재료(42)의 확산에 대한 장벽으로서 역할을 하도록 충분히 두껍지만, 아래에서 더 상세히 논의되는 바와 같이, 디지트 라인(26) 위에 있는 장벽층(40)의 부분은 후속하여 제거되지 않기 때문에, 바람직하게는 장벽층(40)의 두께는 디지털 라인(26)과 후속 형성되는 메모리 소자 간의 거리를 최소화하도록 최소화되고, 이 또한 아래에서 더 상세히 논의된다. 본 발명의 일 실시예에서, 장벽층(40)은 약 5 nm 내지 약 100 nm 범위의 두께를 갖는다. 발명의 바람직한 실시예에서, 장벽층(40)은 약 20 nm 내지 약 50 nm 범위의 두께를 갖는다.
도 4를 참조하면, 제2 도전성 재료(42)의 증착 후에, 장벽층(40), 제2 캡핑층(32), 및 선택적인 제2 유전체층(34) 위에 있는 임의의 여분의 제2 도전성 재료(42)가, 화학적 기계 연마(CMP), 전기화학적 기계 연마(ECMP), 에칭 등과 같은 임의의 적당한 기법에 의해 제거되어, MVia(44)가 형성될 수 있다. 장벽층(40)은, 상기한 바와 같이, 장벽층으로서 역할을 하는 것 외에, 제거 공정에 대한 정지층으로서 역할을 한다. 본 발명의 일 실시예에서는, 장벽층(40)에 대한 선택비를 제공하도록 슬러리, 에칭제, 또는 제2 도전성 재료(42)를 제거하기 위해 사용되는 다른 제거액(removal fluid)의 화학이 조성될 수 있다. 원하는 선택비를 갖도록 제거액을 조성하는 것은 반도체 업계에 잘 알려져 있어 더 논의하지 않겠다. 따라서, 제거액은 제2 도전성 재료(42)가 구리를 포함할 경우, 장벽층의 제거보다 더 높은 비율로 구리의 제거를 유발하도록 조성될 수 있다. 발명의 다른 실시예에서, 장벽층(40)은 제거 공정을 정지시키거나 속도를 늦추기 위한 종점 신호를 제공하는 재료로 형성될 수 있다. 따라서, 제거 공정은 장벽층(40)은 실질적으로 그대로 남기면서 제2 캡핑층(32)과, 선택적인 제2 유전체층(34) 위에 있는 실질적으로 모든 여분의 구리가 제거될 때 종료될 수 있다. 제거 정지층으로서 역할을 하는 것 외에, 장벽층(40)은, 아래에서 더 상세히 논의되는 바와 같이, 그 위에 메모러 소자가 후속하여 증착될 수 있는 실질적으로 평탄한 표면을 제공한다.
도 5를 참조하면, 여분의 제2 도전정 재료(42)의 제거 후에, 장벽층(40) 및 MVia(44) 위에 블랭킷 증착에 의해 메모리 소자층(46)이 증착될 수 있다. 메모리 소자층(46)은 MJT 소자, GMR 소자, 자기 센서 등의 메모리 소자를 형성하는 재료층들을 포함한다. 설명의 편의상, MJT 소자의 형성에 관련해서 메모리 소자층(46)을 설명한다. 특히, 메모리 소자층(46)은 양자 모두 코발트 철(CoFe), 니켈 철(NiFe) 또는 니켈 철 코발트(NiFeCo)와 같은 자성 재료를 이용하는 제1 자성층 및 제2 자성층을 포함할 수 있다. 제1 자성층은 그 안에서의 자화가 핀(pin)되거나 고정되는 경질 자성층으로서 역할을 하는 반면, 제2 자성층에서의 자화 방향들은 2개의 자성 상태 사이에서 자유로이 전환될 수 있다. 제1 자성층과 제2 자성층 사이에 삽입된 터널 장벽층은 예를 들어 알루미늄 산화물과 같은 비도전성, 비자성 재료를 이용한다. 또한, 메모리 소자층(46)은 상기 자성층들에 인접하고 후속 형성되는 메모리 소자에 대한 도전성 전극으로서 기능하는 하나 이상의 도전성 재료층들을 포함할 수 있다.
메모리 소자층(46) 위에 전극층(48)이 증착된다. 전극층(48)은 일반적으로 약 100 내지 약 4000 옹스트롬 범위의 두께를 갖는다. 전극층(48)은 임의의 적당한 전기 도전성 재료로 형성될 수 있다. 바람직하게는, 전극층(48)은 Ta, W, Ti, Al, TaN 또는 이들의 조합 또는 합금으로 형성된다. 더욱 바람직하게는, 전극층(48)은 Ta로 형성된다.
도 6을 참조하면, 그 후 전극층(48)이 표준 및 주지의 마스크 및 에칭 기법들을 이용하여 패터닝 및 에칭되어 전극(52)이 형성된다. 전극(52)은 메모리 소자층(46)의 활성 영역(54)의 횡방향 치수들을 규정하는 횡방향 치수들을 갖는다. 여기에서 사용될 때, "횡방향 치수들(lateral dimensions)"이라는 용어는 도 6의 좌표계(56)의 x와 y 축들에 의해 측정된 치수들이다. 따라서, 도 6에 예시된 바와 같이, 메모리 소자(50)는 디지트 라인(26) 위에 그리고 전극(52) 아래에 형성된다. 디지트 라인(26)과 메모리 소자(50) 사이에 배치된 층들, 즉, 장벽층(40), 선택적인 유전체층(34), 및 제2 캡핑층(32)은 메모리 소자(50)와 디지트 라인(26)의 자기 결합을 실질적으로 방해하지 않는 두께를 갖는다. 이 실시예에서, 장벽층(40)은 메모리 소자(50)에 대한 저부(bottom) 또는 하부(underlying) 전극으로서 기능할 수 있다는 것을 알 것이다.
메모리 소자층(46) 및 장벽층(40)도 표준 마스크 및 에칭 기법들을 이용하여 패터닝 및 에칭될 수 있다. 발명의 바람직한 실시예에서, 메모리 소자층(46) 및 장벽층(40)은 전극(52)의 형성 후에 패터닝 및 에칭된다. 그러나, 전극(52)은 메모리 소자층(46) 및 장벽층(40)의 패터닝 및 에칭 후에 형성될 수도 있다는 것을 이해할 것이다. 비록 메모리 소자층(46) 및 장벽층(40)의 패터닝 및 에칭이 전극층(48)의 초기, 동시 패터닝 및 에칭을 포함할 수도 있다는 것을 알겠지만. 도 6에 예시된 바와 같이, 메모리 소자층(46)은 MVia(44)를 실질적으로 피복하도록 에칭될 수 있다. 이에 관련해서, 메모리 소자층(46)은 MVia(44)로부터의 제2 도전성 재료(42)의 확산을 최소화하고 또한 MVia(44) 내의 도전성 재료를 후속 에칭 공정에서 사용될 수 있는 부식액으로부터 보호하는 캡핑층으로서 역할을 한다. 발명의 바람직한 실시예에서, 메모리 소자층(46)은 MVia(44)를 완전히 피복하고 MVia(44)를 넘어 충분히 연장하여 패터닝 중에 또는 후속 에칭 공정들 중에 생길 수 있는 어떠한 정렬 불량(misalignment)도 허용한다.
이 실시예에서는, 선택적인 제2 유전체층(34), 또는 이 선택적인 제2 유전체층(34)이 존재하지 않을 경우 제2 캡핑층(32)이, 장벽층(40)이 표준 에칭 기법들에 의해 처리될 때 에칭 정지층(etch stop)으로서 역할을 하도록 조성될 수 있다는 것을 알 것이다. 예를 들면, 제2 유전체층(34), 또는 제2 캡핑층(32)은, 특정한 에칭 화학에 대해 선택성이 있는 재료로 형성될 수도 있고, 또는 제2 유전체층(34), 또는 제2 캡핑층(32)은, 에칭 공정을 정지시키거나 속도를 늦추기 위한 종점 신호를 제공하는 재료로 형성될 수도 있다. 이에 관련해서, 제2 유전체층(34), 또는 제2 캡핑층(32)은, 선택적인 제2 유전체층(34) 및 제2 캡핑층(32) 아래에 있는 디지트 라인(26) 또는 임의의 다른 디바이스 또는 층을 에칭 공정으로부터 보호할 수 있다.
또한 본 발명의 각종 실시예들은 위에 있는 메모리 소자에 대한 하부 전극으로서 장벽층을 이용함으로써 도전성 장벽층의 존재를 활용한다는 것을 알 것이다. 또한, 비교적 얇은 장벽층이 제거되지 않고 제거 정지층으로서 이용되면, 그 내부에서 제거 공정이 종료되는 두꺼운 유전체층에 대한 필요성이 요구되지 않는다. 이에 관련해서, 메모리 소자는 두꺼운 유전체층이 존재했을 경우에 가능한 것보다 더 디지트 라인에 근접하도록 제조될 수 있다. 보다 작은 치수로 제조된 디지트 라인은 MVia를 보다 작은 치수로, 따라서 향상된 애스팩트비(aspect ratio)로 제조하는 것을 가능하게 한다. 또한, 제2 캡핑층(32) 및 선택적인 제2 유전체층(34)은 증착 공정 파라미터들이 허용하는 만큼 얇고 균일하게 제조될 수 있다. 이 결과로 MRAM 디바이스 내에서의 자기 메모리 소자 스위칭 분포가 향상될 수 있고 메모리 셀이 장래의 더 작은 기하구조 및 간격으로 스케일 가능하게 될 수 있다.
도 7 내지 도 9는 본 발명의 다른 실시예에 따른 자기전자 메모리 소자 구조를 제조하기 위한 방법을 예시한다. 이 방법은 도 1 및 2를 참조하여 위에서 논의된 단계들로 시작하여, 비아 공간(36)을 갖는 메모리 셀(100)이 형성된다. 논의의 편의상, 도 7 내지 도 9에는 MRAM 디바이스의 단 하나의 메모리 셀(100)만이 예시되어 있다. 그러나, MRAM 디바이스는 복수의 메모리 셀들(100)로 조성될 수도 있다는 것을 이해할 것이다. 메모리 셀(100)은 메모리 셀(10)과 유사하고, 유사한 참조 부호들이 유사한 구성요소들을 나타낸다.
이제 도 7을 참조하면, 비아 공간(36)의 형성 후에, 제2 캡핑층(32) 및 선택적인 제2 유전체층(34) 위에 그리고 비아 공간(36) 내에 블랭킷 증착에 의해 도전성 장벽층(102)이 증착된다. 장벽층(102)은, 장벽층을 형성하기에 적합한 임의의 도전성 재료, 예를 들면, 탄탈(Ta), 탄탈 질화물(TaN), 티탄(Ti), 티탄 질화물(TiN), 텅스텐(W), 텅스텐 질화물(WN), 또는 TaN과 Ta의 층들과 같은 그러한 재료들의 층들의 조합 등을 포함할 수 있다. 또한, 장벽층(102)은 장벽층(102)을 형성하는 데 사용되는 재료에 의존하거나 의존하지 않을 수 있는 임의의 적당한 두께를 가질 수 있지만, 아래에서 상세히 논의되는 바와 같이, 디지트 라인(26) 위에 있는 장벽층(102)의 부분은 후속하여 제거되지 않기 때문에, 바람직하게는 장벽층(102)의 두께는 디지트 라인(26)과 후속 형성되는 메모리 소자 간의 거리를 최소화하도록 최소화되고, 이 또한 아래에서 더 상세히 논의된다.
그 후 전체적으로 충전 재료(104)가 증착되어 비아 공간(36)을 충전할 수 있다. 충전 재료(104)는, 충전 재료의 확산을 방지하고 및/또는 후속 공정으로부터 충전 재료의 부식 또는 열화를 방지하기 위하여 캡핑층의 사용을 필요로 하지 않는, 임의의 적당한 재료, 재료들의 조합, 또는 재료들의 층들을 포함할 수 있다. 발명의 일 실시예에서, 충전 재료(104)는, 예를 들면, TEOS, HDPTEOS(high density plasma TEOS), BPTEOS(boron phosphorus doped TEOS), BPSG(boron phosphorus silica glass), 스핀온 글래스, PEN(plasma-enhanced nitride), 플루오르화 글래스(fluorinated glass), 수소 실세스퀴옥산(hydrogen silsesquioxane), 메틸 실세스퀴옥산(methyl silsesquioxane), 실리콘 질화물, 실리콘 이산화물 등과 같은 유전체, 또는 그 조합들로 형성될 수 있다. 발명의 다른 실시예에서, 충전 재료(104)는 후속 공정으로부터 야기되는 확산 및/또는 열화를 방지하기 위해 캡핑층을 필요로 하지 않는 텅스텐과 같은 금속을 포함할 수도 있다.
도 8을 참조하면, 충전 재료(104)의 증착 후에, 장벽층(102), 제2 캡핑층(32) 및 선택적인 제2 유전체층(34) 위에 있는 임의의 여분의 충전 재료(104)가, CMP, ECMP, 에칭 등과 같은 임의의 적당한 기법에 의해 제거되어, MVia(106)가 형성될 수 있다. 장벽층(40)에 대하여 위에서 설명한 바와 같이, 장벽층(102)은 제거 공정에 대한 정지층으로서 역할을 한다. 본 발명의 일 실시예에서, 장벽층(102)에 대한 선택비를 제공하도록 슬러리, 에칭제, 또는 충전 재료(104)를 제거하기 위해 사용되는 다른 제거액의 화학이 조성될 수 있다. 원하는 선택비를 갖도록 제거액을 조성하는 것은 반도체 업계에 잘 알려져 있어 더 논의하지 않겠다. 따라서, 제거액은 충전 재료(104)가 유전체를 포함할 경우, 장벽층(102)의 제거보다 더 높은 비율로 유전체의 제거를 유발하도록 조성될 수 있다. 발명의 다른 실시예에서, 장벽층(102)은 제거 공정을 정지시키거나 속도를 늦추기 위한 종점 신호를 제공하는 재료로 형성될 수 있다. 따라서, 제거 공정은 장벽층(102)은 실질적으로 그대로 남기면서 제2 캡핑층(32)과, 선택적인 제2 유전체층(34) 위에 있는 실질적으로 모든 여분의 충전 재료(104)가 제거될 때 종료될 수 있다. 제거 정지층으로서 역할을 하는 것 외에, 장벽층(102)은, 그 위에 메모리 소자가 후속하여 증착될 수 있는 실질적으로 평탄한 표면을 제공한다.
이제 도 9를 참조하면, 여분의 충전 재료(104)의 제거 후에, 장벽층(102) 및 MVia(106) 위에 블랭킷 증착에 의해 메모리 소자층(46)이 증착될 수 있다. 메모리 소자층(46) 위에 전극층(48)이 증착될 수 있다. 전극층(48) 및 메모리 소자층(46)에 대한 적당한 재료들은 먼저 논의한 바와 같다. 그 후 전극층(48)이 표준 마스크 및 에칭 기법들을 이용하여 패터닝 및 에칭되어 전극(52)이 형성될 수 있다. 따라서, 도 9에 예시된 바와 같이, 메모리 소자층(46)의 활성 영역(54)에 의해 규정되는 메모리 소자(50)는 디지트 라인(26) 위에 그리고 전극(52) 아래에 형성된다. 디지트 라인(26)과 메모리 소자(50) 사이에 배치된 층들, 즉, 장벽층(102), 선택적인 유전체층(34), 및 제2 캡핑층(32)은 메모리 소자(50)와 디지트 라인(26)의 자기 결합을 실질적으로 방해하지 않는 두께를 갖는다. 이 실시예에서, 장벽층(102)은 메모리 소자(50)에 대한 저부 또는 하부 전극으로서 기능할 수 있다는 것을 알 것이다.
그 후 메모리 소자층(46)이 표준 마스크 및 에칭 기법들을 이용하여 패터닝 및 에칭될 수 있다. 메모리 소자층(46)의 패터닝 및 에칭 중에 장벽층(102)도 패터닝 및 에칭될 수 있다. 발명의 바람직한 실시예에서, 메모리 소자층(46) 및 선택적으로 장벽층(102)은 전극층(48)의 패터닝 및 에칭 후에 패터닝 및 에칭된다. 그러나, 전극(52)은 메모리 소자층(46) 및 장벽층(102)의 패터닝 및 에칭 후에 형성될 수도 있다는 것을 이해할 것이다. 비록 메모리 소자층(46)의 패터닝 및 에칭이 전극층(48)의 초기, 동시 패터닝 및 에칭을 포함할 수도 있다는 것을 알겠지만. 도 9에 예시된 바와 같이, 충전 재료(104)는 캡핑층을 필요로 하지 않기 때문에, 메모리 소자층(46)은 MVia(106)을 실질적으로 피복하거나 또는 부분적으로라도 피복하도록 반드시 에칭되어야 할 필요가 없다. 이에 관련해서, 메모리 셀(100)은 패터닝 또는 후속 에칭 중의 정렬 불량을 허용하기 위해 메모리 소자층(46)이 MYia(106)에 대한 캡핑층으로서 이용되고, 따라서 메모리 소자(50)로부터 MVia(106) 위로 그리고 MVia(106)를 넘어 연장된 경우보다도 더 작은 횡방향 치수들을 가질 수 있다. 또한, 전극(52), 및 따라서 메모리 소자(50)는 메모리 셀(100)의 횡방향 치수들을 증가시키기 않고도 더 큰 횡방향 치수들을 가질 수 있다. 그 이유는 MVia(106)를 보호하기 위해 MYia(106)를 넘어서 연장되어야 하는 메모리 소자층 또는 다른 캡핑층을 지원하기 위해 장벽층(102) 위의 리얼 에스테이트(real estate)가 필요하지 않기 때문이다.
도 10 및 11은 본 발명의 또 다른 실시예에 따른 자기전자 메모리 소자 구조를 제조하는 방법을 예시한다. 이 방법은 도 1 및 2를 참조하여 위에서 논의된 단계들로 시작하여, 비아 공간(36)을 갖는 메모리 셀(150)이 형성된다. 논의의 편의상, 도 10 및 도 11에는 MRAM 디바이스의 하나의 메모리 셀(150)만이 예시되어 있다. 그러나, MRAM 디바이스는 복수의 메모리 셀들(150)로 조성될 수도 있다는 것을 이해할 것이다. 메모리 셀(150)은 메모리 셀(10)과 유사하고, 유사한 참조 부호들이 유사한 구성요소들을 나타낸다.
이제, 도 10을 참조하면, 비아 공간(36)의 형성 후에, 제2 캡핑층(32) 및 선택적인 제2 유전체층(34) 위에 그리고 비아 공간(36) 내에 블랭킷 증착에 의해 도전성 장벽층(152)이 증착된다. 장벽층(152)은, 도 3의 장벽층(40) 또는 도 7의 장벽층(102)의 형성을 위해 위에서 설명한 바와 같이 도전성 재료들 중 임의의 것을 포함하고 임의의 적당한 두께를 가질 수 있다.
그 후 장벽층(152) 위에 그리고 비아 보이드 공간(36) 내에 블랭킷 증착에 의해 메모리 소자층(154)이 증착될 수 있다. 메모리 소자층(154)은 도 5의 메모리 소자층(46)에 대하여 위에서 기술한 구조들 중 임의의 것 및 재료들 중 임의의 것을 포함할 수 있다. 그 후 메모리 소자층(154) 위에 전극층(156)이 증착될 수 있다. 전극층(156)은, 도 5를 참조하여 위에서 기술한, 전극층(48)을 형성하기에 적합한 재료들 중의 임의의 것으로 형성되고 임의의 두께를 가질 수 있다.
그 후 전극층(156)이 표준 마스크 및 에칭 기법들을 이용하여 패터닝 및 에칭되어, 도 11에 예시된 바와 같이, 전극(158)이 형성된다. 메모리 소자층(154)도 표준 마스크 및 에칭 기법들을 이용하여 패터닝 및 에칭된다. 발명의 바람직한 실시예에서, 메모리 소자층(154)은 전극층(156)의 패터닝 및 에칭 후에 패터닝 및 에칭된다. 그러나, 전극층(156)은 대안적으로 메모리 소자층(154)의 패터닝 및 에칭 후에 형성될 수도 있다는 것을 이해할 것이다. 비록 메모리 소자층(154)의 패터닝 및 에칭이 전극층(156)의 초기, 동시 패터닝 및 에칭을 포함할 수도 있다는 것을 알겠지만. 전극층(156) 및/또는 메모리 소자층(154)의 에칭 중에 비아 보이드 공간(36)을 충전하는 재료들의 일부가 제거될 수 있지만 그러한 에칭은 바람직하게는 비아 보이드 공간(36) 내의 모든 재료들을 제거하지 않는다. 이에 관련하여, BVia(20)는 에칭 후에 남아 있는 비아 보이드 공간(36) 내의 재료들에 의해 노출되지 않고 여전히 보호된다.
본 발명의 이 전형적인 실시예에서는, 장벽층(152) 위에 증착된 도전성 또는 충전 재료를 제거하는 별도의 제거 공정 단계가 이용되지 않는다는 것을 알 것이다. 대신에, 이것은 전극층(156) 및/또는 메모리 소자층(154)의 패터닝과 동시에 행해진다. 따라서, 제거 공정 단계를 없앰으로써, 메모리 셀(150)의 제조가 단순화될 수 있고 처리량(throughput)이 증대될 수 있다. 또한, 비아 보이드 공간(36) 내의 재료가 캡핑층을 필요로 하지 않기 때문에, 메모리 소자층(154)은 패터닝 또는 후속 에칭 중의 정렬 불량을 허용하기 위해 비아 보이드 공간(36) 내의 재료를 실질적으로 피복하고 비아 보이드 공간(36)을 넘어 연장하도록 반드시 에칭되어야 할 필요가 없다는 것을 알 것이다. 이에 관련해서, 메모리 셀(150)은 메모리 소자층(154)이 비아 보이드 공간(36) 내의 재료들에 대한 캡핑층으로서 이용된 경우보다 더 작은 횡방향 치수들을 가질 수 있다.
본 발명의 원리들은 자기전자 구조에 제한되는 것이 아니라 또 다른 목적으로 장벽층을 이용하는 다른 반도체 디바이스 구조에 대하여 이용될 수도 있다는 것을 이해할 것이다. 예를 들면, 본 발명의 전형적인 실시예에 따라서, 도 12는 위에서 기술한 방법들의 다양한 실시예들을 이용하여 형성된, 정밀 저항기(precision resistor), 로컬 상호접속 구조(local interconnect structure) 등을 포함할 수 있는, 일렉트로닉 구조(200)를 예시한다. 일렉트로닉 구조(200)는, 그 안에 적어도 2개의 상호접속 스택(204)이 형성된, 제1 유전체층(202), 또는 유전체층들의 조합을 포함한다. 제2 유전체층(206)이 제1 유전체층(202) 위에 배치된다. 제2 유전체층(206) 내에 보이드 공간들(void spaces)(208)이 형성되어 상호접속 스택들(204)의 표면(210)을 노출시킨다. 보이드 공간들(208)은, 예를 들면, 비아 또는 트렌치와 같은 임의의 적당한 보이드 공간일 수 있다.
보이드 공간(208) 내에 그리고 제2 유전체층(206) 위에 블랭킷 증착에 의해 임의의 적당한 두께로 장벽층(212)이 증착된다. 장벽층(212)은, 장벽층을 형성하기에 적합한 임의의 도전성 재료, 예를 들면, 탄탈(Ta), 탄탈 질화물(TaN), 티탄(Ti), 티탄 질화물(TiN), 텅스텐(W), 텅스텐 질화물(WN), 또는 TaN과 Ta의 층들과 같은 그러한 재료들의 층들의 조합 등을 포함할 수 있다. 또한, 장벽층(212)은, 그 두께가 장벽층(212)을 형성하는 데 사용되는 재료에 의존할 수도 있고 의존하지 않을 수도 있는, 특정 응용에 적합한 임의의 적당한 두께를 가질 수 있다.
발명의 일 실시예에서, 그 후 장벽층(212) 위에 블랭킷 증착에 의해 충전 재료(214)가 증착되어 보이드 공간들(208)을 충전할 수 있다. 충전 재료(214)는 원하는 응용에 적합한 임의의 재료를 포함할 수 있다. 발명의 일 실시예에서, 충전 재료(214)는, 보이드 공간들(208) 내의 충전 재료(214)가 도체로서 기능하도록, 구리 또는 텅스텐과 같은 도전성 재료를 포함할 수 있다. 발명의 다른 실시예에서, 충전 재료(214)는, 예를 들면, TEOS, HDPTEOS(high density plasma TEOS), BPTEOS(boron phosphorus doped TEOS), BPSG(boron phosphorus silica glass), 스핀온 글래스, PEN(plasma-enhanced nitride), 플루오르화 글래스(fluorinated glass), 수소 실세스퀴옥산(hydrogen silsesquioxane), 메틸 실세스퀴옥산(methyl silsesquioxane), 실리콘 질화물, 실리콘 이산화물 등과 같은 유전체, 또는 그 조합들로 형성될 수 있다. 발명의 또 다른 실시예에서, 보이드 공간들(208)은 전체적으로 또는 부분적으로 충전 재료로 충전되지 않고, 오히려, 장벽층(212) 위에 후속 증착되는 임의의 다른 재료들로 충전된다. 따라서, 이들 실시예에서, 장벽층(212)은 2개의 상호접속 스택들(204) 간의 저항기로서 또는 로컬 상호접속으로서 상호접속 스택(204)을 전기적으로 연결시키는 역할을 할 수 있다.
본 발명의 또 다른 전형적인 실시예에 따라서, 도 13은 위에서 기술한 방법들의 다양한 실시예들을 이용하여 형성된 금속-절연체-금속(MIM : metal-insulator-metal) 커패시터를 포함할 수 있는, 일렉트로닉 구조(250)를 예시한다. 일렉트로닉 구조(250)는, 그 안에 상호접속 스택의 비아, 금속 상호접속 라인, 또는 임의의 다른 적당한 도체(254)가 형성된, 제1 유전체층(252), 또는 유전체층들의 조합을 포함한다. 제2 유전체층(256)이 제1 유전체층(252) 위에 배치된다. 제2 유전체층(256) 내에 비아 보이드 공간(258)이 형성되어 도체(254)의 표면(270)을 노출시킨다.
비아 보이드 공간(258) 내에 그리고 제2 유전체층(256) 위에 블랭킷 증착에 의해 임의의 적당한 두께로 장벽층(260)이 증착된다. 장벽층(260)은, 장벽층을 형성하기에 적합한 임의의 도전성 재료, 예를 들면, 탄탈(Ta), 탄탈 질화물(TaN), 티탄(Ti), 티탄 질화물(TiN), 텅스텐(W), 텅스텐 질화물(WN), 또는 TaN과 Ta의 층들과 같은 그러한 재료들의 층들의 조합 등을 포함할 수 있다. 또한, 장벽층(260)은, 그 두께가 장벽층(260)을 형성하는 데 사용되는 재료에 의존할 수도 있고 의존하지 않을 수도 있는, 임의의 적당한 두께를 가질 수 있다.
발명의 일 실시예에서, 그 후 장벽층(260) 위에 블랭킷 증착에 의해 충전 재료(262)가 증착되어 비아 보이드 공간(258)을 충전할 수 있다. 충전 재료(262)는 임의의 적당한 재료를 포함할 수 있다. 발명의 일 실시예에서, 충전 재료(262)는, 비아 보이드 공간(258) 내의 충전 재료(262)가 도체로서 기능하도록, 구리 또는 텅스텐과 같은 도전성 재료를 포함할 수 있다. 발명의 다른 실시예에서, 충전 재료(262)는, 예를 들면, TEOS, HDPTEOS(high density plasma TEOS), BPTEOS(boron phosphorus doped TEOS), BPSG(boron phosphorus sillca glass), 스핀온 글래스, PEN(plasma-enhanced nitride), 플루오르화 글래스(fluorinated glass), 수소 실세스퀴옥산(hydrogen silsesquioxane), 메틸 실세스퀴옥산(methyl silsesquioxane), 실리콘 질화물, 실리콘 이산화물 등과 같은 유전체, 또는 그 조합들로 형성될 수 있다. 충전 재료(262)의 증착 후에, 장벽층(260) 및 제2 유전체층(256) 위에 있는 임의의 여분의 충전 재료(262)가, CMP, ECMP, 에칭 등과 같은 임의의 적당한 제거 공정에 의해 제거될 수 있다. 도 4의 장벽층(40)에 관련하여 설명한 바와 같이, 장벽층(260)은 제거 공정에 대한 정지층으로서 역할을 한다. 그 후 장벽층(260) 위에 블랭킷 증착에 의해 절연체층(264)이 증착될 수 있고 이 절연체층(264) 위에 도전성 전극 재료층(266)이 증착될 수 있다. 발명의 또 다른 실시예에서, 비아 보이드 공간(258)은 충전 재료로 충전되지 않고, 오히려, 장벽층(260)의 증착 후에, 장벽층(260) 위에 그리고 비아 보이드 공간(258) 내에 블랭킷 증착에 의해 절연체층(264)이 증착되고, 그 후에 도전성 전극 재료층(266)이 증착된다.
그 후 도전성 전극 재료층(266)을 패터닝 및 에칭하여 전극(268)을 형성할 수 있다. 절연체층(264)과, 선택적으로, 장벽층(260)도, 동시에 또는 개별적으로, 표준 마스크 및 에칭 기법들을 이용하여 패터닝 및 에칭될 수 있다. 발명의 일 실시예에서, 절연체층(264)은 비아 보이드 공간(258) 내의 충전 재료(262)에 대한 캡핑층으로서 역할을 하도록 패터닝 및 에칭될 수 있다. 발명의 다른 실시예에서, 절연체층(264)은 충전 재료(262) 위에 연장하지 않거나 또는 충전 재료(262) 위에 부분적으로만 연장하도록 패터닝 및 에칭될 수 있다. 도 13에 예시된 바와 같이, 장벽층(260)은 MIM 구조(250)에 대한 하부 도전성 전극(underlying conductive electrode)으로서 역할을 함과 동시에 또한 MlM 구조(250)를 도체(254)에 전기적으로 연결시킬 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 MIM 구조(300)를 예시한다. MIM 구조(300)는 MIM 구조(250)와 유사하고, 그 안에 도체(254)가 형성된, 제1 유전체층(252), 또는 유전체층들의 조합을 갖는다. 제2 유전체층(256)이 제1 유전체층(252) 위에 배치된다. 제2 유전체층(256) 내에 비아 보이드 공간(258)이 형성되어 도체(254)의 표면(270)을 노출시킨다.
비아 보이드 공간(258) 내에 그리고 제2 유전체층(256) 위에 블랭킷 증착에 의해 임의의 적당한 두께로 장벽층(302)이 증착된다. 장벽층(302)은, 장벽층을 형성하기에 적합한 임의의 도전성 재료, 예를 들면, 탄탈(Ta), 탄탈 질화물(TaN), 티탄(Ti), 티탄 질화물(TiN), 텅스텐(W), 텅스텐 질화물(WN), 또는 TaN과 Ta의 층들과 같은 그러한 재료들의 층들의 조합 등을 포함할 수 있다. 또한, 장벽층(302)은, 그 두께가 장벽층(302)을 형성하는 데 사용되는 재료에 의존할 수도 있고 의존하지 않을 수도 있는, 임의의 적당한 두께를 가질 수 있다.
발명의 일 실시예에서, 장벽층(302)의 증착 후에, 블랭킷 증착에 의해 도전성 충전 재료(308)가 증착되어 비아 보이드 공간(258)을 충전할 수 있다. 도전성 충전 재료(308)는, 비아 보이드 공간(258) 내의 도전성 충전 재료(308)가 도체로서 기능하도록, 구리 또는 텅스텐과 같은 임의의 적당한 도전성 재료를 포함할 수 있다. 도전성 충전 재료(308)의 증착 후에, 장벽층(302) 및 제2 유전체층(256) 위에 있는 임의의 여분의 도전성 충전 재료(308)가, CMP, ECMP, 에칭 등과 같은 임의의 적당한 제거 공정에 의해 제거된다. 도 4의 장벽층(40)에 관련하여 설명한 바와 같이, 장벽층(302)은 제거 공정에 대한 정지층으로서 역할을 한다.
그 후 블랭킷 증착에 의해 제1 도전성 전극층(304)이 증착될 수 있고, 그 후 블랭킷 증착에 의해 절연체층(306) 및 제2 도전성 전극층(310)이 증착된다. 제1 및 제2 도전성 전극층(304)은 도 13의 도전성 전극 재료층(266)의 형성을 위해 위에서 기술한 재료들과 같은 임의의 적당한 도전성 재료를 포함할 수 있다. 절연체층(306)은 도 13의 절연체층(264)을 형성하기 위해 위에서 기술한 재료들 중 임의의 것을 포함할 수 있다.
발명의 또 다른 실시예에서, 비아 보이드 공간(258)은 도전성 충전 재료(308)로 충전되지 않고, 오히려, 장벽층(302)의 증착 후에, 장벽층(302) 위에 그리고 비아 보이드 공간(258) 내에 블랭킷 증착에 의해 제1 전극층(304)이 증착된다. 제1 전극층(304)의 증착 후에 절연체층(306)이 증착되고 제2 전극층(310)이 증착된다.
그 후 제2 전극층(310)을 표준 마스크 및 에칭 기법들을 이용하여 패터닝 및 에칭하여 전극(312)을 형성할 수 있다. 절연체층(306), 제1 전극층(304), 및 장벽층(302)도, 동시에 또는 개별적으로, 표준 마스크 및 에칭 기법들을 이용하여 패터닝 및 에칭될 수 있다. 발명의 바람직한 실시예에서, 절연체층(306), 제1 전극층(304), 및 장벽층(302)은 전극(312)의 형성 후에 패터닝 및 에칭된다. 그러나, 전극(312)은 절연체층(306), 제1 전극층(304), 및/또는 장벽층(302)의 패터닝 및 에칭 후에 형성될 수도 있다는 것을 이해할 것이다. 비록 절연체층(306), 제1 전극층(304), 및/또는 장벽층(302)의 패터닝 및 에칭이 제2 전극층(310)의 초기, 동시 패터닝 및 에칭을 포함할 수도 있다는 것을 알겠지만.
도 14에 예시된 바와 같이, 제1 전극층(304), 및 선택적으로 절연체층(306)은, 비아 보이드 공간(258)을 실질적으로 피복하도록 에칭될 수 있다. 이에 관련하여, 비아 보이드 공간(258)이 도전성 충전 재료(308)로 충전되어 있을 경우, 제1 전극층(304)은 비아 보이드 공간(258)으로부터의 도전성 충전 재료(308)의 확산을 최소화하고 또한 후속 에칭 공정들에서 사용될 수 있는 부식액으로부터 도전성 충전 재료(308)를 보호하는 캡핑층으로서 역할을 할 수 있다. 따라서 발명의 일 실시예에서, 제1 전극층(304)은 도전성 충전 재료(308)를 완전히 피복하고 비아 보이드 공간(258)을 넘어 충분히 연장하여 패터닝 중에 또는 후속 에칭 공정들 중에 생길 수 있는 어떠한 정렬 불량도 허용한다. 발명의 다른 실시예에서, 제1 전극층(304)이 캡핑층으로서 역할을 하지 않을 경우, 제1 전극층(304)은 비아 보이드 공간(258) 위에 연장하지 않거나 비아 보이드 공간(258) 위에 부분적으로만 연장하도록 패터닝 및 에칭될 수 있다.
도 15는 본 발명의 또 다른 실시예에 따른 MIM 구조(350)를 예시한다. MIM 구조(350)는 MIM 구조(250)와 유사하고, 그 안에 도체(254)가 형성된, 제1 유전체층(252), 또는 유전체층들의 조합을 갖는다. 제2 유전체층(256)이 제1 유전체층(252) 위에 배치된다. 제2 유전체층(256) 내에 예를 들면 디지트 라인 또는 비트 라인과 같은 제2 도체(352)가 도 15의 평면에 대하여 수직으로 배치된다. 제2 도체(352)는 예를 들면 다마신 공정 또는 서브트랙티브 공정과 같은 임의의 적당한 종래의 기법에 의해 형성될 수 있다. 제2 유전체층(256) 및 제2 도체(352) 위에 절연체층(354)이 증착된다. 그 후 제2 유전체층(256) 및 절연체층(354) 내에 보이드 공간(356)이 형성되어 도체(254)의 표면(270)을 노출시킨다. 보이드 공간(356)은 예를 들면 비아 형상 또는 트렌치 형상과 같은 임의의 적당한 형상을 가질 수 있다.
그 후 보이드 공간(356) 내에 그리고 절연체층(354) 위에 블랭킷 증착에 의해 장벽층(358)이 증착될 수 있다. 장벽층(358)은, 도 14의 장벽층(302)을 형성하기 위해 위에서 기술한 재료들과 같은 장벽층을 형성하기에 적합한 임의의 도전성 재료를 포함할 수 있다. 또한, 장벽층(358)은, 그 두께가 장벽층(358)을 형성하는 데 사용되는 재료에 의존할 수도 있고 의존하지 않을 수도 있는, 임의의 적당한 두께를 가질 수 있다. 따라서, 도 15에 예시된 바와 같이, 도체(352), 절연체층(354), 및 장벽층(358)이 금속-절연체-금속 구조를 형성하고, 장벽층(358)은 MIM 구조(350)에 대한 상부(overlylng) 또는 최상부(top) 전극으로서 역할을 함과 동시에 또한 MIM 구조(350)를 도체(254)에 전기적으로 연결시킨다.
발명의 일 실시예에서, 그 후 장벽층(358) 위에 블랭킷 증착에 의해 충전 재료(340)가 증착되어 비아 보이드 공간(356)을 충전할 수 있다. 충전 재료(340)는 임의의 적당한 재료를 포함할 수 있다. 발명의 일 실시예에서, 충전 재료(340)는 비아 보이드 공간(356) 내의 충전 재료(340)가 도체로서 기능하도록, 구리 또는 텅스텐과 같은 도전성 재료를 포함할 수 있다. 발명의 다른 실시예에서, 충전 재료(340)는, 예를 들면, TEOS, HDPTEOS(high density plasma TEOS), BPTEOS(boron phosphorus doped TEOS), BPSG(boron phosphorus silica glass), 스핀온 글래스, PEN(plasma-enhanced nitride), 플루오르화 글래스(fluorinated glass), 수소 실세스퀴옥산(hydrogen silsesquloxane), 메틸 실세스퀴옥산(methyl silsesquioxane), 실리콘 질화물, 실리콘 이산화물 등과 같은 유전체, 또는 그 조합들로 형성될 수 있다. 또 다른 실시예에서, 충전 재료(340)는 다른 디바이스 구조(도시되지 않음)를 형성하기 위해 장벽층(358) 위에 증착되는 임의의 재료를 포함할 수 있다.
충전 재료(356)의 증착 후에, 장벽층(358) 및 절연체층(354) 위에 있는 임의의 여분의 충전 재료(356)가, CMP, ECMP, 에칭 등과 같은 임의의 적당한 제거 공정에 의해 제거될 수 있다. 도 4의 장벽층(40)에 관련하여 설명한 바와 같이, 장벽층(358)은 제거 공정에 대한 정지층으로서 역할을 한다.
따라서, 장벽층을 이용하여 메모리 소자와 디지트 라인 간의 향상된 균일 간격을 제공하는 자기저항 랜덤 액세스 메모리(MRAM) 디바이스 구조들, 및 그러한 구조들의 제조 방법이 제공되었다. 또한, 보이드 공간 내의 장벽층의 존재를 이용하는 MRAM 디바이스 이외의 반도체 구조들이 제공되었다. 전술한 발명의 상세한 설명에서는 적어도 하나의 전형적인 실시예가 제시되었지만, 방대한 수의 변형예들이 존재한다는 것을 알아야 할 것이다. 또한 전형적인 실시예 또는 전형적인 실시예들은 단지 예일 뿐이고, 어떤 식으로든 발명의 범위, 응용성, 또는 구성을 제한하려고 의도된 것이 아님을 알아야 할 것이다. 오히려, 전술한 상세한 설명은 숙련된 당업자들에게 발명의 전형적인 실시예를 구현하기 위한 편리한 로드 맵(load map)을 제공할 것이고, 첨부된 청구항들에서 제시된 발명의 범위에서 벗어나지 않고 전형적인 실시예에서 기술된 구성요소들의 기능 및 배열에서 다양한 변형이 이루어질 수 있음은 물론이다.
Claims (20)
- 자기전자(magnetoelectronic) 메모리 소자 구조의 제조 방법으로서,적어도 하나의 트랜지스터와 전기 통신하도록 상호접속 스택(interconnect stack)을 제조하는 단계와;상기 상호접속 스택 위에 있는 제1 유전체층 내에 적어도 부분적으로 배치된 디지트 라인을 형성하는 단계와;상기 제1 유전체층 내에 보이드 공간(void space)을 에칭하여 상기 상호접속 스택을 노출시키는 단계와;제1 부분 및 제2 부분을 갖는 도전성 장벽층을 증착하는 단계 - 상기 도전성 장벽층의 상기 제1 부분은 상기 디지트 라인 위에 있고 상기 도전성 장벽층의 상기 제2 부분은 상기 보이드 공간 내에 상기 상호접속 스택과 전기 통신하도록 배치됨 - 와;상기 도전성 장벽층의 상기 제1 부분 위에 자기 메모리 소자층을 형성하는 단계와;상기 자기 메모리 소자층 위에 전극층을 증착하는 단계와;상기 전극층을 패터닝 및 에칭하여 상기 디지트 라인 위에 전극을 형성하는 단계와;상기 자기 메모리 소자층을 패터닝 및 에칭하는 단계를 포함하는 자기전자 메모리 소자 구조의 제조 방법.
- 제1항에 있어서, 상기 도전성 장벽층을 증착하는 단계는, 탄탈, 탄탈 질화물, 티탄, 티탄 질화물, 텅스텐, 및 텅스텐 질화물로 이루어진 그룹으로부터 선택된 적어도 하나의 재료를 포함하는 층을 증착하는 단계를 포함하는 자기전자 메모리 소자 구조의 제조 방법.
- 제1항에 있어서, 상기 자기 메모리 소자층을 형성하는 단계 전에 상기 도전성 장벽층의 상기 제1 부분 및 상기 제2 부분 위에 충전 재료를 증착하는 단계를 더 포함하는 자기전자 메모리 소자 구조의 제조 방법.
- 제1항에 있어서, 상기 도전성 장벽층의 상기 제1 부분 위에 자기 메모리 소자층을 형성하는 단계는 상기 도전성 장벽층의 상기 제2 부분 위에 및 상기 보이드 공간 내에 상기 자기 메모리 소자층을 형성하는 단계를 더 포함하는 자기전자 메모리 소자 구조의 제조 방법.
- 제1항에 있어서, 상기 디지트 라인을 형성하는 단계 후에 상기 디지트 라인 위에 캡핑층(capping layer)을 증착하는 단계를 더 포함하는 자기전자 메모리 소자 구조의 제조 방법.
- 제1항에 있어서, 상기 디지트 라인을 형성하는 단계 후에 상기 디지트 라인 위에 제2 유전체층을 증착하는 단계를 더 포함하고, 상기 제2 유전체층은 상기 자기 메모리 소자층을 패터닝 및 에칭하는 단계 중에 에칭 정지층(etch stop)으로서 기능하는 자기전자 메모리 소자 구조의 제조 방법.
- 제1항에 있어서, 상기 자기 메모리 소자층을 패터닝 및 에칭하는 단계 전에 상기 전극층을 패터닝 및 에칭하여 상기 디지트 라인 위에 전극을 형성하는 단계가 수행되는 자기전자 메모리 소자 구조의 제조 방법.
- 상호접속 스택과;상기 상호접속 스택 위에 있는 제1 유전체층과;상기 제1 유전체층 내에 적어도 부분적으로 배치된 디지트 라인과;제1 부분 및 제2 부분을 갖는 연속적인 도전성 장벽층 - 상기 제1 부분은 상기 디지트 라인 위에 배치되고 제2 부분은 상기 제1 유전체층 내에 형성된 비아 내에 배치되고, 상기 제2 부분은 상기 상호접속 스택에 전기적으로 연결됨 - 과;상기 장벽층의 상기 제1 부분 위에 있고 상기 디지트 라인에 자기적으로 결합된 제1 부분을 갖는 자기 메모리 소자층과;상기 자기 메모리 소자층 및 상기 디지트 라인 위에 배치된 전극을 포함하는 자기전자 메모리 소자 셀 구조.
- 제8항에 있어서, 상기 도전성 장벽층의 상기 제2 부분 위에 및 상기 비아 내 에 배치된 충전 재료를 더 포함하는 자기전자 메모리 소자 셀 구조.
- 제8항에 있어서, 상기 자기 메모리 소자층은 상기 도전성 장벽층의 상기 제2 부분 위에 및 상기 비아 내에 배치된 제2 부분을 갖는 자기전자 메모리 소자 셀 구조.
- 제8항에 있어서, 상기 도전성 장벽층은, 탄탈, 탄탈 질화물, 티탄, 티탄 질화물, 텅스텐, 및 텅스텐 질화물로 이루어진 그룹으로부터 선택된 적어도 하나의 재료를 포함하는 자기전자 메모리 소자 셀 구조.
- 제8항에 있어서, 상기 디지트 라인 위에 있는 캡핑층을 더 포함하는 자기전자 메모리 소자 셀 구조.
- 제8항에 있어서, 상기 디지트 라인 및 상기 제1 유전체층 위에 있는 제2 유전체층을 더 포함하는 자기전자 메모리 소자 셀 구조.
- 내부에 제1 보이드 공간이 형성되어 있는 유전체층과;제1 및 제2 부분을 갖는 연속적인 도전성 장벽층 - 상기 제1 부분은 상기 보이드 공간 내에 배치되어 상기 보이드 공간의 밖에 배치된 도전성 재료에 전기적으로 연결되고 상기 제2 부분은 상기 유전체층 위에 배치됨 - 과;상기 장벽층의 상기 제1 부분으로부터 원격으로 배치되어 상기 장벽층의 상기 제2 부분에 전기적으로 연결된 반도체 구조를 포함하는 반도체 디바이스 구조.
- 제14항에 있어서, 상기 반도체 구조는 상기 유전체층 내에 형성된 제2 보이드 공간 내에 배치된 상기 도전성 장벽층의 제3 부분을 포함하고, 상기 도전성 장벽층의 상기 제3 부분은 상기 도전성 장벽층의 상기 제2 부분과 일체인 반도체 디바이스 구조.
- 제14항에 있어서, 상기 보이드 공간의 밖에 배치된 상기 도전성 재료는 상호접속 스택을 포함하는 반도체 디바이스 구조.
- 제14항에 있어서, 상기 도전성 장벽층의 상기 제1 부분 위에 있고 상기 보이드 공간 내에 배치된 충전 재료를 더 포함하는 반도체 디바이스 구조.
- 제14항에 있어서, 상기 반도체 구조는 상기 도전성 장벽층의 상기 제2 부분 위에 있는 절연층 및 상기 절연층 위에 있는 제1 금속 전극층을 포함하는 반도체 디바이스 구조.
- 제14항에 있어서, 상기 반도체 구조는 상기 도전성 장벽층의 상기 제2 부분 아래에 있는 상기 유전체층 내에 배치된 디지트 라인 및 상기 디지트 라인과 상기 도전성 장벽층의 상기 제2 부분과의 사이에 배치된 절연 재료를 포함하는 반도체 디바이스 구조.
- 제14항에 있어서, 상기 도전성 장벽층은 탄탈, 탄탈 질화물, 티탄, 티탄 질화물, 텅스텐, 및 텅스텐 질화물로 이루어진 그룹으로부터 선택된 적어도 하나의 재료를 포함하는 반도체 디바이스 구조.
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