TWI841398B - 半導體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法 Download PDF

Info

Publication number
TWI841398B
TWI841398B TW112119431A TW112119431A TWI841398B TW I841398 B TWI841398 B TW I841398B TW 112119431 A TW112119431 A TW 112119431A TW 112119431 A TW112119431 A TW 112119431A TW I841398 B TWI841398 B TW I841398B
Authority
TW
Taiwan
Prior art keywords
mtj stack
height
word line
layer
bottom electrode
Prior art date
Application number
TW112119431A
Other languages
English (en)
Other versions
TW202425787A (zh
Inventor
沙拉凡納 庫馬爾 卡塔卡姆
艾西瑪 度塔
智超 楊
Original Assignee
美商萬國商業機器公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商萬國商業機器公司 filed Critical 美商萬國商業機器公司
Application granted granted Critical
Publication of TWI841398B publication Critical patent/TWI841398B/zh
Publication of TW202425787A publication Critical patent/TW202425787A/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Semiconductor Memories (AREA)

Abstract

本發明提供一種半導體裝置，其包括一磁性穿隧接面(MTJ)堆疊及該MTJ堆疊之圍繞該MTJ堆疊之豎直側表面之一上部字線。一種半導體裝置包括一磁性穿隧接面(MTJ)堆疊及該MTJ堆疊之圍繞該MTJ堆疊之豎直側表面及一參考層之一上部表面之一上部字線。一種方法包括形成一磁性穿隧接面(MTJ)堆疊及形成一介電質囊封層，該介電質囊封層圍繞該MTJ堆疊之一頂部電極、一自由層、一穿隧障壁、一參考層及一底部電極之豎直側表面。

Description

半導體裝置及其形成方法
本發明大體上係關於半導體製造領域，且更特定而言係關於製造具有環繞式頂部電極結構的磁性穿隧接面裝置。
磁阻式隨機存取記憶體(「MRAM」)裝置用作非揮發性電腦記憶體。MRAM資料係由磁性儲存器元件來儲存。該等元件係由兩個鐵磁性層形成，該等鐵磁性層之各者可固持藉由自旋導電層分隔開之磁場。兩個層中之一者為參考磁體或參考層，其經設定為特定極性，而剩餘層之場可經改變以匹配外場之極性來儲存記憶體且被稱為「自由磁體」或「自由層」。此組態被稱為磁性穿隧接面(MTJ)且為用於記憶體之MRAM位元的最簡單結構。
根據本發明之一實施例，提供一種半導體裝置。該半導體裝置包括磁性穿隧接面(MTJ)堆疊及MTJ堆疊之圍繞MTJ堆疊之豎直側表面的上部字線。在一實施例中，MTJ堆疊之上部字線的下部水平表面係在MTJ堆疊之底部電極下方。在一實施例中，MTJ堆疊之第一組合高度加上MTJ堆疊下方之底部電極接點的高度大致等於上部字線之第二組合高度加上在上部字線下方豎直對準之Vx通孔的高度。一實施例進一步包括圍繞 MTJ堆疊之頂部電極、自由層、穿隧障壁、參考層及底部電極之豎直側表面的介電質囊封層。一實施例進一步包括圍繞頂部電極之豎直側表面以及介電質囊封層的金屬囊封層。
根據本發明之一實施例，提供一種半導體裝置。半導體裝置包括磁性穿隧接面(MTJ)堆疊及MTJ堆疊之圍繞MTJ堆疊之豎直側表面及參考層之上部表面的上部字線。在一實施例中，MTJ堆疊之頂部電極的下部水平表面係在MTJ堆疊之底部電極的上部水平表面下方。在一實施例中，MTJ堆疊之第一組合高度加上MTJ堆疊下方之底部電極接點的高度大致等於上部字線之第二組合高度加上在上部字線下方豎直對準之Vx通孔的高度。一實施例進一步包括圍繞MTJ堆疊之上部字線之一部分、自由層、穿隧障壁、參考層及底部電極之豎直側表面的介電質囊封層。
根據本發明之一實施例，提供一種方法。該方法包括形成磁性穿隧接面(MTJ)堆疊及形成圍繞MTJ堆疊之頂部電極、自由層、穿隧障壁、參考層及底部電極之豎直側表面的介電質囊封層。一實施例進一步包括形成圍繞MTJ堆疊之頂部電極之豎直側表面及介電質囊封層之一部分的金屬囊封層。一實施例進一步包括形成圍繞MTJ堆疊之上部字線開口，其中介電質囊封層及金屬囊封層保護MTJ堆疊。另一實施例進一步包括在上部字線開口中形成圍繞MTJ堆疊的上部字線，其中上部字線的下部水平表面係在MTJ堆疊的底部電極下方。在一實施例中，MTJ堆疊的高度加上MTJ堆疊下方之底部電極接點的高度大致等於MTJ堆疊之上部字線的高度加上在上部字線下方豎直對準之Vx通孔的高度。一實施例進一步包括移除金屬囊封層。另一實施例進一步包括移除頂部電極。一實施例進一步包括在上部字線開口中形成圍繞MTJ堆疊的上部字線，其中MTJ堆疊之上部 字線的下部水平表面係在MTJ堆疊的底部電極下方。在一實施例中，MTJ堆疊之高度加上MTJ堆疊下方之底部電極接點的高度大致等於上部字線之高度加上在上部字線下方豎直對準之Vx通孔的高度。
100:半導體結構
101:單元
102:層間介電質(ILD)
103:單元
104:通孔襯墊
105:單元
106:通孔
107:單元
110:頂蓋
112:層間介電質(ILD)
126:襯墊
128:下部金屬導線
130:層間介電質(ILD)
132:襯墊
134:底部電極接點
138:底部電極
140:參考層
142:穿隧障壁
146:自由層
150:頂部電極
152:介電質囊封層
156:金屬囊封層
160:層間介電質(ILD)
162:開口
164:開口
170:襯墊
172:金屬填充物
200:半導體結構
201:單元
202:層間介電質(ILD)
203:單元
205:單元
207:單元
210:頂蓋
212:層間介電質(ILD)
226:襯墊
228:下部金屬導線
230:層間介電質(ILD)
232:襯墊
234:底部電極接點
238:底部電極
240:參考層
242:穿隧障壁
246:自由層
250:頂部電極
252:介電質囊封層
256:金屬囊封層
260:層間介電質(ILD)
262:開口
264:開口
270:襯墊
272:金屬填充物
h1:高度
h2:高度
h3:高度
h4:高度
h5:高度
h6:高度
h7:高度
h8:高度
h9:高度
h10:高度
h11:高度
將結合隨附圖式最佳地瞭解作為實例給出且並不意欲將本發明僅限於此之以下實施方式，在隨附圖式中：圖1根據一例示性實施例繪示在中間製造階段處的半導體結構之橫截面圖；圖2根據一例示性實施例繪示半導體結構之橫截面圖且繪示分離成多於一個多狀態記憶體單元；圖3根據一例示性實施例繪示半導體結構之橫截面圖且繪示介電質囊封層之形成；圖4根據一例示性實施例繪示半導體結構之橫截面圖且繪示介電質囊封層之圖案化；圖5根據一例示性實施例繪示半導體結構之橫截面圖且繪示金屬囊封層之形成；圖6根據一例示性實施例繪示半導體結構之橫截面圖且繪示層間介電質之形成；圖7根據一例示性實施例繪示半導體結構之橫截面圖且繪示層間介電質之圖案化；圖8根據一例示性實施例繪示半導體結構之橫截面圖且繪示襯墊之形成；圖9根據一例示性實施例繪示半導體結構之橫截面圖且繪 示金屬填充物之形成；圖10根據一例示性實施例繪示在中間製造階段處的第二半導體結構之橫截面圖；圖11根據一例示性實施例繪示第二半導體結構之橫截面圖且繪示金屬囊封層之移除；圖12根據例示性實施例繪示第二半導體結構之橫截面圖且繪示襯墊之形成；且圖13根據一例示性實施例繪示第二半導體結構之橫截面圖且繪示金屬填充物之形成。
圖式未必按比例繪製。圖式僅為示意性表示，其不意欲描繪本發明之特定參數。圖式意欲僅描繪本發明之典型實施例。在圖式中，相同編號表示相同元件。
本文中揭示所主張結構及方法之詳細實施例；然而，可理解，所揭示實施例僅繪示可以各種形式體現的所主張結構及方法。然而，本發明可以許多不同形式體現且不應被解釋為限於本文中所闡述之例示性實施例。確切而言，提供此等例示性實施例以使得本發明將為透徹且完整的，且其會將本發明之範疇充分傳達給熟習此項技術者。在本說明書中，可省略熟知特徵及技術之細節以避免不必要地混淆所呈現之實施例。
出於下文描述之目的，術語「上部」、「下部」、「右方」、「左方」、「豎直」、「水平」、「頂部」、「底部」及其衍生詞應與所揭示結構及方法相關，如圖式中所定向。術語「上覆」、「頂部」、「在頂部上」、「定位於...上」或「定位於...之頂部上」意謂諸如第一結構之第一元件存在於 諸如第二結構之第二元件上，其中諸如介面結構之介入元件可存在於第一元件與第二元件之間。術語「直接接觸」意謂諸如第一結構之第一元件與諸如第二結構之第二元件在兩個元件之介面處無任何中間導電、絕緣或半導體層之情況下相連接。
為了不混淆本發明之實施例的呈現，在以下詳細描述中，此項技術中已知之一些處理步驟或操作可出於呈現及繪示之目的而組合，且在一些例子中可能尚未詳細地描述。在其他例子中，可能根本不描述此項技術中已知之一些處理步驟或操作。應理解，以下描述更集中於本發明之各種實施例的獨特特徵或元件。
如上文所陳述，磁阻式隨機存取記憶體(下文中之「MRAM」)裝置為非揮發性電腦記憶體技術。MRAM資料係由磁性儲存器元件來儲存。該等元件係由兩個鐵磁性層形成，該等鐵磁性層之各者可固持藉由自旋導電層分隔開之磁場。兩個層中之一者為參考磁體或參考層，其經設定為特定極性，而剩餘層之場可經改變以匹配外場之極性來儲存記憶體且被稱為「自由磁體」或「自由層」。磁性參考層可被稱為參考層，且剩餘層可被稱為自由層。此組態被稱為磁性穿隧接面(下文中之「MTJ」)且為用於記憶體之MRAM位元的最簡單結構。
記憶體裝置係自此類記憶體單元或位元之晶格建構。在MRAM之一些組態，諸如本文中所進一步論述之類型中，磁性參考層之磁化係固定在一個方向上(向上或向下)，且磁性自由層之方向可藉由外部力量(諸如外部磁場或產生充電電流之自旋轉移力矩)切換。(任一極性之)較小電流可用以讀取裝置之電阻，此取決於磁性自由層及磁性參考層之磁化的相對定向。當磁化反平行時電阻通常較高，且當磁化平行時電阻通常 較低，但此可反轉，此取決於用於製造MRAM之材料。
MRAM堆疊層可使用已知技術保形地形成。在形成MTJ堆疊層時，金屬底部電極層沈積於底部電極接點之頂部上，接著為MTJ堆疊(包括由穿隧障壁層覆蓋之參考層，該穿隧障壁層由自由層覆蓋)。接著為頂部電極之沈積。在一實施例中，穿隧障壁層為在兩個導電材料之間的障壁，諸如薄絕緣層或電位。電子(或準粒子)藉由量子穿隧之方法穿過穿隧障壁層。在某些實施例中，穿隧障壁層包括至少一個由氧化鎂(MgO)構成之子層。應瞭解，除MgO之外的材料可用以形成穿隧障壁層。自由層為鄰近於穿隧障壁層且在參考層之對側上的磁性自由層。自由層具有可倒裝之磁矩或磁化。亦應瞭解，MTJ堆疊層可包括額外層，省略某些層，且該等層中之各者可包括任何數目個子層。此外，層及/或子層之組合物在不同MRAM堆疊之間可為不同的。
對於基於垂直磁性穿隧接面(MTJ)結構之高效能MRAM裝置，定義明確的介面及介面控制係必不可少的。MTJ結構通常包括基於鈷(Co)之合成性反鐵磁體(SAF)、基於CoFeB之參考層、基於MgO之穿隧障壁、基於CoFeB之自由層及含有例如鉭(Ta)及/或釕(Ru)之頂蓋層。嵌入式MTJ結構通常藉由將毯覆式MTJ堆疊消減圖案化為兩個金屬層級之間的導柱而形成。
當前MRAM結構具有MRAM導柱高度，其等於Vx通孔高度加上Mx+1線高度。MRAM導柱高度包括MRAM導柱之頂部電極的高度、MRAM導柱之MTJ堆疊的高度及MRAM導柱之底部電極的高度。Mx線為互連金屬線，例如下部金屬導線，諸如字線或位元線，其在MRAM導柱下方。Mx+1線為互連金屬線，例如上部金屬導線，諸如字線或位元 線，其在MRAM導柱上方。Mx+1線高度為與MRAM結構之頂部電極接觸的互連金屬層級的豎直深度。Vx通孔連接Mx線及Mx+1互連金屬線。
當前MRAM結構限制Mx+1線的深度且增加Vx通孔縱橫比。一般而言，Vx通孔之縱橫比係Vx通孔之深度相比於其孔直徑的量度。在數學上，此為Vx通孔之高度除以Vx通孔之關鍵尺寸(CD)。在此情況下，縱橫比為Vx通孔高度與Vx通孔之頂部CD之間的比率。舉例而言，習知MRAM可具有在1：1至1：2之間的AR。降低縱橫比(AR)係有利的，此係因為降低AR減少圖案化之複雜度。相對較高的AR增加Vx通孔之金屬填充期間的空洞，例如銅空洞，此為可靠度問題。
傳統MRAM導柱結構限制Mx+1溝槽深度至MRAM頂部電極之深度，以避免囊封的過度侵蝕，此將導致MTJ/裝置短路。此使得Vx縱橫比增加超出無空隙銅填充物的可接受限制。此限制將MRAM裝配至(在Mx線與Mx+1線之間的)狹窄金屬間介電質間距中，因此使得MRAM難以用於14nm邏輯及以上之先進節點。由於囊封材料(粉紅介電質)之腐蝕，增加在頂部電極之底部下方的Mx+1線深度將導致MTJ堆疊內可能出現短路。
本發明描述一種結構，其中MRAM裝置完全嵌入於Mx+1金屬線本身中，從而減小整體Vx通孔高度。新結構將縱橫比降低到可形成無任何空隙之Cu填充物的點。本發明描述一種形成嵌入型MRAM裝置的結構，該嵌入型MRAM裝置包括頂部電極上方的金屬頂蓋層。金屬頂蓋層用作選擇性頂蓋層以保護囊封層，且獲得將MRAM裝置嵌入於金屬層內之較深溝槽深度。另外，金屬頂蓋層可在層間介電質平坦化製程(諸如化學機械拋光(CMP))期間用作停止層以用於對Mx+1金屬拋光更好的控 制及均一性。本發明使得能夠將較高MRAM結構裝配至狹窄金屬間介電質間距中，因此將MRAM之使用擴展至更先進的節點技術中。
本發明大體上係關於半導體製造領域，且更特定而言，係關於製造具有環繞式頂部電極的磁性穿隧接面裝置。
現參看圖1，根據例示性實施例展示在中間製造階段處的半導體結構100(下文中之「結構」)。圖1為結構100之橫截面圖。可形成或提供結構100。結構100可包括單元101、單元103、單元105及單元107。單元101、103、105、107各自包括例如層間介電質(下文中之「ILD」)102、頂蓋110、層間介電質(下文中之「ILD」)112、襯墊126、下部金屬導線128及層間介電質(下文中之「ILD」)130。
單元103、105、107各自包括例如襯墊132及底部電極接點134。單元101不包括例如襯墊132及底部電極接點134。
單元101、103、105、107各自包括例如底部電極138、參考層140、穿隧障壁142、自由層146及頂部電極150。
結構100可包括若干後段生產線(「BEOL」)層。一般而言，後段生產線(BEOL)為積體電路製造之第二部分，其中個別裝置(電晶體、電容器、電阻器等)與晶圓上之佈線互連。
可藉由在BEOL層上沈積或生長介電材料，接著進行化學機械拋光(CMP)或蝕刻步驟來形成ILD 102。可使用典型沈積技術，例如原子層沈積(ALD)、分子層沈積(MLD)、化學氣相沈積(CVD)、物理氣相沈積(PVD)、高密度電漿(HDP)沈積及旋塗技術來沈積ILD 102。在一實施例中，ILD 102可包括一或多個層。在一實施例中，ILD 102可包括任何介電材料，諸如正矽酸四乙酯(TEOS)、氧化矽(SiOx)、氮化矽 (SiNx)、矽硼碳氮(SiBCN)、NBLoK、低k值介電材料(其中k<4.0)，包括但不限於氧化矽、旋塗玻璃、可流動氧化物、高密度電漿氧化物、硼磷矽玻璃(BPSG)或其任何組合，或任何其他合適的介電材料。NBLoK為Applied Materials公司之商標。
通孔106可藉由以下操作形成：首先將三個或大於三個溝槽(圖中未示)圖案化至ILD 102中、用通孔襯墊104對三個或大於三個溝槽加襯及填充三個或大於三個溝槽。通孔襯墊104將通孔106的導電互連材料與ILD 102分隔開。通孔襯墊104可由例如以下各者構成：鈮(Nb)、氮化鈮(NbN)、鎢(W)、氮化鎢(WN)、鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、釕(Ru)、鉬(Mo)、鉻(Cr)、釩(V)、鈀(Pd)、鉑(Pt)、銠(Rh)、鈧(Sc)、鋁(Al)及其他高熔點金屬或導電金屬氮化物或其組合。通孔襯墊104可利用習知沈積製程，諸如CVD、電漿增強型化學氣相沈積(PECVD)、PVD或ALD而沈積。通孔襯墊104可為5nm厚，但厚度小於或大於5nm可為可接受的。通孔襯墊104包圍通孔106之下部水平表面及豎直側表面。
在一實施例中，通孔106由導電材料層形成，該導電材料層毯覆式沈積於結構100之頂部上，且直接沈積於通孔襯墊104之上部水平表面上，從而填充三個或大於三個溝槽(圖中未示)。導電材料層可包括諸如銅(Cu)、釕(Ru)、鈷(Co)、鎢(W)的材料。導電材料可藉由例如化學氣相沈積(CVD)、物理氣相沈積(PVD)及原子層沈積(ALD)或其組合形成。通孔106藉由鑲嵌形成，或使用已知圖案化及蝕刻技術自導電材料層圖案化。在結構100上，ILD 102中可存在任何數目個開口，其各自填充有通孔襯墊104及通孔106。
可進行諸如化學機械拋光(CMP)之平坦化製程以自結構100之上部水平表面移除過量材料，使得通孔106、通孔襯墊104及ILD 102之上部水平表面為共面的。在一實施例中，通孔106可具有介於約50nm至200nm之範圍內的厚度，但小於50nm及大於200nm之厚度可為可接受的。
頂蓋110可保形地形成於ILD 102、通孔106以及通孔襯墊104上，接著進行化學機械拋光(CMP)或蝕刻步驟。可使用典型沈積技術，例如原子層沈積(ALD)、分子層沈積(MLD)、化學氣相沈積(CVD)、物理氣相沈積(PVD)、高密度電漿(HDP)沈積及旋塗技術來沈積頂蓋110。在一實施例中，頂蓋110可包括一或多個層。在一實施例中，頂蓋110可包括任何介電材料，諸如NBLoK、氧化矽(SiOx)、氮化矽(SiNx)、矽硼碳氮(SiBCN)、低k值介電材料(其中k<4.0)，包括但不限於氧化矽、旋塗玻璃、可流動氧化物、高密度電漿氧化物、硼磷矽玻璃(BPSG)或其任何組合，或任何其他合適的介電材料。頂蓋110之厚度可在10nm與100nm之間。頂蓋110可充當用於通孔106中之金屬填充物的擴散障壁塗層。
可藉由在頂蓋110上沈積或生長介電材料，接著進行化學機械拋光(CMP)或蝕刻步驟來形成ILD 112。ILD 112可如針對ILD 102所描述而形成。
下部金屬導線128可藉由以下操作形成：首先將四個或大於四個溝槽(圖中未示)圖案化至ILD 112中且圖案化至頂蓋110中，曝露單元103、單元105、單元107中的通孔106之上部表面，用襯墊126對四個或大於四個溝槽加襯及填充四個或大於四個溝槽。襯墊126將下部金屬導線128之導電互連材料與ILD 112分隔開。襯墊126可由例如以下各者構成： 鈮(Nb)、氮化鈮(NbN)、鎢(W)、氮化鎢(WN)、鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、釕(Ru)、鉬(Mo)、鉻(Cr)、釩(V)、鈀(Pd)、鉑(Pt)、銠(Rh)、鈧(Sc)、鋁(Al)及其他高熔點金屬或導電金屬氮化物或其組合。可利用習知沈積製程，諸如CVD、電漿增強型化學氣相沈積(PECVD)、PVD或ALD來沈積襯墊126。襯墊126可為5nm厚，但小於或大於5nm之厚度可為可接受的。襯墊126包圍下部金屬導線128之下部水平表面及豎直側表面。
在一實施例中，下部金屬導線128由導電材料層形成，該導電材料層毯覆式沈積於結構100之頂部上，且直接沈積於襯墊126之上部水平表面上，從而填充四個或大於四個溝槽(圖中未示)。導電材料層可包括諸如銅(Cu)、釕(Ru)、鈷(Co)、鎢(W)的材料。導電材料可藉由例如化學氣相沈積(CVD)、物理氣相沈積(PVD)及原子層沈積(ALD)或其組合形成。下部金屬導線128藉由鑲嵌形成，或使用已知圖案化及蝕刻技術自導電材料層圖案化。在結構100上，ILD 112中可存在任何數目個開口，其各自填充有襯墊126及下部金屬導線128。
可進行諸如化學機械拋光(CMP)之平坦化製程以自結構100之上部水平表面移除過量材料，使得下部金屬導線128、襯墊126及ILD 112之上部水平表面為共面的。在一實施例中，下部金屬導線128可具有介於約10nm至約200nm之範圍內的厚度，但小於10nm及大於200nm之厚度可為可接受的。
ILD 130可如針對ILD 102所描述直接形成於襯墊126、下部金屬導線128及ILD 112之上部水平表面上。
底部電極接點134可藉由以下操作形成：首先將三個或大 於三個通孔開口(圖中未示)圖案化至ILD 130中、用襯墊132對三個或大於三個通孔開口加襯及填充三個或大於三個通孔開口。襯墊132將下部底部電極接點134之導電互連材料與ILD 130分隔開。襯墊132可如針對襯墊126所描述而形成。襯墊132包圍下部底部電極接點134之下部水平表面及豎直側表面。
在一實施例中，底部電極接點134由導電材料層形成，該導電材料層毯覆式沈積於結構100之頂部上，且直接沈積於襯墊132之上部水平表面上，從而填充三個或大於三個通孔開口(圖中未示)。導電材料層可包括諸如銅(Cu)、釕(Ru)、鈷(Co)、鎢(W)的材料。導電材料可藉由例如化學氣相沈積(CVD)、物理氣相沈積(PVD)及原子層沈積(ALD)或其組合形成。底部電極接點134藉由鑲嵌形成，或使用已知圖案化及蝕刻技術自導電材料層圖案化。在結構100上，ILD 130中可存在任何數目個通孔開口，其各自填充有襯墊132及底部電極接點134。
可進行諸如化學機械拋光(CMP)之平坦化製程以自結構100之上部水平表面移除過量材料，使得底部電極接點134、襯墊132及ILD 130之上部水平表面為共面的。在一實施例中，底部電極接點134可具有介於約10nm至約50nm至150nm之範圍內的厚度，但小於50nm及大於150nm之厚度可為可接受的。
底部電極138可毯覆式沈積於結構100之頂部上，且直接沈積於底部電極接點134及襯墊132之上部水平表面上。導電材料層可包括諸如氮化鉭(TaN)、氮化鈦(TiN)及其他常見硬遮罩材料或其組合的材料。導電材料層可為充當底部電極且亦充當底部電極接點134之擴散障壁的導電膜。底部電極138可藉由例如化學氣相沈積(CVD)、物理氣相沈積 (PVD)及原子層沈積(ALD)或其組合形成。
可進行諸如化學機械拋光(CMP)之平坦化製程以自結構100之上部水平表面移除過量材料，使得底部電極138之上部水平表面為共面的。
參考層140可保形地形成於結構100上，形成於底部電極138之上部水平表面上。穿隧障壁142可保形地形成於參考層140之上部水平表面上。自由層146可保形地形成於穿隧障壁142之上部水平表面上。
頂部電極150由導電材料層形成，該導電材料層毯覆式沈積於結構100的頂部上，且直接沈積於自由層146的上部水平表面上。頂部電極150可由例如以下各者構成：鈮(Nb)、氮化鈮(NbN)、鎢(W)、氮化鎢(WN)、鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、釕(Ru)、鉬(Mo)、鉻(Cr)、釩(V)、鈀(Pd)、鉑(Pt)、銠(Rh)、鈧(Sc)、鋁(Al)及其他高熔點金屬或導電金屬氮化物或其組合。可利用習知沈積製程(諸如CVD、電漿增強型化學氣相沈積(PECVD)、PVD或ALD)來沈積頂部電極150。頂部電極可具有介於約10nm至約100nm之範圍內的厚度，但小於10nm及大於100nm之厚度可為可接受的。
現參看圖2，根據一實施例，展示結構100之橫截面圖。可進行圖案化以分離單元101、103、105、107。
遮罩(圖中未示)可形成於結構100上，形成於頂部電極150上以提供圖案化。可使用反應性離子蝕刻(RIE)及離子束蝕刻(IBE)之組合來進行結構100之層之部分的選擇性移除。可在圖案化之後移除遮罩(圖中未示)。
可移除頂部電極150、自由層146、穿隧障壁142、參考層 140以及底部電極138的豎直對準部分。可移除ILD 130之部分。頂部電極150、自由層146、穿隧障壁142、參考層140及底部電極138之剩餘部分可各自保持豎直對準於底部電極接觸件134、下部金屬導線128及通孔106上方。頂部電極150、自由層146、穿隧障壁142、參考層140、底部電極138及底部電極接點134的豎直對準層各自形成單元103、單元105、單元107中的MRAM結構。在單元101中可移除頂部電極150、自由層146、穿隧障壁142、參考層140、底部電極138及ILD 130之部分。單元101並不含有MRAM結構，單元101亦不含有通孔106。
可移除ILD 130之部分。ILD 130之剩餘部分可包圍圍繞底部電極接點134之襯墊132的豎直側表面。ILD 130的剩餘部分可覆蓋ILD 112、下部金屬導線128及襯墊126的上部水平表面。在單元103、單元105、單元107中，ILD 130可具有圍繞底部電極接點134的豎直側表面，該豎直側表面係傾斜的以使得其遠離底部電極接點134之上部水平表面傾斜。
在單元101中在ILD 112上方之ILD 130的高度h1可小於單元103、105之間及單元105、107之間的ILD 130之高度h2。
現參看圖3，根據一實施例，展示結構100之橫截面圖。介電質囊封層152可形成於結構100上。
介電質囊封層152可保形地形成於結構100上、形成於ILD 130的上部水平表面上、形成於頂部電極150的上部水平表面及豎直側表面上，且形成於自由層146、穿隧障壁142、參考層140及底部電極138的豎直側表面上。介電質囊封層152可包括諸如任何介電材料(諸如氮化矽(SiN)及氮化矽碳(SiNC))之材料，且可包括單層或可包括多層介電材料。 在一替代性實施例中，金屬頂蓋層152可包括氧化鋯(ZrO2)。可使用典型沈積技術，例如物理氣相沈積、原子層沈積、分子層沈積及化學氣相沈積來沈積介電質囊封層152。介電質囊封層152可具有在3nm與30nm之間的厚度，但大於30nm或小於3nm之厚度為可接受的。
介電質囊封層152有助於保護自由層146、穿隧障壁142、參考層140及底部電極138在後續ILD材料沈積期間免於被破壞或氧化。
現參看圖4，根據一實施例，展示結構100之橫截面圖。可移除介電質囊封層152之部分。
可使用異向性蝕刻技術，諸如反應性離子蝕刻選擇性地移除介電質囊封層152之部分。在單元103、105、107中，介電質囊封層152之剩餘部分可保持直接鄰近於自由層146、穿隧障壁142、參考層140、底部電極138及ILD 130之圍繞底部電極的部分而豎直對準。介電質囊封層152可自ILD 130的上部水平表面之一部分移除。在單元101中可移除介電質囊封層152。
現參看圖5，展示根據一實施例之結構100的橫截面圖。可形成金屬囊封層156。
金屬囊封層156可藉由選擇性沈積形成，且可僅在曝露頂部電極150的情況下沈積。由於圍繞頂部電極150選擇性沈積的選擇性金屬沈積，金屬囊封層156將不附著在結構100之其他層上。
金屬囊封層156可沈積於頂部電極150之上部水平表面及豎直側表面的經曝露部分上。金屬囊封層156可覆蓋介電質囊封層152之圍繞頂部電極150的一部分。
金屬囊封層156之目的為在Mx+1溝槽圖案化期間向介電質 囊封層152提供保護，且有助於藉由將MRAM裝置嵌入於金屬層內而獲得更深溝槽深度。
現參看圖6，展示根據一實施例之結構100的橫截面圖。可形成層間介電質(下文中之「ILD」)160。
ILD 160可如針對ILD 102所描述形成，直接形成於金屬囊封層156之上部水平及豎直側表面、介電質囊封層152之豎直側表面及ILD 130之上部水平表面上。ILD 160有助於將單元103、105、107彼此隔離。可執行化學機械拋光(CMP)或蝕刻步驟以提供ILD 160及金屬囊封層156之齊平上部表面以用於後續處理步驟。
現參看圖7，展示根據一實施例之結構100的橫截面圖。可選擇性地移除ILD 160之部分及ILD 130之部分，從而形成開口162及開口164。
可使用乾式/濕式蝕刻製程的已知技術移除ILD 160之部分及ILD 130之部分。
在單元101中，可移除ILD 130及ILD 160的豎直對準部分，從而形成開口162，其曝露單元101中之下部金屬導線128的上部水平部分。
在單元103、105、107中，可移除ILD 160之豎直對準部分，從而曝露ILD 160之上部水平部分及ILD 130。金屬囊封層156之豎直側表面及上部水平表面以及介電質囊封層152之豎直側表面可曝露於開口164中。
在移除ILD 160及ILD 130之部分期間，金屬囊封層156及介電質囊封層152保護單元103、105、107中之MTJ堆疊。
現參看圖8，展示根據一實施例之結構100的橫截面圖。可形成襯墊170。
襯墊170可保形地形成於結構100上，形成於ILD 160的豎直側壁及上部水平表面上，形成於ILD 130的豎直側壁及上部水平表面上，形成於介電質囊封層152的豎直側壁上以及金屬囊封層156的豎直側壁及上部水平表面上。襯墊170可形成於單元101之下部金屬導線128的上部水平表面上。可進行襯墊170之選擇性移除以自介電質囊封層158之豎直側壁及自金屬囊封層156之豎直側壁及上部水平表面移除襯墊170。
襯墊170可如針對通孔襯墊104所描述而形成。襯墊170可保持在ILD 160的豎直側壁及上部水平表面上、保持在ILD 130的豎直側壁及上部水平表面上以及保持在單元101中之下部金屬導線128的上部水平表面上。襯墊170可部分地填充開口162、164。
現參看圖9，展示根據一實施例之結構100的橫截面圖。可形成金屬填充物172。
金屬填充物172可如針對下部金屬導線128所描述而形成。金屬填充物172可填充開口162、164的剩餘部分。
可進行諸如化學機械拋光(CMP)之平坦化製程以自結構100的上部水平表面移除過量材料，使得金屬填充物172、襯墊170、金屬囊封層156及頂部電極150的上部水平表面為共面的。金屬囊封層156可在平坦化製程期間充當停止層。
所得結構100具有雙層頂部電極，該雙層頂部電極包括頂部電極150及金屬囊封層156。
MRAM裝置完全嵌入至Mx+1溝槽金屬線寬度中，亦即， 金屬填充物172之Mx+1線的溝槽底部或下部表面係在底部電極138下方。金屬填充物172為上部字線或上部位元線，且為Mx+1線。
Mx線之高度為h3。Mx線為MRAM結構下方之字線或位元線。Vx通孔之高度為h4。Vx通孔為上部字線Mx+1線與下部字線Mx線之間的連接器。Mx+1線之高度為h5。底部電極接點134的高度為h5。MRAM導柱之高度為h6。
MRAM導柱之高度h6小於Mx+1線之高度h5。MRAM導柱嵌入於Mx+1線內。Mx+1線包圍MRAM導柱。MRAM導柱包括頂部電極150、自由層146、穿隧障壁142、參考層140及底部電極138。MRAM導柱的高度h6加上底部電極接點134的高度h10與Vx通孔的高度h4加Mx+1線的高度h5大致相同。
Mx+1線的金屬填充物172具有在底部電極接點134之上部水平表面下方的下部水平表面。金屬填充物172環繞整個MTJ導柱，該MTJ導柱圍繞介電質囊封層152及金屬囊封層156。本發明使得能夠將較高MRAM結構裝配至狹窄金屬間介電質間距中，因此將MRAM之使用擴展至更先進的節點技術中。
現參看圖10，根據例示性實施例展示在中間製造階段處的半導體結構200(下文中之「結構」)。圖10為結構200之橫截面圖。可形成或提供結構200。結構200可包括單元201、單元203、單元205及單元207。單元201、203、205、207各自包括例如層間介電質(下文中之「ILD」)202、頂蓋210、層間介電質(下文中之「ILD」)212、襯墊226、下部金屬導線228以及層間介電質(下文中之「ILD」)230。單元203、205、207可各自含有MTJ堆疊，該MTJ堆疊包括襯墊232、底部電 極接點234、底部電極238、參考層240、穿隧障壁242、自由層246、頂部電極250、介電質囊封層252、金屬囊封層256及層間介電質(下文中之「ILD」)260。單元201具有開口262。單元203、205、207各自具有開口264。
結構200之類似命名部分可如針對結構100所描述而形成。結構200可與圖7之結構100相同。可對結構200執行如以下描述中所描述之替代性處理步驟。
現參看圖11，展示根據一實施例之結構200的橫截面圖。可移除金屬囊封層256。可移除頂部電極250。
金屬囊封層256及頂部電極250可使用濕式及乾式蝕刻之組合藉由此項技術中已知之方法選擇性地移除。可相對於介電質囊封層252、頂部電極250、ILD 260、ILD 230及下部金屬導線228選擇性地移除金屬囊封層256及頂部電極250。金屬囊封層256及頂部電極250可在一或多個步驟中移除。
比較結構200與結構100，金屬囊封層256及頂部電極250兩者皆已自結構200移除，且金屬囊封層156及頂部電極150並未自結構100移除。
現參看圖12，展示根據一實施例之結構200的橫截面圖。可形成襯墊270。
襯墊270可保形地形成於結構200上，如針對襯墊170所描述。可移除襯墊270之選擇部分。襯墊270可保持在ILD 260的豎直側壁及上部水平表面上、在ILD 230的豎直側壁及上部水平表面上以及在單元201中之下部金屬導線228的上部水平表面上。襯墊270可部分地填充開口 262、264。
現參看圖13，根據一實施例，展示結構200之橫截面圖。可形成金屬填充物272。
金屬填充物272可如針對下部金屬導線228所描述而形成。金屬填充物272可填充開口262、264之剩餘部分。
可進行諸如化學機械拋光(CMP)之平坦化製程以自結構200的上部水平表面移除過量材料，使得金屬填充物272、襯墊270及頂部電極250的上部水平表面為共面的。
所得結構200具有MRAM結構之頂部電極，其與Mx+1線之金屬填充物272併入為單個結構。Mx+1為MRAM結構之上部字線或位元線。Mx+1線之金屬填充物272亦為MRAM結構之頂部電極。此不同於具有包括頂部電極150及金屬囊封層156之雙層頂部電極的結構100。
MRAM裝置完全嵌入至Mx+1溝槽金屬線寬度中，亦即金屬填充物272之Mx+1線的溝槽底部或下部表面係在底部電極238下方。金屬填充物272為上部字線或上部位元線且為Mx+1線。
Mx線之高度為h7。Mx線為MRAM結構下方之字線或位元線。Vx通孔之高度為h8。Vx通孔為上部字線Mx+1線與下部字線Mx線之間的連接器。Mx+1線之高度為h9。底部電極接點234之高度為h10。MRAM導柱之高度為h11。
MRAM導柱之高度h11小於Mx+1線之高度h9。MRAM導柱嵌入於Mx+1線內。Mx+1線包圍MRAM導柱。MRAM導柱包括在自由層246、自由層246、穿隧障壁242、參考層240及底部電極238上方之金屬填充物272。MRAM導柱的高度h11加上底部電極接點134的高度h10與Vx 通孔的高度h8加上Mx+1線的高度h9大致相同。
Mx+1線的金屬填充物272具有在底部電極接點234之上部水平表面下方的下部水平表面。金屬填充物272環繞圍繞介電質囊封層252的整個MTJ導柱且亦為MTJ導柱之頂部電極。本發明使得能夠將較高MRAM結構裝配至狹窄金屬間介電質間距中，因此將MRAM之使用擴展至更先進的節點技術中。
已出於繪示目的呈現本發明之各種實施例的描述，但該描述並不意欲為詳盡的或限於所揭示之實施例。在不脫離所描述實施例之範疇及精神的情況下，許多修改及變化對一般熟習此項技術者而言將顯而易見。本文所使用的術語經選擇以最佳解釋實施例的原理、實際應用或對市場中發現之技術的技術改良，或使其他一般熟習此項技術者能夠理解本文中所揭示之實施例。
100:半導體結構
101:單元
102:層間介電質(ILD)
103:單元
104:通孔襯墊
105:單元
106:通孔
107:單元
110:頂蓋
112:層間介電質(ILD)
126:襯墊
128:下部金屬導線
130:層間介電質(ILD)
132:襯墊
134:底部電極接點
138:底部電極
140:參考層
142:穿隧障壁
146:自由層
150:頂部電極
h1:高度
h2:高度

Claims (17)

  1. 一種半導體裝置，其包含：一磁性穿隧接面(MTJ)堆疊；及該MTJ堆疊之圍繞該MTJ堆疊之豎直側表面的一上部字線。
  2. 如請求項1之半導體裝置，其中該MTJ堆疊之該上部字線的一下部水平表面係在該MTJ堆疊之一底部電極下方。
  3. 如請求項1之半導體裝置，其中該MTJ堆疊之一第一組合高度加上該MTJ堆疊下方之一底部電極接點之一高度大致等於該上部字線之一第二組合高度加上在該上部字線下方豎直對準之一Vx通孔之一高度。
  4. 如請求項1之半導體裝置，其進一步包含：一介電質囊封層，其圍繞該MTJ堆疊之一頂部電極、一自由層、一穿隧障壁、一參考層及一底部電極之豎直側表面。
  5. 如請求項4之半導體裝置，其進一步包含：一金屬囊封層，其圍繞該頂部電極之豎直側表面及該介電質囊封層。
  6. 一種半導體裝置，其包含：一磁性穿隧接面(MTJ)堆疊；及該MTJ堆疊之圍繞該MTJ堆疊之豎直側表面及一參考層之一上部表面的一上部字線。
  7. 如請求項6之半導體裝置，其中該MTJ堆疊之一頂部電極之一下部水平表面係在該MTJ堆疊之一底部電極之一上部水平表面下方。
  8. 如請求項6之半導體裝置，其中該MTJ堆疊之一第一組合高度加上該MTJ堆疊下方之一底部電極接點之一高度大致等於該上部字線之一第二組合高度加上在該上部字線下方豎直對準之一Vx通孔的一高度。
  9. 如請求項6之半導體裝置，其進一步包含：一介電質囊封層，其圍繞該MTJ堆疊之該上部字線之一部分、一自由層、一穿隧障壁、該參考層及一底部電極之豎直側表面。
  10. 一種形成一半導體裝置之方法，其包含：形成一磁性穿隧接面(MTJ)堆疊；形成一介電質囊封層，其圍繞該MTJ堆疊之一頂部電極、一自由層、一穿隧障壁、一參考層及一底部電極之豎直側表面；形成一金屬囊封層，其圍繞該MTJ堆疊之該頂部電極之該等豎直側 表面及該介電質囊封層之一部分；形成圍繞該MTJ堆疊之一上部字線開口；及在該上部字線開口中形成圍繞該MTJ堆疊之該等豎直側表面之一上部字線。
  11. 如請求項10之方法，其中該介電質囊封層及該金屬囊封層保護該MTJ堆疊。
  12. 如請求項11之方法，其中該上部字線之一下部水平表面係在該MTJ堆疊之該底部電極下方。
  13. 如請求項12之方法，其中該MTJ堆疊之一高度加上該MTJ堆疊下方之一底部電極接點之一高度大致等於該MTJ堆疊之該上部字線之一高度加上在該上部字線下方豎直對準之一Vx通孔的一高度。
  14. 如請求項11之方法，其進一步包含：移除該金屬囊封層。
  15. 如請求項14之方法，其進一步包含：移除該頂部電極。
  16. 如請求項15之方法，其進一步包含： 在該上部字線開口中形成圍繞該MTJ堆疊之一上部字線，其中該MTJ堆疊之該上部字線之一下部水平表面係在該MTJ堆疊之一底部電極下方。
  17. 如請求項16之方法，其中該MTJ堆疊之一高度加上該MTJ堆疊下方之一底部電極接點之一高度大致等於該上部字線之一高度加上在該上部字線下方豎直對準之一Vx通孔的一高度。
TW112119431A 2022-12-05 2023-05-25 半導體裝置及其形成方法 TWI841398B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US18/061,491 US20240188446A1 (en) 2022-12-05 2022-12-05 Mram device with wrap-around top electrode
US18/061,491 2022-12-05

Publications (2)

Publication Number Publication Date
TWI841398B true TWI841398B (zh) 2024-05-01
TW202425787A TW202425787A (zh) 2024-06-16

Family

ID=91279639

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112119431A TWI841398B (zh) 2022-12-05 2023-05-25 半導體裝置及其形成方法

Country Status (2)

Country Link
US (1) US20240188446A1 (zh)
TW (1) TWI841398B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160329488A1 (en) * 2013-12-17 2016-11-10 Qualcomm Incorporated Mram integration techniques for technology scaling
CN110915011A (zh) * 2017-07-18 2020-03-24 台湾积体电路制造股份有限公司 低蚀刻率自对准磁穿隧接面装置结构
TW202101458A (zh) * 2019-01-18 2021-01-01 美商艾爾斯賓科技公司 磁阻堆疊／結構及用於磁阻堆疊／結構之方法
US20210151503A1 (en) * 2019-04-03 2021-05-20 International Business Machines Corporation Magnetic random access memory (mram) structure with small bottom electrode
TW202207378A (zh) * 2020-08-10 2022-02-16 台灣積體電路製造股份有限公司 半導體結構及其形成方法
US20220223649A1 (en) * 2019-05-02 2022-07-14 Sandisk Technologies Llc Cross-point magnetoresistive random memory array and method of making thereof using self-aligned patterning

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11980039B2 (en) * 2021-06-16 2024-05-07 International Business Machines Corporation Wide-base magnetic tunnel junction device with sidewall polymer spacer
US11944013B2 (en) * 2021-09-17 2024-03-26 International Business Machines Corporation Magnetic tunnel junction device with minimum stray field
US20240206345A1 (en) * 2022-12-14 2024-06-20 International Business Machines Corporation Mram device with wrap-around top electrode contact

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160329488A1 (en) * 2013-12-17 2016-11-10 Qualcomm Incorporated Mram integration techniques for technology scaling
CN110915011A (zh) * 2017-07-18 2020-03-24 台湾积体电路制造股份有限公司 低蚀刻率自对准磁穿隧接面装置结构
TW202101458A (zh) * 2019-01-18 2021-01-01 美商艾爾斯賓科技公司 磁阻堆疊／結構及用於磁阻堆疊／結構之方法
US20210151503A1 (en) * 2019-04-03 2021-05-20 International Business Machines Corporation Magnetic random access memory (mram) structure with small bottom electrode
US20220223649A1 (en) * 2019-05-02 2022-07-14 Sandisk Technologies Llc Cross-point magnetoresistive random memory array and method of making thereof using self-aligned patterning
TW202207378A (zh) * 2020-08-10 2022-02-16 台灣積體電路製造股份有限公司 半導體結構及其形成方法

Also Published As

Publication number Publication date
TW202425787A (zh) 2024-06-16
US20240188446A1 (en) 2024-06-06

Similar Documents

Publication Publication Date Title
US20210151503A1 (en) Magnetic random access memory (mram) structure with small bottom electrode
US7144744B2 (en) Magnetoresistive random access memory device structures and methods for fabricating the same
US20070172964A1 (en) Method of forming self-aligned contact via for magnetic random access memory
TW201705450A (zh) 用以降低ｃｍｐ凹陷的互連中之虛設底部電極
WO2004114373A2 (en) Stud formation for mram manufacturing
CN112054115A (zh) 磁性存储器装置及其制作方法
US10937946B2 (en) Semiconductor structure and method for forming the same
US11211553B2 (en) Magnetoresistive devices and methods of fabricating such devices
US20230140896A1 (en) Semiconductor device and method for fabricating the same
US10622406B2 (en) Dual metal nitride landing pad for MRAM devices
US20220115583A1 (en) Semiconductor device
TWI841394B (zh) 半導體裝置及其形成方法
CN116601706A (zh) 具有横向凹陷自由层的磁阻随机存取存储器
TW202147575A (zh) 半導體裝置及其製造方法
TWI841398B (zh) 半導體裝置及其形成方法
TW202301570A (zh) 記憶裝置的製作方法
US20230031478A1 (en) In-array magnetic shield for spin-transfer torque magneto-resistive random access memory
JP2024522439A (ja) エア・ギャップを有する磁気トンネル接合デバイス
TWI849933B (zh) 半導體裝置及其形成方法
KR102512245B1 (ko) 자기 터널 접합에 대한 최상부 접촉부를 형성하기 위한 방법들
US20240324469A1 (en) Encaspulated mram device with wrap-around top electrode
US20230403947A1 (en) Damascene mram device
US20240135978A1 (en) Mram device with octagon profile
US20230422629A1 (en) Mram device with self-aligned bottom electrodes
US20240107894A1 (en) Mram device with annular electrodes