TWI841394B

TWI841394B - 半導體裝置及其形成方法

Info

Publication number: TWI841394B
Application number: TW112119027A
Authority: TW
Inventors: 艾西瑪度塔; 沙拉凡納庫馬爾卡塔卡姆; 智超楊
Original assignee: 美商萬國商業機器公司
Priority date: 2022-12-14
Filing date: 2023-05-23
Publication date: 2024-05-01
Also published as: US20240206345A1; TW202425757A

Abstract

一磁性穿隧接面(MTJ)堆疊；及一金屬封裝層，其包圍該MTJ堆疊之豎直側表面，電及實體地連接至該MTJ堆疊之一頂部電極。一磁性穿隧接面(MTJ)堆疊；及一金屬封裝層，其包圍該MTJ堆疊之豎直側表面，電及實體地連接至該MTJ堆疊之一頂部電極，其中該金屬封裝層之一下部水平表面在該MTJ堆疊之一底部電極觸點下方。形成一磁性穿隧接面(MTJ)堆疊；及形成包圍該MTJ堆疊之豎直側表面、電及實體地連接至該MTJ堆疊之一頂部電極的一金屬封裝層。

Description

半導體裝置及其形成方法

本發明大體上係關於半導體製造領域，且更尤其係關於製造具有環繞式頂部電極觸點之磁性穿隧接面裝置。

磁阻式隨機存取記憶體(「MRAM」)裝置用作非揮發性電腦記憶體。MRAM資料由磁性儲存元件儲存。元件由兩個鐵磁性層形成，該等鐵磁性層中之各者可固持磁場，由自旋導電層分離。兩個層中之一者為參考磁體或參考層，設置為特定極性，而其餘層之場可經改變以匹配外場之極性來儲存記憶體且稱為「自由磁體」或「自由層」。此組態稱為磁性穿隧接面(MTJ)且為用於記憶體之MRAM位元之最簡單結構。

根據本發明之實施例，提供一種半導體裝置。該半導體裝置包括一磁性穿隧接面(MTJ)堆疊；及一金屬封裝層，其包圍該MTJ堆疊之豎直側表面，電及實體地連接至該MTJ堆疊之一頂部電極。其中該金屬封裝層之一下部水平表面在該MTJ堆疊之一底部電極下方。進一步包括一介電封裝層，其包圍該MTJ堆疊之豎直側表面，其中該金屬封裝層包圍該介電封裝層。其中該MTJ堆疊包括一頂部電極、一自由層、一穿隧障壁及一參考層。其中該半導體裝置之一上部字元線包括在該頂部電極之一下部水平表面下方之一上部水平表面。其中該半導體裝置之一上部字元線包括在該底部電極之一下部水平表面下方之一上部水平表面。

根據本發明之實施例，提供一種半導體裝置。該半導體裝置包括一磁性穿隧接面(MTJ)堆疊；及一金屬封裝層，其包圍該MTJ堆疊之豎直側表面，電及實體地連接至該MTJ堆疊之一頂部電極，其中該金屬封裝層之一下部水平表面在該MTJ堆疊之底部電極觸點下方。進一步包括一介電封裝層，其包圍該MTJ堆疊之豎直側表面，其中該金屬封裝層包圍該介電封裝層。其中該MTJ堆疊包括一頂部電極、一自由層、一穿隧障壁及一參考層。其中該半導體裝置之一上部字元線包括在該頂部電極之一下部水平表面下方之一上部水平表面。

根據本發明之實施例，提供一種方法。該方法包括：形成一磁性穿隧接面(MTJ)堆疊；及形成包圍該MTJ堆疊之豎直側表面、電及實體地連接至該MTJ堆疊之一頂部電極的一金屬封裝層。其中該金屬封裝層之一下部水平表面在該MTJ堆疊之一底部電極下方。進一步包括形成包圍該MTJ堆疊之豎直側表面之一介電封裝層，其中該金屬封裝層包圍該介電封裝層。其中該MTJ堆疊包括一頂部電極、一自由層、一穿隧障壁及一參考層。其中該半導體裝置之一上部字元線包括在該頂部電極之一下部水平表面下方之一上部水平表面。其中該半導體裝置之一上部字元線包括在該底部電極之一下部水平表面下方之一上部水平表面。進一步包括形成包圍該MTJ堆疊之一介電質。進一步包括形成該半導體裝置之一上部字元線，其中該上部字元線包圍該MTJ堆疊之豎直側表面。進一步包括移除該上部字元線之一部分。進一步包括在該上部字元線上方形成包圍該金屬封裝層之經暴露部分之一層間介電質。

100:結構

101:單元

102:層間介電質

103:單元

104:貫孔襯墊

105:單元

106:貫孔

107:單元

110:罩蓋

112:層間介電質

126:襯墊

128:下部金屬導線

130:層間介電質

132:襯墊

134:底部電極觸點

138:底部電極

140:參考層

142:穿隧障壁

146:自由層

150:頂部電極

152:介電封裝層/金屬罩蓋層

156:金屬封裝層

160:層間介電質

162:開口

170:襯墊

172:金屬填充物

180:層間介電質

h1:高度

h2:高度

h3:高度

h4:高度

h5:高度

h6:高度

h7:高度

將結合隨附圖式最佳地瞭解藉助於實例給出且並不意欲將本發明單獨地限制於本發明之以下詳細描述，在隨附圖式中：

圖1繪示根據一例示性實施例之在製造中間階段處之半導體結構的橫截面圖；圖2繪示根據一例示性實施例之半導體結構之橫截面圖且繪示分成超過一個多狀態記憶體單元之分離；圖3繪示根據一例示性實施例之半導體結構之橫截面圖且繪示介電封裝層之形成；圖4繪示根據一例示性實施例之半導體結構之橫截面圖且繪示介電封裝層之圖案化；圖5繪示根據一例示性實施例之半導體結構之橫截面圖且繪示金屬間隔物之形成；圖6繪示根據一例示性實施例之半導體結構之橫截面圖且繪示金屬間隔物之圖案化；圖7繪示根據一例示性實施例之半導體結構之橫截面圖且繪示層間介電質之形成；圖8繪示根據一例示性實施例之半導體結構之橫截面圖且繪示層間介電質之圖案化；圖9繪示根據一例示性實施例之半導體結構之橫截面圖且繪示襯墊及金屬填充物之形成。

圖10繪示根據一例示性實施例之半導體結構之橫截面圖且繪示襯墊及金屬填充物之部分之移除；且圖11繪示根據一例示性實施例之半導體結構之橫截面圖且繪示層間介電質之形成。

圖式未必按比例。圖式僅為示意性表示，並不意欲描繪本發明之特定參數。圖示僅僅意欲描繪本發明之典型實施例。在圖式中，類似編號表示類似元件。

本文中揭示了所主張結構及方法之詳細實施例；然而，可理解，所揭示實施例僅說明可以各種形式體現之所主張結構及方法。然而，本發明可以許多不同形式體現且不應解釋為限於本文中所闡述之例示性實施例。實際上，提供此等例示性實施例使得本發明將為透徹且完整的，且將充分傳達本發明之範疇至熟習此項技術者。在描述中，可省略熟知特徵及技術之細節以避免不必要地混淆已呈現之實施例。

出於下文中描述之目的，術語「上部」、「下部」、「右」、「左」、「豎直」、「水平」、「頂部」、「底部」及其衍生詞應與所揭示之結構及方法相關，如圖式中所定向。術語「上覆於......」、「在......頂上」、「在......頂部上」、「位於......上」或「位於......頂上」意謂諸如第一結構之第一元件存在於諸如第二結構之第二元件上，其中諸如介面結構之介入元件可存在於第一元件與第二元件之間。術語「直接接觸」意謂諸如第一結構之第一元件及諸如第二結構之第二元件在兩個元件之介面處無需任何中間導電、絕緣或半導體層之情況下連接。

為了不混淆本發明之實施例之呈現，在以下詳細描述中，此項技術中已知之一些處理步驟或操作可出於呈現及出於說明之目的而組合，且在一些實例中可能尚未詳細地描述。在其他個例中，可能根本不描述此項技術中已知之一些處理步驟或操作。應理解，以下描述實際上集中於本發明之各種實施例之獨特特徵或元件。

如上文所陳述，磁阻式隨機存取記憶體(下文中之「MRAM」)裝置為非揮發性電腦記憶體技術。MRAM資料由磁性儲存元件儲存。元件由兩個鐵磁性層形成，該等鐵磁性層中之各者可固持磁場，由自旋導電層分離。兩個層中之一者為參考磁體或參考層，設置為特定極性，而其餘層之場可經改變以匹配外場之極性來儲存記憶體且稱為「自由磁體」或「自由層」。磁性參考層可稱為參考層，且其餘層可稱為自由層。此組態稱為磁性穿隧接面(下文之「MTJ」)且為用於記憶體之MRAM位元之最簡單結構。

記憶體裝置自此類記憶體單元或位元之柵格而建構。在MRAM之一些組態(諸如本文中進一步論述之類型)中，磁性參考層之磁化固定在一個方向上(向上或向下)，且磁性自由層之方向可藉由外力(諸如外磁場或產生充電電流之自旋轉移轉矩)而切換。(任一極性之)較小電流可用於讀取裝置之電阻，此取決於磁性自由層及磁性參考層之磁化之相對定向。在磁化反平行時，電阻通常較高，且在磁化平行時，電阻較低，然而此可相反，此取決於用於MRAM之製造中之材料。

MRAM堆疊層可使用已知技術而共形地形成。在形成MTJ堆疊層時，金屬底部電極層沈積於底部電極觸點之頂部上，隨後為MTJ堆疊(包括由穿隧障壁層覆蓋之參考層，該穿隧障壁層由自由層覆蓋)。隨後為頂部電極之沈積。在一實施例中，穿隧障壁層為在兩個導電材料之間的障壁(諸如薄絕緣層或電位)。電子(或凖粒子)藉由量子穿隧製程穿過穿隧障壁層。在某些實施例中，穿隧障壁層包括由氧化鎂(MgO)構成之至少一個子層。應瞭解，除MgO之外的材料可用於形成穿隧障壁層。自由層為鄰近於穿隧障壁層且在參考層之相對側上之磁性自由層。自由層具有可翻轉之磁矩或磁化。亦應瞭解，MTJ堆疊層可包括額外層，省略某些層，且層中之各者可包括任何數目之子層。此外，層及/或子層之組成可在不同MRAM堆疊之間不同。

對於基於垂直磁性穿隧接面(MTJ)結構之高效能MRAM裝置，良適定義之介面及介面控制為基本的。MTJ結構通常包括鈷(Co)基合成反鐵磁體(SAF)、CoFeB之基參考層、MgO基穿隧障壁、CoFeB基自由層及含有例如鉭(Ta)及/或釕(Ru)之罩蓋層。嵌入式MTJ結構通常藉由將毯覆MTJ堆疊減色圖案化至兩個金屬層級之間的導柱中而形成。

MRAM結構包括MRAM導柱加底部電極觸點。MRAM導柱包括底部電極、頂部電極及在其間的包括參考層、穿隧障壁及自由層之層。MRAM結構高度包括MRAM導柱之頂部電極之高度、MRAM導柱之MTJ堆疊之高度、底部電極之高度及MRAM導柱之底部電極觸點之高度。

目前MRAM結構具有等於Vx貫孔高度加Mx+1線高度之高度。Mx線為在MRAM結構下方之互連金屬線(例如，字元線)。Mx+1線為在MRAM結構上方之互連金屬線(例如，位元線)。Mx+1線高度為互連金屬層級之豎直深度，該互連金屬層級與MRAM結構之頂部電極接觸。Vx貫孔連接Mx線及Mx+1互連金屬線。

目前MRAM結構限制Mx+1線之深度且增加Vx貫孔縱橫比。大體而言，Vx貫孔之縱橫比為Vx貫孔之深度與其孔直徑相比之量度。數學上，此為Vx貫孔之高度除以Vx貫孔之關鍵尺寸(CD)。在此情形下，縱橫比為在Vx貫孔高度與Vx貫孔之頂部CD之間的比率。舉例而言，習知MRAM可具有介於1：1至1：2之間的AR。減少縱橫比(AR)為有利的，因為減少AR降低圖案化之複雜性。在Vx貫孔之金屬填充期間，相對較高之AR增加空隙(例如，銅空隙)，此為可靠性關注點。

傳統MRAM結構將Mx+1溝槽深度限制為MRAM頂部電極之深度，以避免封裝之過度侵蝕，該過度侵蝕將產生MTJ/裝置短路。此導致Vx縱橫比增加超出無空隙金屬填充物(例如，銅填充物)之容許極限。此限制將MRAM裝配至(Mx線與Mx+1線之間的)狹窄金屬間介電質間距中，因此使MRAM難以在14nm邏輯及更高之進階節點中使用。增加頂部電極之底部下方之Mx+1線深度將導致MTJ堆疊內由於封裝材料(粉紅介電質)之侵蝕而引起之可能短路。

傳統MRAM結構限制包括底部電極觸點之MRAM導柱之總高度，該總高度不可短於所合併之Vx貫孔高度加Mx+1線高度。此外，Mx+1線直接接觸MRAM之頂部電極。

本發明描述包括底部電極觸點之新MRAM結構，其總高度大於所合併之Vx貫孔高度及Mx+1線高度。Mx+1線經由金屬間隔物而接觸MRAM之頂部電極，該金屬間隔物環繞MRAM裝置之介電封裝。新MRAM結構具有MRAM結構之總高度(包括底部電極觸點之高度)，該總高度大於所合併之Vx貫孔高度及Mx+1線高度。

在本發明中，MRAM導柱經形成且接著由介電質封裝。介電封裝隨後經回蝕以暴露MRAM導柱之部分頂部電極。介電封裝之MRAM導柱接著由金屬間隔物封裝。金屬間隔物沈積經回蝕以移除鄰近 MRAM導柱之間的所有金屬性金屬沈積，從而絕緣鄰近MRAM導柱。Mx+1線金屬化隨後藉由習知金屬化製程形成，該習知金屬化製程包括用以將金屬填充至與MRAM導柱之頂部電極相同的高度之金屬沈積及化學機械平坦化製程。Mx+1線之金屬材料接著部分地選擇性凹入至封裝MRAM導柱之金屬間隔物，以將其降低至小於MRAM結構高度之高度。Mx+1線之其餘金屬材料使用層間介電質罩蓋，該層間介電質亦包圍封裝MRAM導柱之金屬間隔物之經暴露部分。

本發明使得能夠將較高MRAM導柱裝配至狹窄金屬間介電質間距中，從而將MRAM之使用擴展至更進階節點技術中。新結構具有包括底部電極觸點之MRAM結構之總高度，該總高度大於Vx貫孔及Mx+1線之所合併之高度。頂部金屬Mx+1經由金屬間隔物接觸MRAM頂部電極，該金屬間隔物環繞MRAM裝置之介電封裝。

本發明描述一種結構，其中MRAM裝置嵌入至Mx+1金屬線自身中，且MRAM裝置延伸至高於Mx+1金屬線之上部表面之高度。新結構具有環繞MRAM結構之上部電極觸點。Mx+1線在低於MRAM裝置之上部表面之高度處接觸環繞式上部電極觸點。在一實施例中，Mx+1線之上部表面可在底部電極觸點之下部表面下方。

本發明大體上係關於半導體製造領域，且更尤其係關於製造具有環繞式上部電極觸點之磁性穿隧接面裝置。

現參考圖1，根據一例示性實施例展示在中間製造階段處之半導體結構100(下文中之「結構」)。圖1為結構100之橫截面圖可形成或提供結構100。結構100可包括單元101、單元103、單元105及單元107。單元101、103、105、107各自包括例如層間介電質(下文中之「ILD」)102、罩蓋110、層間介電質(下文中之「ILD」)112、襯墊126、下部金屬導線128及層間介電質(下文中之「ILD」)130。

單元103、105、107各自包括例如襯墊132及底部電極觸點134。單元101不包括例如襯墊132及底部電極觸點134。

單元101、103、105、107各自包括例如底部電極138、參考層140、穿隧障壁142、自由層146及頂部電極150。

結構100可包括若干後段製程(「BEOL」)層。大體而言，後段製程(BEOL)為積體電路製造之第二部分，其中個別裝置(電晶體、電容器、電阻器等)與晶圓上之佈線互連。

ILD 102可藉由在BEOL層上沈積或生長介電材料，隨後進行化學機械研磨(CMP)或蝕刻步驟而形成。ILD 102可使用典型沈積技術沈積，該等沈積技術例如原子層沈積(ALD)、分子層沈積(MLD)、化學氣相沈積(CVD)、物理氣相沈積(PVD)、高密度電漿(HDP)沈積及旋塗技術。在一實施例中，ILD 102可包括一或多個層。在一實施例中，ILD 102可包括任何介電材料，諸如正矽酸四乙酯(TEOS)、氧化矽(SiOx)、氮化矽(SiNx)、碳氮化矽硼(SiBCN)、NBLoK、低k介電材料(其中k<4.0)(包括但不限於氧化矽、旋塗式玻璃、可流動氧化物、高密度電漿氧化物、硼磷矽酸鹽玻璃(BPSG)或其任何組合)或任何其他適合介電材料。NBLoK為Applied Materials公司之商標。

貫孔106可藉由首先將三個或更多個溝槽(未展示)圖案化至ILD 102中，用貫孔襯墊104對三個或更多個溝槽進行加襯及填充三個或更多個溝槽而形成。貫孔襯墊104將貫孔106之導電互連材料與ILD 102分離。貫孔襯墊104可由例如鈮(Nb)、氮化鈮(NbN)、鎢(W)、氮化鎢 (WN)、鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、釕(Ru)、鉬(Mo)、鉻(Cr)、釩(V)、鈀(Pd)、鉑(Pt)、銠(Rh)、鈧(Sc)、鋁(Al)及其他高熔點金屬或導電金屬氮化物或其組合組成。貫孔襯墊104可利用習知沈積製程沈積，該習知沈積製程諸如CVD、電漿增強化學氣相沈積(PECVD)、PVD或ALD。貫孔襯墊104可為5nm厚，但可能可接受小於或大於5nm之厚度。貫孔襯墊104包圍貫孔106之下部水平表面及豎直側表面。

在一實施例中，貫孔106由導電材料層形成，該導電材料層毯覆式沈積於結構100之頂部上，且直接沈積於貫孔襯墊104之上部水平表面上方，從而填充三個或更多個溝槽(未展示)。導電材料層可包括諸如銅(Cu)、釕(Ru)、鈷(Co)、鎢(W)之材料。導電材料可藉由例如化學氣相沈積(CVD)、物理氣相沈積(PVD)及原子層沈積(ALD)或其組合而形成。貫孔106藉由鑲嵌而形成，或使用已知圖案化及蝕刻技術自導電材料層圖案化。在結構100上，ILD 102中可能存在任何數目之開口，各開口填充有貫孔襯墊104及貫孔106。

可進行諸如化學機械研磨(CMP)之平坦化製程以自結構100之上部水平表面移除多餘材料，使得貫孔106、貫孔襯墊104及ILD 102之上部水平表面共面。在一實施例中，貫孔106可具有範圍介於約50至200nm之厚度，但可能可接受小於50nm及大於200nm之厚度。

罩蓋110可共形地形成於ILD 102、貫孔106及貫孔襯墊104上，隨後進行化學機械研磨(CMP)或蝕刻步驟。罩蓋110可使用典型沈積技術沈積，該等典型沈積技術例如原子層沈積(ALD)、分子層沈積(MLD)、化學氣相沈積(CVD)、物理氣相沈積(PVD)、高密度電漿(HDP) 沈積及旋塗技術。在一實施例中，罩蓋110可包括一或多個層。在一實施例中，罩蓋110可包括任何介電材料，諸如NBLoK、氧化矽(SiOx)、氮化矽(SiNx)、碳氮化矽硼(SiBCN)、低k介電材料(其中k<4.0)(包括但不限於氧化矽、旋塗式玻璃、可流動氧化物、高密度電漿氧化物、硼磷矽酸鹽玻璃(BPSG)或其任何組合)或任何其他適合介電材料。罩蓋110之厚度可在10nm與100nm之間。罩蓋110可充當貫孔106中之金屬填充物之擴散障壁塗層。

ILD 112可藉由在罩蓋110上沈積或生長介電材料，隨後進行化學機械研磨(CMP)或蝕刻步驟而形成。ILD 112可如對於ILD 102所描述而形成。

下部金屬導線128可藉由以下步驟形成：首先將四個或更多個溝槽(未展示)圖案化至ILD 112中及罩蓋110中，暴露單元103、105、107中之貫孔106之上部表面，用襯墊126對四個或更多個溝槽進行加襯及填充四個或更多個溝槽。襯墊126將下部金屬導線128之導電互連材料與ILD 112分離。襯墊126可由例如鈮(Nb)、氮化鈮(NbN)、鎢(W)、氮化鎢(WN)、鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、釕(Ru)、鉬(Mo)、鉻(Cr)、釩(V)、鈀(Pd)、鉑(Pt)、銠(Rh)、鈧(Sc)、鋁(Al)及其他高熔點金屬或導電金屬氮化物或其組合構成。襯墊126可利用習知沈積製程沈積，該習知沈積製程諸如CVD、電漿增強化學氣相沈積(PECVD)、PVD或ALD。襯墊126可為5nm厚，但可能可接受小於或大於5nm之厚度。襯墊126包圍下部金屬導線128之下部水平表面及豎直側表面。

在一實施例中，下部金屬導線128由導電材料層形成，該導電材料層毯覆式沈積於結構100之頂部上，且直接沈積於襯墊126之上部水平表面上方，從而填充四個或更多個溝槽(未展示)。導電材料層可包括諸如銅(Cu)、釕(Ru)、鈷(Co)、鎢(W)之材料。導電材料可藉由例如化學氣相沈積(CVD)、物理氣相沈積(PVD)及原子層沈積(ALD)或其組合而形成。下部金屬導線128藉由鑲嵌而形成，或使用已知圖案化及蝕刻技術自導電材料層圖案化。在結構100上，ILD 112中可能存在任何數目之開口，各開口填充有襯墊126及下部金屬導線128。

可進行諸如化學機械研磨(CMP)之平坦化製程以自結構100之上部水平表面移除多餘材料，使得下部金屬導線128、襯墊126及ILD 112之上部水平表面共面。在一實施例中，下部金屬導線128可具有範圍介於約10nm至約200nm之厚度，但可能可接受小於10nm及大於200nm之厚度。

ILD 130可如對於ILD 102所描述而直接形成於襯墊126、下部金屬導線128及ILD 112之上部水平表面上方。

底部電極觸點134可藉由首先將三個或更多個貫孔開口(未展示)圖案化至ILD 130中，用襯墊132對三個或更多個貫孔開口進行加襯及填充三個或更多個貫孔開口而形成。襯墊132將下部底部電極觸點134之導電互連材料與ILD 130分離。襯墊132可如對於襯墊126所描述而形成。襯墊132包圍下部底部電極觸點134之下部水平表面及豎直側表面。

在一實施例中，底部電極觸點134由導電材料層形成，該導電材料層毯覆式沈積於結構100之頂部上，且直接沈積於襯墊132之上部水平表面上方，從而填充三個或更多個貫孔開口(未展示)。導電材料層可包括諸如銅(Cu)、釕(Ru)、鈷(Co)、鎢(W)之材料。導電材料可藉由例如化學氣相沈積(CVD)、物理氣相沈積(PVD)及原子層沈積(ALD)或其組合而形成。底部電極觸點134藉由鑲嵌而形成，或使用已知圖案化及蝕刻技術自導電材料層圖案化。在結構100上，ILD 130中可能存在任何數目之貫孔開口，各貫孔開口填充有襯墊132及底部電極觸點134。

可進行諸如化學機械研磨(CMP)之平坦化製程以自結構100之上部水平表面移除多餘材料，使得底部電極觸點134、襯墊132及ILD 130之上部水平表面共面。在一實施例中，底部電極觸點134可具有範圍介於約10nm至約50至150nm之厚度，但可能可接受小於50nm及大於150nm之厚度。

底部電極138可毯覆式沈積於結構100之頂部上，且直接沈積於底部電極觸點134及襯墊132之上部水平表面上方。導電材料層可包括諸如氮化鉭(TaN)、氮化鈦(TiN)及其他常見硬遮罩材料或其組合之材料。導電材料層可為導電薄膜，其充當底部電極且亦充當用於底部電極觸點134之擴散障壁。底部電極138可藉由例如化學氣相沈積(CVD)、物理氣相沈積(PVD)及原子層沈積(ALD)或其組合而形成。

可進行諸如化學機械研磨(CMP)之平坦化製程以自結構100之上部水平表面移除多餘材料，使得底部電極138之上部水平表面共面。

參考層140可共形地形成於結構100上，形成於底部電極138之上部水平表面上。穿隧障壁142可共形地形成於參考層140之上部水平表面上。自由層146可共形地形成於穿隧障壁142之上部水平表面上。

頂部電極150由導電材料層形成，該導電材料層毯覆式沈積於結構100之頂部上，且直接沈積於自由層146之上部水平表面上方。頂部電極150可由例如鈮(Nb)、氮化鈮(NbN)、鎢(W)、氮化鎢(WN)、鉭 (Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、釕(Ru)、鉬(Mo)、鉻(Cr)、釩(V)、鈀(Pd)、鉑(Pt)、銠(Rh)、鈧(Sc)、鋁(Al)及其他高熔點金屬或導電金屬氮化物或其組合構成。頂部電極150可利用習知沈積製程沈積，該習知沈積製程諸如CVD、電漿增強化學氣相沈積(PECVD)、PVD或ALD。頂部電極可具有範圍介於約10nm至約100nm之厚度，但可能可接受小於10nm及大於100nm之厚度。

現參考圖2，根據一實施例展示結構100之橫截面圖。可進行圖案化以分離單元101、103、105、107。

遮罩(未展示)可形成於結構100、頂部電極150上以提供圖案化。可使用反應性離子蝕刻(RIE)與離子束蝕刻(IBE)之組合來進行選擇性移除結構100之層的部分。可在圖案化之後移除遮罩(未展示)。

可移除頂部電極150、自由層146、穿隧障壁142、參考層140及底部電極138之豎直對準部分。可移除ILD 130之部分。頂部電極150、自由層146、穿隧障壁142、參考層140及底部電極138之其餘部分可各自保持在底部電極觸點134、下部金屬導線128及貫孔106上方豎直對準。頂部電極150、自由層146、穿隧障壁142、參考層140、底部電極138及底部電極觸點134之豎直對準層各自在單元103、105、107中形成MRAM結構。在單元101中，可移除頂部電極150、自由層146、穿隧障壁142、參考層140、底部電極138及ILD 130之部分。單元101不含有MRAM結構，單元101亦不含有貫孔106。

可移除ILD 130之部分。ILD 130之其餘部分可包圍包圍底部電極觸點134之襯墊132之豎直側表面。ILD 130之其餘部分可涵蓋ILD 112、下部金屬導線128及襯墊126之水平上部水平表面。在單元103、 105、107中，ILD 130可具有包圍底部電極觸點134之豎直側表面，該豎直側表面傾斜使得其遠離底部電極觸點134之上部水平表面傾斜。

ILD 130之在單元101中之ILD 112上方的高度h1可小於ILD 130之在單元103、105之間及在單元105、107之間的高度h2。

現參考圖3，根據一實施例展示結構100之橫截面圖。介電封裝層152可形成於結構100上。

介電封裝層152可共形地形成於結構100上、ILD 130之上部水平表面上、頂部電極150之上部水平表面及豎直側表面上以及自由層146、穿隧障壁142、參考層140及底部電極138之豎直側表面上。介電封裝層152可包括諸如任何介電材料(諸如氮化矽(SiN)及碳氮化矽(SiNC))之材料，且可包括單個介電材料層或可包括多個介電材料層。在一替代實施例中，金屬罩蓋層152可包括氧化鋯(ZrO₂)。介電封裝層152可使用典型沈積技術沈積，該等典型沈積技術例如物理氣相沈積、原子層沈積、分子層沈積及化學氣相沈積。介電封裝層152可具有在3nm與30nm之間的厚度，但可接受大於30nm或小於3nm之厚度。

介電封裝層152有助於保護自由層146、穿隧障壁142、參考層140及底部電極138在隨後ILD材料沈積期間不被破壞或氧化。

現參考圖4，根據一實施例展示結構100之橫截面圖。可移除介電封裝層152之部分。

可使用諸如反應性離子蝕刻之非等向性蝕刻技術選擇性地移除介電封裝層152之部分。在單元103、105、107中，介電封裝層152之其餘部分可與直接鄰近於自由層146、穿隧障壁142、參考層140、底部電極138及包圍底部電極之ILD 130的部分保持豎直對準。可自ILD 130之上部水平表面的部分移除介電封裝層152。在單元101中，可移除介電封裝層152。

現參考圖5，根據一實施例展示結構100之橫截面圖。可形成金屬封裝層156。

金屬封裝層156可共形地沈積於頂部電極150之上部水平表面及豎直側表面之經暴露部分上，介電封裝層152之豎直側表面上及ILD 130之上部水平表面上。介電封裝層152可由毯覆式沈積之導電材料層形成。導電材料層可包括諸如氮化鈦(TiN)、釕(Ru)、鎢(W)之材料。導電材料可藉由例如化學氣相沈積(CVD)、物理氣相沈積(PVD)及原子層沈積(ALD)或其組合而形成。金屬封裝層156可藉由鑲嵌而形成，或使用已知圖案化及蝕刻技術自導電材料層而圖案化。

金屬封裝層156之目的為在Mx+1溝槽圖案化期間向介電封裝層152提供保護，且有助於藉由將MRAM裝置嵌入金屬層內來獲得更深溝槽深度。

現參考圖6，根據一實施例展示結構100之橫截面圖。可選擇性地移除金屬封裝層156之部分。

可使用諸如反應性離子蝕刻之非等向性蝕刻技術而移除金屬封裝層156之部分。金屬封裝層156之其餘部分可保持在頂部電極150之上部水平表面及豎直側表面之經暴露部分上、介電封裝層152之豎直側表面上及ILD 130之上部水平表面的部分上。可自ILD 130之上部水平表面的部分來移除金屬封裝層156。

現參考圖7，根據一實施例展示結構100之橫截面圖。可形成層間介電質(下文中之「ILD」)160。

ILD 160可如對於ILD 102所描述而直接形成於金屬封裝層156之上部水平及豎直側表面上方、介電封裝層152之上部水平及豎直側表面上以及ILD 130之上部水平表面上。ILD 160有助於使單元103、105、107彼此絕緣。可執行化學機械研磨(CMP)或蝕刻步驟以為後續處理步驟提供ILD 160及金屬封裝層156之水平上部表面。

現參考圖8，根據一實施例展示結構100之橫截面圖。可選擇性地移除ILD 160之部分及ILD 130之部分，從而形成開口162。

可使用乾式/濕式蝕刻製程之已知技術來移除ILD 160之部分及ILD 130之部分。

在單元101中，可移除ILD 130及ILD 160之豎直對準部分，從而形成暴露單元101中之下部金屬導線128之上部水平部分的開口162。

在單元103、105、107中，可移除ILD 160，從而暴露ILD 130之上部水平部分。可包圍在各單元103、105、107中之各MTJ堆疊而暴露金屬封裝層156之豎直側表面及上部水平表面。在移除ILD 160及ILD 130之部分期間，金屬封裝層156保護在單元103、105、107中之MTJ堆疊。

現參考圖9，根據一實施例展示結構100之橫截面圖。可形成襯墊170及金屬填充物172。

襯墊170可如對於襯墊126所描述而形成。襯墊170可形成於ILD 160及ILD 130之豎直側表面及水平上部表面上、金屬封裝層156之豎直側表面及水平上部表面上及單元101中之下部金屬導線128之上部水平表面上。襯墊170可部分地填充開口162。

金屬填充物172可如對於下部金屬導線128所描述而形成。金屬填充物172可填充開口162之其餘部分且包圍單元103、105、107中之MTJ堆疊中之各者。

可進行諸如化學機械研磨(CMP)之平坦化製程以自結構100之上部水平表面移除多餘材料，使得金屬填充物172、襯墊170及ILD 160之上部水平表面共面。

現參考圖10，根據一實施例展示結構100之橫截面圖。可部分地移除襯墊170及金屬填充物172。

可使用濕式/乾式蝕刻製程之組合選擇性地移除襯墊170及金屬填充物172之部分，對ILD 160及金屬封裝層156為選擇性的。

現參考圖11，根據一實施例展示結構100之橫截面圖。可形成層間介電質(下文中之「ILD」)180。

ILD 180可如對於ILD 102所描述而形成。ILD 180可形成於襯墊170及金屬填充物172之上部水平表面上。ILD 180可形成於金屬封裝層156之經暴露上部水平表面及豎直側表面上。可對結構100執行化學機械研磨(CMP)或蝕刻步驟，從而暴露ILD 180、金屬封裝層156、頂部電極150及ILD 160之上部水平表面。

可進行諸如化學機械研磨(CMP)之平坦化製程以自結構100之上部水平表面移除多餘材料，使得金屬填充物172、襯墊170、金屬封裝層156及頂部電極150之上部水平表面共面。金屬封裝層156可在平坦化製程期間充當光闌層。

所得結構100具有雙層頂部電極，該雙層頂部電極包括頂部電極150及金屬封裝層156。金屬封裝層156包圍MRAM導柱。金屬封裝層156接觸Mx+1字元線或上部字元線之金屬填充物172。

MRAM裝置具有大於Mx+1金屬線高度之豎直高度的豎直高度。

Mx線之高度為h3。Mx線為MRAM裝置下方之位元線或字元線。Vx貫孔之高度為h4。Vx貫孔為Mx線與Mx+1線之間的連接。Mx+1線之高度為h5。Mx+1線為MRAM裝置上方之字元線或位元線。底部電極觸點134之高度為h6。MRAM導柱之高度為h7。MRAM導柱之高度h7加底部電極觸點134之高度h6為h7+h6，其為MRAM結構之高度。MRAM結構之高度大於Vx貫孔之高度h3加Mx+1線之高度h5。MRAM裝置之上部表面或頂部電極150之上部表面在Mx+1線之上部表面或金屬填充物172之上部表面上方。

Mx+1線之金屬填充物172具有底部電極觸點134之上部水平表面下方之下部水平表面。金屬填充物172環繞包圍介電封裝層152及金屬封裝層156之整個MTJ導柱。本發明使得能夠將較高MRAM結構裝配至狹窄金屬間介電質間距，因此將MRAM之使用擴展至更進階節點技術中。

本發明描述一種結構，其中MRAM裝置嵌入至Mx+1金屬線自身中，且MRAM裝置延伸至高於Mx+1金屬線之上部表面之高度。新結構具有環繞MRAM結構之上部電極觸點。Mx+1線在低於MRAM裝置之上部表面之高度處接觸環繞式上部電極觸點。

已出於說明之目的呈現本發明之各種實施例之描述，但該描述並不意欲為詳盡的或限於所揭示之實施例。在不脫離所描述實施例之範疇及精神之情況下，許多修改及變化對一般熟習此項技術者將顯而易見。本文中所使用之術語經選擇以最佳地解釋實施例之原理、實際應用或對市場中發現之技術的技術改良，或使其他一般熟習此項技術者能夠理解本文中所揭示之實施例。