TW201705450A - 用以降低ｃｍｐ凹陷的互連中之虛設底部電極 - Google Patents

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Abstract

本揭露是關於積體電路(IC)。IC包括複數個下方金屬導線，其係設於位於基板上之下方層間介電層(ILD)內。所述IC進一步包括複數個記憶單元，設於ILD層與下方金屬導線上並位於記憶體區域，每一記憶單元包括由電阻切換部件隔開之上電極與底電極。所述IC進一步包括一虛設結構，其直接設於第一下方金屬導線上方並位於鄰近記憶體區域之邏輯區域，其包括虛設底電極與位於虛設底電極上之介電遮罩。所述IC進一步包括頂部蝕刻停止層，其設於底部蝕刻停止層上，並沿著虛設結構之側壁向上延伸且覆蓋於虛設結構之上表面上。

Description

用以降低CMP凹陷的互連中之虛設底部電極
本揭露是關於積體電路。
許多現代電子元件帶有用以儲存資料之電子記憶體。電子記憶體可以是依電性記憶體或非依電性記憶體。非依電性記憶體在沒有電力的情形下仍然能夠儲存資料，而依電性記憶體則否。磁阻式隨機存取記憶體(MRAM)以及電阻式隨機存取記憶體(RRAM)是備受矚目的下一代非依電性記憶體技術，因為其結構較為簡單，且其製程和互補金屬氧化物半導體(CMOS)之邏輯製程相容。隨著晶片上之組件的尺寸調整(即，縮減)，元件縮減使得工程師能將更多的元件與更多相應的功能整合到新一代的IC上。在新近的技術節點中，這使得可將非依電性記憶體整合至具有邏輯元件之集成晶片上。
因此，本揭露係關於積體電路之結構及用以形成此積體電路之方法，所述的積體電路有一虛設結構設於記憶體區域之周邊區域。此虛設結構包括一虛設底電極，其與記憶體區域之記憶單元的底電極共平面。所述虛設結構進一步包括一介電遮罩，其設於虛設底電極上。在對記憶單元進行平坦化時，虛設結構之形成提供了一種足夠的支撐並可作為蝕刻停止層，且可進一步幫助提供均勻的平坦化結 果，並可避免在邏輯區域之金屬導線的侵蝕。
於某些實施方式中，本揭露係關於設於一基板上之一積體電路(IC)。所述IC包括複數個下方金屬導線，其設於於基板上之下方層間介電層(ILD)內。此IC進一步包括複數個記憶單元設於ILD層及下方金屬導線上，且位於一記憶體區域，每一記憶單元包括一上電極及一底電極，兩者以一電阻切換部件隔開。所述IC進一步包括一虛設結構，其直接排列於第一下方金屬導線上方並位於鄰近記憶體區域之邏輯區域，其包括虛設底電極及位於虛設底電極上之介電遮罩。所述IC進一步包括頂部蝕刻停止層，其設於底部蝕刻停止層上，並沿著虛設結構之側壁向上延伸且覆蓋虛設結構之上表面。
於另一實施方式中，本揭露係關於一用於非依電性記憶體元件(NVM)之積體電路(IC)。所述IC包括一記憶體區域，其包括設於一基板上之複數個記憶單元。記憶單元分別包括鄰近記憶體區域之底電極及上電極，兩者間以一電阻切換部件隔開。所述IC進一步包括周邊區域及排列於周邊區域之虛設結構。虛設結構包括虛設底電極與介電遮罩。虛設底電極之上表面和記憶單元之底電極的上表面側向對齊。
在又一實施方式中，本揭露係關於一種製備積體電路(IC)之方法。所述方法包括於基板上形成下方層間介電層(ILD)層，以及在下方ILD層中形成複數個下方金屬導線。所述方法進一步包括於下方ILD層及該些下方金屬導線上形成底部蝕刻停止層。於底部蝕刻停止層上形成底電極前驅物層，以及對底電極前驅物層進行平坦化。所述方法進一步包括圖樣化底電極前驅物層，以在記憶體區域形成用於一記憶單元之一底電極，以及在鄰近記憶體陣列區域之周邊區域形成用於一虛設結構之一虛設底電極。所述方法進一步包括形成用於記憶單元之一電阻切換部件及一上電極。所述方法進一步包括於 底部蝕刻停止層上並沿著虛設結構之虛設底電極與遮罩層以及記憶單元之電阻切換部件與上電極之側壁且覆蓋遮罩層及上電極之上表面，以形成一頂部蝕刻停止層。
100‧‧‧IC
101‧‧‧基板
102‧‧‧第一下方金屬導線
103‧‧‧第二下方金屬導線
104‧‧‧下方ILD層
105‧‧‧互連結構
106‧‧‧底部蝕刻停止層
108‧‧‧介電遮罩
110‧‧‧阻障層
112‧‧‧底電極
114‧‧‧虛設底電極
116‧‧‧頂部蝕刻停止層
118‧‧‧保護襯墊
120‧‧‧上ILD層
122‧‧‧上方金屬導線
124‧‧‧記憶體區域
126‧‧‧邏輯區域
128‧‧‧第二上方金屬導線
130‧‧‧記憶單元
132‧‧‧虛設結構
134‧‧‧電阻切換部件
136‧‧‧上電極
138‧‧‧下方互連層
140‧‧‧上方互連層
142‧‧‧上電極通孔(TEVA)
144‧‧‧通孔
146‧‧‧間隔物
150、152、154‧‧‧傳導層
202A‧‧‧第一金屬互連層
202B‧‧‧第二金屬互連層
202C‧‧‧第三金屬互連層
202D(102)‧‧‧第四金屬互連層
203‧‧‧隔離區域
205、219‧‧‧接點栓
213‧‧‧源極線(SL)
215‧‧‧第一金屬通孔
217‧‧‧第一金屬互連導線
221‧‧‧源極區域
222A、222B、222C‧‧‧金屬通孔
230‧‧‧硬遮罩
233‧‧‧閘極電極
235‧‧‧字線(WL)
239‧‧‧汲極區域
300‧‧‧方法
302-322‧‧‧動作
400、500、600、700、800、900、1000、1100、1200‧‧‧剖面圖
40‧‧‧下方金屬互連層
502‧‧‧蝕刻劑
504‧‧‧第一凹槽
506‧‧‧第二凹槽
508‧‧‧遮罩層
602‧‧‧擴散阻障層
604‧‧‧底電極前驅物層
702‧‧‧上表面
704‧‧‧虛設通孔
706‧‧‧底電極通孔
804‧‧‧抗反射層
806‧‧‧光阻層
1002‧‧‧乾式蝕刻製程
BL‧‧‧位元線
在閱讀了下文實施方式以及附隨圖式時，能夠最佳地理解本揭露的多種態樣。應注意到，根據本領域的標準作業習慣，圖中的各種特徵並未依比例繪製。事實上，為了能夠清楚地進行描述，可能會刻意地放大或縮小某些特徵的尺寸。
圖1繪示根據某些實施方式，具有記憶體區域與相鄰邏輯區域之積體電路(IC)的剖面圖。
圖2繪示根據某些其他實施方式，具有記憶體區域與相鄰邏輯區域之積體電路(IC)的剖面圖。
圖3繪示根據某些實施方式，用以製備積體電路(IC)之方法的流程圖。
圖4-12繪示根據某些實施方式，用以製備積體電路(IC)之方法的剖面圖。
以下揭示內容提供了多種實施方式或例示，其能用以實現本揭示內容的不同特徵。下文所述之元件與配置的具體例子係用以簡化本揭示內容。當可想見，這些敘述僅為例示，其本意並非用於限制本揭示內容。舉例來說，在下文的描述中，將一第一特徵形成於一第二特徵上或之上，可能包含某些實施例其中所述的第一與第二特徵彼此直接接觸；且也可能包含某些實施例其中還有而外的元件形成於上述第一與第二特徵之間，而使得第一與第二特徵可能沒有直接接觸。此外，本揭示內容可能會在多個實施例中重複使用元件符號和/或標號。此種重複使用乃是基於簡潔與清楚之目的，且其本身不代表 所討論的不同實施例和/或組態之間的關係。
再者，在此處使用空間上相對的詞彙，譬如「之下」、「下方」、「低於」、「之上」、「上方」及與其相似者，可能是為了方便說明圖中所繪示的一元件或特徵相對於另一或多個元件或特徵之間的關係。這些空間上相對的詞彙其本意除了圖中所繪示的方位之外，還涵蓋了裝置在使用或操作中所處的多種不同方位。可能將所述設備放置於其他方位(如，旋轉90度或處於其他方位)，而這些空間上相對的描述詞彙就應該做相應的解釋。
半導體製造的趨勢之一是將不同類型的元件整合到單一基板上，以達到較高的集成率。其中一個例子是基板上具有其中形成了多個邏輯元件之邏輯區域以及其中形成了，其中形成了磁性隨機存取記憶體(MRAM)或電阻式隨機存取記憶體(RRAM)元件之記憶體區域。為了形成這些在形成於基板、底電極層記憶上之互連結構中的單元，可將底電極層形成於互連結構中並設於記憶體區域上，且可利用化學機械研磨(CMP)將底電極層平坦化。然而，在此種製備製程中，化學機械研磨(CMP)可能無法在整個基板上產生一個平面的表面。譬如，當底電極層(其具有相對較高之結構整體性，且傾向於能夠較佳地「抵抗」CMP)存在於記憶體區域上但並未延伸至邏輯區域上時，在邏輯區域中之金屬互連導線(相較於底電極層，其具有相對較低的結構整體性)會暴露於CMP。因為此種金屬互連導線結構上比底電極來得「弱」，在底電極層上進行CMP會導致邏輯區域中金屬互連導線的「凹陷(凹陷dishsing)」。因此，在對記憶體元件進行底電極平坦化之後，邏輯區域中部分的金屬互連導線可能會比記憶體區域中的來得薄，甚至可能被去除。如此一來，這些被侵蝕的金屬導線可能使得所得IC之可靠度變差。
因此，本揭露係關於在所述邏輯區域中保護金屬導線 之積體電路(IC)技術。所採用的技術手段包括在邏輯區域中的金屬導線正上方加入虛設結構以作為一種CMP停止層，因而能夠防止在將記憶單元之底電極平坦化時，金屬導線發生CMP凹陷效應。虛設結構可包括一虛設底電極，其在許多方面對應於記憶單元之底電極，不過是設在邏輯區域上而不是在記憶體區域上。在底電極層的平坦化過程中，虛設底電極用以保護下方邏輯區域中之下方金屬導線不受凹陷，且因此可導致IC上有更為均勻的金屬導線。
圖1繪示根據某些實施方式，設於基板101上之積體電路(IC)100的剖面圖。
如圖1所示，IC 100包括基板101以及覆設於基板上101之互連結構105，其可分為記憶體區域124以及相鄰的邏輯區域126。記憶體區域124可對應於一記憶單元(如，記憶單元130)之陣列，其係設於互連結構105中，而邏輯區域126可耦接形成於基板101中的邏輯元件，譬如電晶體，以支援記憶單元之運作。
於某些實施方式中，互連結構105包括設於下方層間介電層(ILD)層104中之下方互連層138，以及設於上ILD層120中之及上方互連層140。下方互連層138包括具有共平面之上表面的複數個下方金屬導線，例如位於記憶體區域124之第一下方金屬導線102以及位於邏輯區域126之第二下方金屬導線103。
記憶單元130包括上電極136及底電極112，其係設於下方互連層138及上方互連層140之間。上電極136與底電極112之間以電阻切換部件134隔開，例如磁性穿隧接面(MTJ)。底電極112經排列直接位於第一下方金屬導線102上方，且藉由底電極的一個狹窄的下部電性耦接至第一下方金屬導線102。
虛設結構132在邏輯區域126處直接排列於第二下方金屬導線103上。於製備過程中，虛設結構132可作為邏輯區域126上之 CMP停止層。因此，譬如，若虛設結構132並未在正確位置上，當進行CMP操作以將底電極112之上表面平面化時，CMP操作會導致邏輯區域126發生「凹陷」，且會不理想地薄化或移除第二下方金屬導線103。因此，在製造過程中，虛設結構132提供了足夠的結構剛性以抵抗CMP而保護第二下方金屬導線103不會於在製備過程中被蝕去。
所繪示的虛設結構包括虛設底電極114及位於虛設底電極114上之介電遮罩108。於某些實施方式中，當對底電極112進行CMP操作可能有其他問題時，可同時形成虛設底電極與底電極112，以保護因為對底電極112進行CMP操作而導致的第二下方金屬導線103凹陷。於某些實施方式中，介電遮罩108可包含碳化矽(SiC)且其厚度為約20Å至約200Å。
於某些實施方式中，頂部蝕刻停止層116可沿著虛設結構之側壁132與記憶單元130之側壁延伸，並覆蓋於虛設結構132及記憶單元130之上表面。頂部蝕刻停止層116亦可延伸於底部蝕刻停止層106上，且所述的頂部及底部蝕刻停止層116、106可由相同或不同的介電材料所製成。譬如，於某些實施方式中，頂部蝕刻停止層116及底部蝕刻停止層106可包含SiC。於某些實施方式中，保護襯墊118可直接沿著頂部蝕刻停止層116之上表面而設置。保護襯墊118可包含四乙氧基矽烷(TEOS)材料。
於某些實施方式中，上電極通孔(TEVA)142連接上方互連層140之第一上方金屬導線122以及記憶單元130之上電極136。TEVA 142係設於上ILD層120內並通過頂部蝕刻停止層116與保護襯墊118之一孔洞而到達上電極136。頂部蝕刻停止層116和/或保護襯墊118連續地覆蓋虛設結構132之上表面，將虛設結構132和上ILD層120與上方互連層140絕緣。於某些實施方式中，一通孔144將第二下方金屬導線103連接至第二上方金屬導線128或其他邏輯元件。
於某些實施方式中，底電極112及虛設底電極114係由相同材料所製成，譬如，鈦氮化物(TiN)。虛設結構132之虛設底電極114的上表面和記憶單元130之底電極112的上表面為共平面的。虛設底電極114及底電極112的厚度可以相同，且於某些實施方式中可為約130Å。於某些實施方式中，虛設底電極114及底電極112之寬度可以相同或類似，譬如介於約200Å至約300Å之間。於某些實施方式中，虛設結構132之高度(從虛設底電極114之底面至虛設結構132之上表面)可比記憶單元之高度(從底電極112之底面至上電極136之上表面)少約300Å。於某些實施方式中，虛設底電極114及底電極112可透過阻障層110而分別耦接至下方第二下方金屬導線103及第一下方金屬導線102。於某些實施方式中，阻障層110包括鉭氮化物(TaN)且其厚度為約10Å。在某些其他實施方式中，阻障層110包括鉭(Ta)且其厚度為約70Å。在某些其他實施方式中，阻障層110可包括一所選金屬之導電性氧化物、氮化物或氮氧化物。於某些實施方式中，虛設底電極114及底電極112可包括一下部，其可作為底電極通孔(BEVA)且比及底電極112之上部來得窄。下部可具有傾斜之側壁，其傾斜角度為約30°至約60°，而上部可具有垂直或傾斜之側壁。
圖2繪示根據某些實施方式之圖1的記憶體區域124(包括記憶單元130)的剖面圖。
如圖2所示，互連結構105可包括設於基板上之101尚且互相堆疊之複數個金屬層或其他傳導層(如，140、138、150、152、154)。可利用層間介電層(ILD)材料104(譬如二氧化矽或低介電材料)將金屬層中之金屬導線彼此絕緣。為求簡潔，圖2中並未繪示邏輯區域126，但當可想見，互連結構105與基板101也會以和圖1相似的方式延伸於邏輯區域126下方。
同樣參照圖2，基板101之記憶體區域124有一電晶體 排置於隔離區域203間。電晶體包括源極區域221、汲極區域239、閘極電極233以及閘極介電層237。源極線213(SL)透過接點栓219、第一金屬互連導線217以及第一金屬通孔215而連接至源極區域221，上述層設於一或多ILD層104中。字用以尋址記憶單元130之字線(WL)235係耦接至閘極電極233。記憶單元130之底電極112經由接點栓205、第一、第二、第三與第四金屬互連層202A-202D及金屬通孔222A-222C而連接至汲極區域239。於本實施例中，第二下方金屬導線202D(如，圖1之102)係位於第四金屬互連層中，且上第一上方金屬導線122係位於第五金屬互連層中。然而，下方金屬導線102、103及上方金屬導線122、128之位址可以改為任何下方或上方金屬互連層。於某些實施方式中，TEVA 142將記憶單元130之上電極136連接至位元線122，所述位元線122係排列於位於上ILD層120中之第五金屬互連層內。於某些實施方式中，記憶單元130為磁阻式隨機存取記憶體(MRAM)單元且電阻切換部件134可包括磁性穿隧接面(MTJ)結構，其有一底鐵磁層及一頂鐵磁層，兩者由一穿隧阻障層隔開，如圖1所示。在某些其他實施方式中，記憶單元130為電阻式隨機存取記憶體(RRAM)單元，且電阻切換部件134可包括RRAM介電層，如圖2所示。RRAM單元可進一步包括設於上電極136上並沿著電阻切換部件134及上電極136之側壁的硬遮罩230，上述上電極136圍繞TEVA 142及間隔物146。
圖3繪示根據某些實施方式，用以製備積體電路(IC)之方法300的流程圖。
雖然下文以一系列的動作或事件來描述所繪示之方法300，當可理解不應將所示之動作或事件的順序理解為對本揭露之限制。譬如，某些動作可利用和此處所敘述和/或繪示的不同的順序和/或可和其他動作或事件同時進行。此外，並非所有繪示的動作都是實 現此處所述之一或多種態樣或實施方式所必須的。再者，此處所述的一或多種動作可利用一或多種分別的動作和/或階段來進行。
在動作302，於基板上覆設形成下方ILD層。
在動作304，於下方ILD層中形成下方互連層。
在動作306，於下方ILD層及下方互連層上覆設形成底部蝕刻停止層。
在動作308，經由底部蝕刻停止層，在記憶體區域及周邊區域分別形成第一與第二凹槽。
在動作310，於底部蝕刻停止層接續覆設形成阻障層及底電極前驅物層。
在動作312，進行底電極平坦化。
在動作314，在將要形成虛設底電極之位置，於底電極前驅物層上直接形成介電層遮罩。
在動作316，在用於記憶單元之底電極上形成電阻切換部件及上電極。
在動作318，將底電極前驅物圖樣化，以在記憶體區域形成用於記憶單元之底電極以及在周邊區域形成用於虛設結構之虛設底電極。
在動作320，在底部蝕刻停止層上並沿著記憶單元及虛設結構之外側壁覆設形成頂部蝕刻停止層。
在動作322，於頂部蝕刻停止層上覆設形成上ILD層，且通過頂部蝕刻停止層直到到達上電極以形成一上電極通孔與一上方金屬導線。
雖然圖4-12是參照方法300來描述，當可理解，圖4-12所示之結構不限於此種方法300，且可作為一種獨立於方法之外的結構。
圖4繪示某些實施方式中，對應於動作302、304與306之剖面圖400。
如剖面圖400所示，對應於動作302，於基板101上覆設形成下方ILD層104。對應於動作304，於下方ILD層104中形成下方互連層138。下方互連層138經形成而具有位於邏輯區域126之第二下方金屬導線103以及位於記憶體區域124之第一下方金屬導線102。於某些實施方式中，可在後段(BEOL)金屬互連堆疊製程中形成下方互連層138。下方金屬互連層402可包含下方金屬通孔或下方金屬導線。於某些實施方式中，可藉由選擇性地蝕刻下方ILD層104(如，氧化物、低介電常數介電層或超低介電常數介電層)以在下方ILD層104中形成開孔，而形成下方互連層138。之後可沈積一金屬(如，銅、鋁等)以填充開孔，並進行平坦化製程來移除多餘之金屬，以形成下方互連層138。
對應於動作306，在下方ILD層104及下方互連層138上形成底部蝕刻停止層106。於某些實施方式中，底部蝕刻停止層106可包含矽-氮化物(SiN)、矽-碳化物(SiC)或類似的複合介電材質膜。於某些實施方式中，可利用氣相沈積技術(如，物理氣相沈積、化學氣相沈積等)來形成底部蝕刻停止層106。
圖5繪示某些實施方式中，對應於動作308之剖面圖500。
如剖面圖500所示，於底部蝕刻停止層106上形成遮罩層508，以形成第一凹槽504及第二凹槽506。於某些實施方式中，遮罩層508可以是覆蓋於底部蝕刻停止層上之不含氮的抗反射層。遮罩層508可以是一種光阻層，其具有對應於欲形成之第一與第二凹槽504、506之開孔。利用蝕刻劑502來移除底部蝕刻停止層106中並未被遮罩層508覆蓋之裸露部分。於某些實施方式中，可利用乾式蝕刻製 程(例如電漿蝕刻)來形成第一與第二凹槽504、506。藉由調整電漿蝕刻中所用之功率與反應物氣體的流速，可以控制第一與第二凹槽504、506的外型輪廓。於某些實施方式中，可形成傾斜或帶曲線之側壁，以利後續利用導電性材料來可靠地填充第一與第二凹槽504、506。在記憶體區域124處，穿過底部蝕刻停止層106形成第一凹槽504並使其覆蓋於第一下方金屬導線102上，而在邏輯區域126處，穿過底部蝕刻停止層106來形成第二凹槽506並使其覆蓋於第二下方金屬導線103上。
圖6繪示某些實施方式中，對應於動作310之剖面圖600。
如剖面圖600所示，移除遮罩層(圖5之508)，且於第一與第二凹槽504、506內形成底電極前驅物層604，並使其延伸而覆設於底部蝕刻停止層106上。在沈積底電極前驅物層604之前，可在下方互連層138(如，第二下方金屬導線103及第一下方金屬導線102)上並沿著第一與第二凹槽504、506之側壁沈積一擴散阻障層602，以防止下方互連層138與底電極前驅物層604之間的擴散。於多種實施方式中，底電極前驅物層604可包括金屬氮化物(如，鈦氮化物(TiN)或鉭氮化物(TaN))或金屬(如，鈦(Ti)或鉭(Ta))。
圖7繪示某些實施方式中，對應於動作312之剖面圖700。
如剖面圖700所示，利用平坦化製程(譬如化學機械研磨)使底電極前驅物層604變低，以形成一平面的上表面702。類似於在記憶體區域124之第一下方金屬導線102上方所形成之底電極通孔706，由於在邏輯區域126處，於在第二下方金屬導線103上形成虛設通孔704，可將第二下方金屬導線103之凹陷效應降至最低，且在平坦化製程後，底電極前驅物層604具有均勻的厚度。
圖8繪示某些實施方式中，對應於動作314之剖面圖800。
如剖面圖800所示，在將要形成虛設底電極之位置，於覆設於虛設通孔704上之底電極前驅物層604上方直接形成介電遮罩108。於某些實施方式中，在底電極前驅物層604上形成遮罩材料。之後，利用光阻層806將遮罩材料圖樣化。可在光阻層806與遮罩材料之間形成抗反射層804。於某些實施方式中，可利用氣相沈積技術(如，物理氣相沈積、化學氣相沈積等)來形成介電遮罩108。於某些實施方式中，介電遮罩108可包含矽-氮化物(SiN)、矽-碳化物(SiC)或類似的複合介電材料膜。
圖9繪示某些實施方式中，對應於動作316之剖面圖900。
如剖面圖900所示，接續地在底電極前驅物層604上覆設形成電阻切換部件134與上電極136。於某些實施方式中，可接著在上電極136上形成硬遮罩層和/或光阻層(圖中未繪示)，以利記憶單元之圖樣化。於某些實施方式中，電阻切換部件134可包括RRAM介電層，譬如金屬與氧化物之複合物；例如以鉿氧化物(HfOx)、鋯氧化物(ZrOx)、鋁氧化物(AlOx)、鎳氧化物(NiOx)、鉭氧化物(TaOx)或鈦氧化物(TiOx)作為其中相對高電阻狀態之材料，並以金屬譬如鈦(Ti)、鉿(Hf)、鉑(Pt)、釕(Ru)和/或鋁(Al)作為其中相對低電阻狀態之材料。於某些實施方式中，電阻切換部件134可包括磁性穿隧接面(MTJ)結構，其具有底鐵磁層與頂鐵磁層，兩者以穿隧阻障層隔開。
圖10繪示某些實施方式中，對應於動作318之剖面圖1000。
如剖面圖1000所示，將底電極前驅物604圖樣化，以 在記憶體區域124形成用於記憶單元130之底電極112，並在邏輯區域126形成用於虛設結構132之虛設底電極114。可根據介電遮罩108以及覆蓋於上電極136上的額外遮罩層(圖中未繪示)來圖樣化底電極前驅物層604。於某些實施方式中，可利用乾式蝕刻製程1002將虛設底電極114及底電極112圖樣化。於某些實施方式中，乾式蝕刻製程1002可包括一化學蝕刻劑，其具有包括CF4、CH2F2、Cl2、BCl3和/或其他化學藥劑。
圖11繪示某些實施方式中，對應於動作320之剖面圖1100。
如剖面圖1000所示，於底部蝕刻停止層106上並沿著記憶單元130及虛設結構132之外側壁來形成頂部蝕刻停止層116。於某些實施方式中，頂部蝕刻停止層116是一種共形的介電層襯墊，其可由和底部蝕刻停止層106相同或不同的材料來製成。頂部蝕刻停止層116可包含矽-氮化物(SiN)、矽-碳化物(SiC)或類似的複合介電材料膜。於某些實施方式中，可利用氣相沈積技術(如，物理氣相沈積、化學氣相沈積等)來形成頂部蝕刻停止層116。於某些實施方式中，可沿著頂部蝕刻停止層116的上表面形成保護襯墊118。於某些實施方式中，保護襯墊118可包含氮化矽、四乙氧基矽烷(TEOS)、富含矽的氧化物(SRO)或類似的複合介電材料膜。於某些實施方式中，可利用氣相沈積技術(如，物理氣相沈積、化學氣相沈積等)來形成保護襯墊118。
圖12繪示某些實施方式中，對應於動作322之剖面圖1200。
如剖面圖1200所示。於頂部蝕刻停止層116和/或保護襯墊118上形成上ILD層120。於某些實施方式中，上ILD層120可包括利用沈積製程(如，CVD、PECVD、PVD等)所形成之氧化物層、 低介電常數介電層或超低介電常數介電層。藉由通過頂部蝕刻停止層116和/或保護襯墊118而到達上電極136上，以形成上電極通孔142及第一上方金屬導線122。藉由通過上ILD層120而到達第二下方金屬導線103是，以形成通孔144及第二上方金屬導線128。於某些實施方式中，可利用雙層鑲嵌製程來形成通孔及金屬導線。透過上ILD層120來形成渠道與通孔，且之後以導電性材料(如，銅)填充。接著進行平坦化製程。
當可想見，此處參照例示性的結構來討論此處所述之方法的多種態樣，而這些方法不限於所提出的對應結構。反之，應將這些方法(以及結構)視為彼此獨立而能夠單獨存在的，而不應考慮圖中所示的任何特定態樣。此外，此處所述之各種層可利用任何適當的方式來形成，譬如利用旋覆、濺鍍、生長和/或沈積技術等。
再者，本發明所屬技術領域中具有通常知識者基於閱讀和/或理解本說明書與附隨的圖式，可想見多種替代方案和/或變形。本揭露之內容涵蓋此種變形與替代方案，且一般不受到其限制。譬如，雖然此處所繪示與敘述之圖式具有特定摻雜類型，本發明所屬技術領域中具有通常知識當可想見，亦可利用替代性的摻雜類型。
上文揭示數個實施方式之特徵，而使得本發明所屬技術領域中具有通常知識者能夠更佳地理解本揭露之態樣。本發明所屬技術領域中具有通常知識者當可理解，其可輕易地利用本揭露之內容作為基礎，來設計或修改其他製程與結構，以實現和此處所述之實施方式相同的目的和/或達到相同的優點。本發明所屬技術領域中具有通常知識者亦應理解，這些均等的實施方式並未悖離本揭露之精神與範圍，且可對其進行各種更動、取代與替換，而不會悖離本揭露之精神與範圍。
300‧‧‧方法
302-322‧‧‧動作

Claims (10)

  1. 一種積體電路(IC)，設於一基板上，其包括：複數個金屬層，設於位於該基板上之一層間介電層(ILD)材料中；複數個記憶單元，設於該些金屬層之一第一層上並位於一記憶體區域，每一記憶單元包括直接位於該第一金屬層內之一第一金屬導線上的一底電極，以及和該底電極以一電阻切換部件隔開之一上電極；一虛設結構，直接排列於該第一金屬層之一第二金屬導線上並位於鄰近該記憶體區域之一邏輯區域，其包括一虛設底電極及位於該虛設底電極上之一介電遮罩；以及一頂部蝕刻停止層，設於一底部蝕刻停止層上，並沿著該虛設結構之側壁向上延伸且覆蓋於該虛設結構之一上表面上。
  2. 如請求項1所述之IC，其中該虛設底電極及該底電極係由相同材料所製成。
  3. 如請求項1所述之IC，其中該虛設底電極之一上表面與該底電極之一上表面共平面。
  4. 如請求項1所述之IC，進一步包括：一阻障層，設於該虛設底電極及該第二金屬導線之間。
  5. 如請求項1所述之IC，其中該頂部蝕刻停止層覆蓋該介電遮罩之一上表面。
  6. 如請求項1所述之IC，進一步包括一四乙氧基矽烷(TEOS)襯墊，共形地設於該頂部蝕刻停止層上。
  7. 如請求項1所述之IC，其中該記憶體區域包括複數個磁阻式隨機存取記憶體(MRAM)單元，其分別包括：一底電極；一底鐵磁層，設於該底電極上；一穿隧阻障層，設於該底鐵磁層上；一頂鐵磁層，設於該穿隧阻障層上；以及一上電極，設於該頂鐵磁層上。
  8. 如請求項1所述之IC，其中該記憶體區域包括複數個電阻式隨機存取記憶體(RRAM)單元，其分別包括一底電極以及以一RRAM介電層隔開之一上電極。
  9. 一種積體電路(IC)，其包括：一半導體基板，包括一記憶體區域及一邏輯區域；一互連結構，設於該記憶體區域及該邏輯區域上，該互連結構包括複數個金屬層，該些金屬層彼此層疊且藉由層間介電層(ILD)材料而彼此絕緣；複數個記憶單元，排列於該記憶體區域上並排列於該互連結構之一下方金屬層與一上方金屬層之間，每一記憶單元包括設於該下方與上方金屬層之間的一上電極及一底電極；以及一虛設底電極，排列於該邏輯區域上且排列於該下方與上方金屬層之間，且具有與該記憶單元之該底電極共平面之一上表面。
  10. 一種用以製備一積體電路之方法，其包括：形成一下方層間介電層(ILD)層於一基板上；形成複數個下方金屬導線於該下方ILD層中；形成一底部蝕刻停止層，其覆設於該下方ILD層及該些下方金屬導線上；形成一底電極前驅物層，其覆設於該底部蝕刻停止層上；對該底電極前驅物層進行一平坦化製程；圖樣化該底電極前驅物層，以在一記憶體區域形成用於一記憶單元之一底電極，以及在鄰近該記憶體區域之一周邊區域形成一虛設底電極；形成用於該記憶單元之一電阻切換部件及一上電極；以及形成一頂部蝕刻停止層，其係設於該底部蝕刻停止層上，且沿著該虛設結構之該虛設底電極與遮罩層之側壁以及該記憶單元之該電阻切換部件與該上電極之側壁而延伸，並覆蓋於該遮罩層及該上電極之上表面上。
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