TWI694622B - 在互連中之嵌入ｍｒａｍ及其製造方法 - Google Patents

在互連中之嵌入ｍｒａｍ及其製造方法 Download PDF

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Abstract

提供使用金屬硬遮罩程序在互連中形成嵌入MRAM之方法以及所產生的裝置。具體實施例包括形成包括第一金屬(Mx)階之第一層間介電(ILD)層；在該第一ILD層上方形成覆蓋層；形成該第一覆蓋層上方第二ILD中形成之磁穿隧接面(MTJ)結構；在該第二ILD層中形成第二金屬(Mx+1)階；在該第二ILD層上方形成第二覆蓋層；以及在該第二覆蓋層上方第三ILD層中形成第三金屬(Mx+2)階。

Description

在互連中之嵌入MRAM及其製造方法
本揭露係關於半導體製作。特別的是，本揭露係關於互連中磁性隨機存取記憶體(MRAM)裝置之形成。
諸如MRAM等記憶體裝置之尺寸持續比例縮小，以符合複雜裝置要求及低功耗需求。然而，形狀因子愈小，記憶體裝置製作之複雜度也隨之增加。記憶胞之關鍵尺寸(CD)比標準後段(BEOL)製程變異更小。嵌入(embedded)磁阻非揮發性記憶體(eMRAM)是一種為了程式碼儲存空間與工作記憶體兩者而設計之膜堆疊，能夠使記憶體子系統有效率，可在無任何能量或效能損失之情況下進行供電循環。
為了達到所欲胞元尺寸，半導體產業正致力於在具有緊密間距之諸金屬層之間嵌埋磁穿隧接面(MTJ)，其中一般具有垂直尺寸限制，例如，貫孔高度對於90nm間距為100nm，而對於80nm間距互連為75nm。MTJ係由至少兩個以絕緣穿隧阻障物隔開之鐵磁層所組成。包括底端電極(BE)之MTJ最小高度為120nm。不可能在金屬階Mx與Mx+1之間插入MTJ。
對於小於100nm之緊密間距互連，氮化鈦(TiN)金屬硬遮罩(mask)係用於溝槽與貫孔圖型化。TiN移除是在溝槽蝕刻之後才用濕式清潔來進行，而且使得與MTJ進行非所欲交互作用之風險提升。
因此，需要用於在Mx階與Mx+2階之間插入MTJ之簡化方法以及所產生的裝置。
本揭露之一態樣是一種用於在Mx階與Mx+2階之間嵌埋MTJ之方法，其中膜堆疊與純邏輯基線相同。
本揭露之另一態樣是設有MTJ硬遮罩(HM)之裝置，該MTJ硬遮罩包括濕式清潔終止層。憑藉插入之濕式清潔終止層，MTJ堆疊與具有TiN金屬HM之小間距互連相容。
本揭露之附加態樣及其它特徵將會在以下說明中提出，並且對於審查以下內容之所屬技術領域中具有通常知識者部分將會顯而易見，或可經由實踐本揭露來學習。可如隨附申請專利範圍中特別指出的內容來實現並且獲得本揭露的優點。
根據本揭露，一些技術功效可藉由一種方法來部分達成，該方法包括：在層間介電質(ILD)上方形成覆蓋層，該ILD在記憶體區中及在邏輯區中具有Mx階；在該覆蓋層上方形成氧化物；在該等氧化物與覆蓋層中向下形成貫孔，直到該記憶體區中之該Mx階；用金屬填充該貫孔；在該記憶體區中之該金屬填充貫孔上方、及該邏輯區中之該氧化物層上方形成磁穿隧接面(MTJ)膜；在該MTJ膜上方形成硬遮罩(HM)；在該記憶體 區中形成MTJ胞元，並且移除該邏輯區中之該MTJ膜；以及在該記憶體區中該等HM與MTJ上方、及該邏輯區中該氧化層上方形成氮化物層。
本揭露之態樣包括在形成該MTJ前，對該金屬向下進行化學機械平坦化(CMP)，直到該氧化物層。其它態樣包括用選自於鎢(W)及TaN之金屬填充該貫孔；或用選自於釕(Ru)或鈷(Co)之金屬填充該貫孔。進一步態樣包括在該MTJ上方形成該HM，其中該HM更包括布置於該HM中之惰性金屬，該惰性金屬包括釕(Ru)、鉑(Pt)或鋁(Al)。另一態樣包括在該記憶體區中該等HM與MTJ上方形成該氮化物層，其中該氮化物層包括SiN；以及毯覆式蝕刻該SiN，以在該記憶體區中該MTJ之側邊上形成間隔物，並且將所有氧化物從該邏輯區移除。附加態樣包括在該等記憶體區與邏輯區上方形成超低k(ULK)介電層，並且平坦化該ULK介電層。其它態樣包括用雙鑲嵌處理在該邏輯區中形成Mx+1階；在該等記憶體區與邏輯區上方形成第二覆蓋層；在該第二覆蓋層上方形成第二ULK介電層；形成溝槽是位在該等記憶體區與邏輯區中之該第二ULK介電層；以及在該等記憶體區與邏輯區裡該等溝槽中形成Mx+2階。
本揭露之另一態樣是一種裝置，其包括：包括Mx階之第一ILD層；該第一ILD層上方形成之覆蓋層；該第一覆蓋層上方第二ILD中形成之MTJ結構；該第二ILD層中形成之Mx+1階；該第二ILD層上方形成之第二覆蓋層；以及該第二覆蓋層上方第三ILD層中形成之Mx+2階。
該裝置之態樣包括該裝置之記憶體區中形成該MTJ、該MTJ上方形成HM、以及該等HM與MTJ之側邊上形成氮化物間隔物。其 它態樣包括將該第一Mx層連接至該MTJ之金屬填充貫孔，其中該等金屬填充貫孔包括W與TaN，或該等金屬填充貫孔包括Ru或Co。進一步態樣包括將該Mx階連接至該MTJ之該等金屬填充貫孔之側邊上形成之氧化物間隔物。另一態樣包括Cu填充貫孔(Vx)將該第一Mx層連接至該第二Mx+1層；以及Cu填充貫孔(Vx+1)將該Mx+1階連接至該Mx+2階。附加態樣包括該等第一與第二覆蓋層包括氮化矽碳(SiCN)。其它態樣包括該HM更包括布置於該HM上方之惰性金屬，該惰性金屬包括Ru、鉑(Pt)或鋁(Al)。其它態樣包括：包括Cu之該等Mx、Mx+1及Mx+2階。附加態樣包括：包括超低k(ULK)介電材料之該等第一、第二及第三ILD層。
本揭露之再一態樣是一種方法，其包括：形成包括Mx階之第一ILD層；在該第一ILD層上方形成覆蓋層；在該第一覆蓋層上方第二ILD中形成MTJ結構；在該第二ILD層中形成Mx+1階；在該第二ILD層上方形成第二覆蓋層；以及在該第二覆蓋層上方第三ILD層中形成Mx+2階。
本揭露之態樣包括在該裝置之記憶體區中形成該MTJ；在該MTJ上方形成HM；以及在該等HM與MTJ之側邊上形成氮化物間隔物。其它態樣包括形成將該Mx階連接至該MTJ之金屬填充貫孔，其中該等金屬填充貫孔包括W與TaN，或該等金屬填充貫孔包括Ru或Co。進一步態樣包括在將該Mx階連接至該MTJ之該等金屬填充貫孔之側邊上形成氧化物間隔物；形成將該Mx階連接至該Mx+1階之Cu填充Vx；以及形成將該Mx+1階連接至該Mx+2階之Cu填充Vx+1。
本揭露之附加態樣及技術功效經由以下詳細說明對於所屬 技術領域中具有通常知識者將會輕易地變為顯而易見，其中本揭露之具體實施例單純地藉由經深思用以實行本揭露之最佳模式的說明來描述。如將會瞭解的是，本揭露能夠是其它及不同的具體實施例，而且其數項細節能夠在各種明顯方面進行修改，全都不會脫離本揭露。因此，圖式及說明本質上要視為說明性，而不是作為限制。
101‧‧‧Mx階、Mx
103‧‧‧ILD
105‧‧‧Nblok覆蓋層、覆蓋層
107‧‧‧氧化物層
109‧‧‧第一導電金屬層、導電金屬
111‧‧‧第二導電金屬層、導電金屬、第二導電層
113‧‧‧MTJ結構
115‧‧‧導電HM、HM
117‧‧‧濕蝕刻終止層
119‧‧‧氮化物包封層、氮化物層
121‧‧‧側壁
123‧‧‧ULK
125‧‧‧犧牲有機塗層
127‧‧‧Mx+1階
129‧‧‧貫孔Vx、貫孔、Vx
131‧‧‧第二覆蓋層
133‧‧‧ULK層
135‧‧‧氧化物層
137‧‧‧金屬HM
139‧‧‧溝槽
141‧‧‧Mx+2
143‧‧‧Vx+1
145‧‧‧BE
A‧‧‧記憶體區
B‧‧‧邏輯區
本揭露是在隨附圖式的圖式中舉例來說明，但非作為限制，圖中相似的參考元件符號係指類似的元件，並且其中：第1A至1G圖根據例示性具體實施例，示意性繪示用於在Mx階與Mx+2階之間插入MTJ之程序流程的截面圖；第1H圖根據一例示性具體實施例，示意性繪示裝置的截面圖，其包括形成有已凹陷W與TaN之BE；以及第1I圖根據另一例示性具體實施例，示意性繪示裝置的截面圖，其包括填有Co或Ru之BE。
在下述說明中，為了解釋的目的，提出許多特定細節以便透徹理解例示性具體實施例。然而，應顯而易知的是，沒有這些特定細節或利用均等配置也可實踐例示性具體實施例。在其它實例中，為了避免不必要地混淆例示性具體實施例，以方塊圖形式展示眾所周知的結構與裝置。另外，除非另有所指，本說明書及申請專利範圍中用來表達成分、反應條 件等等之量、比率、及數值特性的所有數字都要了解為在所有實例中是以「約」一語來修飾。
本揭露為了具有緊密間距之互連中之eMRAM，因應並解決解決方案昂貴之問題。本揭露提供用於在Mx與Mx+2階之間插入MTJ之整合架構。
根據本揭露之具體實施例之方法包括形成包括Mx階之第一ILD層；在該第一ILD層上方形成覆蓋層；在該第一覆蓋層上方第二ILD中形成MTJ結構；在該第二ILD層中形成Mx+1階；在該第二ILD層上方形成第二覆蓋層；以及在該第二覆蓋層上方第三ILD層中形成Mx+2階。
單純地藉由所思最佳模式的描述，還有其它態樣、特徵、以及技術功效經由下文的詳細說明對於所屬技術領域中具有通常知識者將顯而易知，其中所示及所述為較佳具體實施例。本揭露能夠有其它及不同具體實施例，並且其數項細節能夠用各種明顯觀點來修改。因此，圖式及說明本質上要視為說明性，而不是作為限制。
第1A至1G圖示意性繪示用於在Mx階與Mx+2階之間插入MTJ之程序流程的截面圖。在ILD 103中形成Mx階101。可使用諸如二氧化矽(SiO2)之低介電常數(低k)材料、或所具介電常數值小於4.5之任何類似ILD材料，或可使用諸如SiCOH之超低k(ULK)材料、或所具介電常數值小於2.5之任何類似ILD材料。Mx層中之金屬係由Cu所構成，並且係形成於記憶體區A及邏輯區B中。諸如SiCN之Nblok覆蓋層105係形成於諸如MRAM之記憶體區A、以及相鄰邏輯區B中之Mx 101及ILD 103上方。Nblok覆蓋層105具有20nm至50nm之厚度。
覆蓋層105上方亦形成例如由氧化矽所構成之氧化物層107。該氧化物層具有20nm至60nm之厚度。然後，穿過記憶體區A中之氧化物層107及覆蓋層105向下形成貫孔(為便於說明而未展示)，直到Mx階101。其次，在記憶體區A中的貫孔填充有第一導電金屬層109(例如W)及第二導電金屬層111(例如TaN)，並且第二導電金屬層111(例如TaN)形成在第一導電金屬層109上方。第一導電金屬層109可形成有30nm至80nm之厚度。第二導電金屬層111可形成有20nm至40nm之厚度。可先在貫孔中形成阻障襯墊(為便於說明而未展示)，再以導電金屬109與111填充。導電金屬109與111一起形成BE。BE寬度之尺寸與MTJ相當或更小。過量導電金屬111可按CMP之作法來移除，使得第二導電層111之上表面與記憶體區A中之氧化物107共面。
MTJ結構113為用於MRAM之柱體或胞元，係藉由在記憶體區A中金屬填充貫孔上方、及在邏輯區B中氧化物層107上方沉積形成MTJ膜所形成。該MTJ膜至少包括兩個以絕緣穿隧阻障物隔開之鐵磁層。邏輯區B中不需要形成MTJ虛設結構，這會影響裝置電阻電容(RC)。
在所沉積MTJ膜上方形成導電HM 115，並且HM 115包括濕蝕刻終止層117，例如Ru、Al或其它耐TiN清潔之材料。使濕蝕刻終止層117形成為10nm至30nm之厚度。按穿過HM 115進行微影及蝕刻之作法，在記憶體區A中形成MTJ結構(即胞元或柱體)113。移除邏輯區B中之MTJ膜。在HM 115、MTJ結構113及氧化物層107上方 形成氮化物包封層119，直到記憶體區A及邏輯區B中10nm至30nm之厚度。氮化物層119可由SiN所構成。
在第1B圖中，進行諸如毯覆式蝕刻之間隔物蝕刻步驟以形成側壁121。該蝕刻對覆蓋層105具有高度選擇性，使得將氧化物層全部從邏輯區B移除。在記憶體區A中的氧化物107留在側壁121底下以及覆蓋層105上方。
在第1C圖中，進行ULK沉積及平坦化作為平坦化之第一選項。第1D圖中繪示第二選項。在第1C圖中，在記憶體區A中之MTJ結構113與覆蓋層105上方、及邏輯區B中之覆蓋層105上方沉積ULK 123。CMP步驟將ULK 123向下平坦化，直到記憶體區A中HM 115及側壁121之上表面，並且移除邏輯區B中之過量ULK123，如虛線C所示。憑藉此第一選項，ULK 123之最終厚度為100nm至200nm。
在第1D圖中，可沉積ULK 123，後面跟著ULK 123上方形成之犧牲有機塗層125。毯覆式蝕刻向下移除該等記憶體區及邏輯區中之犧牲有機塗層125、及ULK 123之一部分，直到虛線C。毯覆式蝕刻可用於移除犧性有機塗層125、及ULK 123之一部分。憑藉此第二個選項，ULK 123之最終厚度為100nm到200nm。
在第1E圖中，用TiN金屬HM(為便於說明而未展示)進行雙鑲嵌程序以在ULK123中形成Mx+1階127及貫孔Vx 129。在記憶體區A及邏輯區B中形成Mx+1階127及貫孔(Vx)129。在其它實施例中，Mx+1階及Vx可只在邏輯區B中形成。如第1E圖所示，在ULK層123上方形成第二覆蓋層131，例如Nblok。
在第1F圖中，於記憶體區A及邏輯區B中第二覆蓋層 131上方沉積ULK層133。在ULK層133上方形成氧化物層135，並且在氧化物層135上方形成金屬HM 137，例如TiN。進行雙鑲嵌程序以在ULK層133中形成用於Mx+2階及貫孔Vx+1 129之溝槽。
在第1G圖中，移除金屬HM 137，並且隨著此移除，亦向下移除HM 115之上部分，直到記憶體區A中之濕蝕刻終止層117。在第1H圖中，可用Cu填充溝槽139以在記憶體區A及邏輯區B(為便於說明而未展示邏輯區B)中形成Mx+2 141及Vx+1 143。可在Cu沉積前先形成阻障物或晶種襯墊(為便於說明而未展示)。
第1I圖示意性繪示裝置的截面圖，其包括填有Co或Ru之BE 145，而不是第1H圖之W/TaN BE。Co或Ru填充為比W/TaN BE更簡化之程序。Co或Ru填充可用於先進技術節點，諸如7nm及以下節點。其餘程序步驟與用於製造第1H圖中所示裝置之程序步驟實質相同。
本揭露之具體實施例可達成許多技術功效，包括在Mx與Mx+2之間形成MTJ。濕式終止蝕刻層允許MTJ與使用TiN HM之小間距互連相容。根據本揭露之具體實施例所形成之裝置符合各種產業應用的利用性要求，例如微處理器、智慧型手機、行動電話、蜂巢式手機、機上盒、DVD錄影機與播放器、汽車導航、印表機與週邊裝置、網路連結與電信設備、遊戲系統及數位相機。本揭露在包括MRAM及eMRAM等各類半導體裝置之任一者中享有產業利用性。
在前述說明中，本揭露係參照其具體例示性具體實施例作說明。然而，將會證實可對其進行各種修改及變更，但不會脫離本揭露的更廣泛精神與範疇，如申請專利範圍中所提。本說明書及圖式從而要視為說明性而非作為限制。據了解，本揭露能夠使用各種其它組合及具體實施例，並且如本文中所表達，能夠在本發明概念的範疇內作任何變更或修改。
141‧‧‧Mx+2
143‧‧‧Vx+1
A‧‧‧記憶體區

Claims (20)

  1. 一種用於製作半導體裝置的方法，該方法包含：在層間介電質(ILD)上方形成覆蓋層，該ILD在記憶體區中及在邏輯區中具有第一金屬(Mx)階；在該覆蓋層上方形成氧化物層；在該氧化物層與覆蓋層中向下形成貫孔，直到該記憶體區中之該Mx階；用金屬填充該貫孔；在該記憶體區中之已填充金屬的該貫孔上方以及該邏輯區中之該氧化物層上方形成磁穿隧接面(MTJ)膜；在該MTJ膜上方形成硬遮罩(HM)；在該記憶體區中形成MTJ胞元，並且移除該邏輯區中之該MTJ膜；在該記憶體區中該HM之上側及側邊上與該MTJ胞元之側邊上以及該邏輯區中該氧化物層上方形成氮化物層；以及毯覆式蝕刻該氮化物層，以在該記憶體區中的該HM之該側邊及該MTJ胞元之該側邊上形成間隔物，並且將該氧化物層從該邏輯區移除，其中，在該記憶體區中的該氧化層留在該間隔物底下以及該覆蓋層上方。
  2. 如申請專利範圍第1項所述之方法，包含：在形成該MTJ膜前，對該金屬向下進行化學機械平坦化(CMP)，直到該氧化物層。
  3. 如申請專利範圍第1項所述之方法，包含：用選自於鎢(W)及氮化鉭(TaN)之金屬填充該貫孔；或 用選自於釕(Ru)或鈷(Co)之金屬填充該貫孔。
  4. 如申請專利範圍第1項所述之方法，包含：在該MTJ胞元上方形成該HM，其中，該HM更包含布置於該HM中之惰性金屬，該惰性金屬包含釕(Ru)、鉑(Pt)或鋁(Al)。
  5. 如申請專利範圍第1項所述之方法，其中，該氮化物層包含SiN。
  6. 如申請專利範圍第1項所述之方法，更包含：在該記憶體區與該邏輯區上方形成超低k(ULK)介電層，並且平坦化該ULK介電層。
  7. 如申請專利範圍第6項所述之方法，更包含：用雙鑲嵌處理在該邏輯區中形成第二金屬(Mx+1)階；在該記憶體區與該邏輯區上方形成第二覆蓋層；在該第二覆蓋層上方形成第二ULK介電層；形成溝槽是位在該記憶體區與該邏輯區中之該第二ULK介電層；以及在該記憶體區與該邏輯區中的該溝槽中形成第三金屬(Mx+2)階。
  8. 一種半導體裝置，包含：第一層間介電(ILD)層，包括第一金屬(Mx)階；第一覆蓋層，形成在該第一ILD層上方；氧化物層，形成在該第一覆蓋層上方；磁穿隧接面(MTJ)結構，形成在該第一覆蓋層上方第二ILD中；第二金屬(Mx+1)階，形成在該第二ILD層中；第二覆蓋層，形成在該第二ILD層上方；以及 第三金屬(Mx+2)階，形成在該第二覆蓋層上方第三ILD層中，其中，硬遮罩(HM)是形成在各該MTJ結構上方，並且藉由毯覆式蝕刻氮化物層，以在該HM之側邊及該MTJ結構之側邊上形成間隔物，該氮化物層是形成在該HM之上側及該側邊上與該MTJ結構之該側邊上，其中，在該氧化層留在該間隔物底下以及該第一覆蓋層上方。
  9. 如申請專利範圍第8項所述之半導體裝置，其中：該MTJ結構是形成於該裝置之記憶體區中。
  10. 如申請專利範圍第8項所述之半導體裝置，更包含：金屬填充貫孔，將該Mx階連接至各該MTJ結構，其中，該金屬填充貫孔包含鎢(W)及氮化鉭(TaN)，或該金屬填充貫孔包含釕(Ru)或鈷(Co)。
  11. 如申請專利範圍第10項所述之半導體裝置，更包含氧化物間隔物，位在將該Mx階連接至各該MTJ結構之該金屬填充貫孔之側邊上。
  12. 如申請專利範圍第11項所述之半導體裝置，其中：銅(Cu)填充貫孔(Vx)將該Mx階連接至該Mx+1階；以及Cu填充貫孔(Vx+1)將該Mx+1階連接至該Mx+2階。
  13. 如申請專利範圍第8項所述之半導體裝置，其中，該第一覆蓋層與該第二覆蓋層包含氮化矽碳(SiCN)。
  14. 如申請專利範圍第8項所述之半導體裝置，其中，該HM更包含布置於該HM上方之惰性金屬，該惰性金屬包含釕(Ru)、鉑(Pt)或鋁(Al)。
  15. 如申請專利範圍第8項所述之半導體裝置，其中，該Mx階、該Mx+1階及該Mx+2階包含Cu。
  16. 如申請專利範圍第8項所述之半導體裝置，其中，該第一ILD層、該第二ILD層及該第三ILD層包含超低k(ULK)介電材料。
  17. 一種用於製作半導體裝置的方法，該方法包含：形成包括第一金屬(Mx)階之第一層間介電(ILD)層；在該第一ILD層上方形成第一覆蓋層；在該第一覆蓋層上方形成氧化物層；形成該第一覆蓋層上方第二ILD中所形成之磁穿隧接面(MTJ)結構；在各該MTJ結構上方形成硬遮罩(HM)；在該HM之上側及側邊上與該MTJ結構之側邊上形成氮化物層；毯覆式蝕刻該氮化物層，以在該HM之該側邊及該MTJ結構之該側邊上形成間隔物，其中，該氧化層留在該間隔物底下以及該第一覆蓋層上方；在該第二ILD層中形成第二金屬(Mx+1)階；在該第二ILD層上方形成第二覆蓋層；以及在該第二覆蓋層上方第三ILD層中形成第三金屬(Mx+2)階。
  18. 如申請專利範圍第17項所述之方法，更包含：在該裝置之記憶體區中形成該MTJ結構。
  19. 如申請專利範圍第17項所述之方法，更包含：形成將該Mx層連接至各該MTJ結構之金屬填充貫孔，其中，該金屬填充貫孔包含鎢(W)及氮化鉭(TaN)，或該金屬填充貫孔包含釕(Ru)或鈷(Co)。
  20. 如申請專利範圍第17項所述之方法，更包含： 在將該Mx階連接至各該MTJ結構之該金屬填充貫孔之側邊上形成氧化物間隔物；形成將該Mx階連接至該Mx+1階之銅(Cu)填充貫孔(Vx)；以及形成將該Mx+1階連接至該Mx+2階之Cu填充貫孔(Vx+1)。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10651373B2 (en) 2018-09-28 2020-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
US11217627B2 (en) * 2019-09-27 2022-01-04 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic random access memory device and formation method thereof
US11361987B2 (en) 2020-05-14 2022-06-14 International Business Machines Corporation Forming decoupled interconnects
KR20210141024A (ko) 2020-05-15 2021-11-23 삼성전자주식회사 자기 기억 소자
CN114361201A (zh) * 2020-10-13 2022-04-15 联华电子股份有限公司 半导体装置
CN114792702A (zh) * 2021-01-25 2022-07-26 联华电子股份有限公司 一种制作半导体元件的方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6674168B1 (en) * 2003-01-21 2004-01-06 International Business Machines Corporation Single and multilevel rework
US20040087078A1 (en) * 2002-02-20 2004-05-06 Agarwala Birendra N. Edge seal for a semiconductor device
US20070020934A1 (en) * 2005-07-08 2007-01-25 International Business Machines Corporation Hard mask structure for patterning of materials
US20150280112A1 (en) * 2014-03-28 2015-10-01 Qualcomm Incorporated Magnetic tunnel junction and method for fabricating a magnetic tunnel junction
US20170092693A1 (en) * 2015-09-25 2017-03-30 Globalfoundries Singapore Pte. Ltd. Integrated two-terminal device and logic device with compact interconnects having shallow via for embedded application

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9406875B2 (en) * 2013-12-17 2016-08-02 Qualcomm Incorporated MRAM integration techniques for technology scaling

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040087078A1 (en) * 2002-02-20 2004-05-06 Agarwala Birendra N. Edge seal for a semiconductor device
US6674168B1 (en) * 2003-01-21 2004-01-06 International Business Machines Corporation Single and multilevel rework
US20070020934A1 (en) * 2005-07-08 2007-01-25 International Business Machines Corporation Hard mask structure for patterning of materials
US20150280112A1 (en) * 2014-03-28 2015-10-01 Qualcomm Incorporated Magnetic tunnel junction and method for fabricating a magnetic tunnel junction
US20170092693A1 (en) * 2015-09-25 2017-03-30 Globalfoundries Singapore Pte. Ltd. Integrated two-terminal device and logic device with compact interconnects having shallow via for embedded application

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