TW202308188A - 使用氧化物間隙填充之高密度記憶體裝置 - Google Patents

使用氧化物間隙填充之高密度記憶體裝置 Download PDF

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Abstract

本發明提供一種半導體結構，其使用用於一間隙填充材料之一介電材料形成兩個或更多個緊密間距之記憶體裝置。方法包括在一絕緣材料之一層中及在一金屬層上方提供兩個鄰近底部電極。兩個鄰近柱各自位於該兩個鄰近底部電極中之一者上方，其中該兩個鄰近柱中之每一柱由用於一記憶體裝置之一材料堆疊構成。一間隔件圍繞該兩個鄰近柱中之每一者的垂直側面。該介電材料位於圍繞該兩個鄰近柱中之每一者的該等垂直側面之該間隔件上，位於該兩個鄰近底部電極之間的該絕緣材料之該層上。該介電材料填充該兩個鄰近柱之間的一間隙之至少一第一部分。一低k材料覆蓋該介電材料及該絕緣材料之該層之經暴露部分。

Description

使用氧化物間隙填充之高密度記憶體裝置
本發明大體上係關於半導體裝置製造領域，且更特定言之係關於高密度記憶體裝置結構之形成。
增加需要更多裝置電路及更快處理速度兩者之計算功能對於電腦系統及應用繼續。特定言之，使用深度神經網路在許多最終使用之電腦應用中變得普遍。深度神經網路典型地用於人工智慧(AI)應用中。在使用深度神經網路執行AI之電腦系統中，深度神經網路之訓練對記憶體系統提出很高的要求。
對高效能記憶體系統之增加的要求持續驅動記憶體晶片中的新記憶體裝置及先進記憶體裝置的開發。先進記憶體裝置中之發展包括：磁阻式隨機存取記憶體(MRAM)，其為將資料儲存於磁域中之非揮發性隨機存取記憶體之類型；電阻式隨機存取記憶體(RRAM或ReRAM)，其藉由改變跨介電封固態材料之電阻而起作用；及相變隨機存取記憶體(PCRAM或PCM)，其使用通常具有至少兩種固相(結晶狀態及非晶形狀態)，具有極其不同電氣特性之相變材料。
對於當前電腦應用中之高效能記憶體系統的要求驅動記憶體晶片中之記憶體裝置的密度增加。減少記憶體裝置之間的間距或空間兩者皆增加記憶體晶片中可用記憶體裝置之數目且減少記憶體裝置之間的距離，由此增加記憶體晶片效能。
本發明之實施例揭示一種半導體結構，其包括位於第一介電材料之層中且位於金屬層上方之兩個鄰近底部電極。半導體結構包括各自位於兩個鄰近底部電極中之一者上方之兩個鄰近柱，其中兩個鄰近柱中之每一柱由用於記憶體裝置之材料堆疊構成。另外，半導體結構包括圍繞兩個鄰近柱中之每一者的垂直側面之間隔件。半導體結構包括第二介電材料，該第二介電材料位於圍繞兩個鄰近柱中之每一者的垂直側面的間隔件上，位於兩個鄰近底部電極之間的第一介電材料之層上，其中第二介電材料填充兩個鄰近柱之間的間隙之至少第一部分。半導體結構包括覆蓋氧化物材料及第一介電材料之層的經暴露部分之低k材料。
本發明之實施例揭示一種半導體結構，其包括位於第一介電材料之層中且位於金屬層上方之兩個鄰近底部電極。半導體結構包括各自位於兩個鄰近底部電極中之一者上方之兩個鄰近柱，其中兩個鄰近柱中之每一柱由用於記憶體裝置之材料堆疊構成。另外，半導體結構包括兩個間隔件，其中每一間隔件圍繞兩個鄰近柱中之一者。半導體結構包括覆蓋兩個間隔件中之每一者且填充兩個鄰近柱之間的間隙之第一部分的第二介電材料。半導體結構包括第二介電材料中鄰近材料堆疊之底部部分或兩個底部電極中之一或多者的空隙。半導體結構進一步包括兩個鄰近柱上方之兩個頂部電極及低k介電材料，該低k介電材料位於氧化物材料上，包圍兩個頂部電極且位於鄰近於第二介電材料之第一介電材料之層的經暴露部分上。
本發明之實施例揭示一種半導體結構，其包括位於第一介電材料之層中且位於金屬層上方之兩個鄰近底部電極。半導體結構包含各自位於兩個鄰近底部電極中之一者上之兩個鄰近柱，其中兩個鄰近柱中之每一柱由用於記憶體裝置之材料堆疊構成。半導體結構包括間隔件材料之層及間隔件材料之層的一較薄部分，該層圍繞兩個鄰近柱中之每一者的垂直側面，該較薄部分位於第一介電材料之表面上半導體結構包括第二介電材料，其位於圍繞兩個鄰近柱中之每一者之垂直側面的間隔件上，位於間隔件材料之在第一介電材料之表面上之較薄部分上，且至少填充兩個鄰近柱之間的間隙之至少一第一部分。另外，半導體結構包括：低k材料，其覆蓋第二介電材料及間隔件材料之層在第一介電材料之表面上之較薄部分之經暴露部分；及頂部電極，其位於低k介電材料中之兩個鄰近柱中的每一者之頂部上。
本發明之實施例提供一種使用第二介電材料形成緊密間距之記憶體裝置的方法，該第二介電材料用於緊密間距之半導體裝置之垂直結構之間的間隙填充。該方法包括在第一介電層中之至少兩個鄰近底部電極上形成至少兩個垂直記憶體結構，其中至少兩個垂直記憶體結構中之每一垂直記憶體結構為用於磁阻式隨機存取記憶體裝置之柱。該方法包括在每一垂直記憶體結構上形成間隔件以及在至少兩個垂直記憶體結構及第一介電層上方沈積第二介電材料。該方法包括執行對第二介電材料之蝕刻，其中蝕刻使第二介電材料保留在每一垂直記憶體結構上之間隔件之垂直側面上及至少兩個底部電極之間的第一介電層上。該方法包括在第二介電材料上方及在第一介電層之經暴露部分上沈積低k介電材料及在磁阻式隨機存取記憶體裝置之每一柱上形成頂部電極。
本發明之實施例認識到，用於人工智慧之電腦應用需要具有增加之功能之記憶體系統。本發明之實施例認識到，記憶體系統之增加之功能持續驅動包括多個先進記憶體裝置結構之更先進的半導體裝置。
本發明之實施例認識到，提供增加之記憶體系統功能性不僅驅動先進記憶體裝置結構之開發，而且持續驅動增加之記憶體裝置密度。本發明之實施例認識到，對增加電腦應用程式效能，特定言之對於深度神經網路之焦點需要更先進的記憶體裝置及記憶體裝置之間的更緊密間距，以提供更高功能性記憶體系統。
本發明之實施例認識到，開發具有先進14 nm及未來7 nm半導體裝置技術之密集堆積之先進記憶體裝置會增加半導體製程挑戰。當先進記憶體裝置形成緊密間距之陣列時，半導體製程及材料挑戰尤其明顯。本發明之實施例認識到，填充緊密間距之先進記憶體裝置中的垂直結構之間產生的凹口之能力變得愈來愈困難。
本發明之實施例認識到，隨著垂直結構，諸如亦被稱作MRAM柱之磁性穿隧接面(MTJ)柱，在先進非揮發性記憶體裝置中變得極密集且緊密堆積的，垂直結構之間的凹口或間隙可出現不完全填充。緊密間距之記憶體裝置之間的間隙之不完全填充在記憶體裝置的垂直結構之間產生接縫或空隙，該等縫隙或空隙可捕獲處理化學品或在頂部電極之間引起短路。另外，在先進記憶體裝置中之垂直結構或柱之間產生的接縫或空隙減小用以填充記憶體裝置中之垂直結構之間的間隙之介電材料的擊穿強度。本發明之實施例認識到，需要能夠填充先進記憶體裝置之緊密間距之垂直結構之間的間隙或凹口之新材料及製程。
本發明之實施例提供形成在緊密間距之先進記憶體裝置的垂直結構之間具有有效間隙填充之密集堆積之記憶體裝置的半導體結構及方法。本發明之實施例提供用於建立在先進記憶體裝置之陣列中的垂直結構之間具有基本上無空隙的介電填充之緊密間距之先進記憶體裝置的若干方法及材料。儘管本發明之實施例揭示用於形成在MRAM柱之間具有基本上無空隙的間隙填充之緊密間距之MRAM裝置的若干方法，但本發明之實施例亦提供應用於其他先進記憶體裝置(諸如RRAM及PCRAM裝置)之方法及材料。
本發明之實施例提供用於使用介電材料(諸如氧化物材料或旋塗玻璃)填充先進記憶體裝置中之垂直結構之間的間隙(諸如鄰近MRAM柱之間的間隙)之先進記憶體裝置的半導體結構。與通常沈積於MRAM柱之間的低k材料相比，本發明之實施例使用介電材料，諸如緊密間距之MRAM柱之間的各種氧化物材料以實現更佳正形性或間隙填充。
本發明之實施例提供一種半導體結構，其中介電材料填充MRAM柱之間的間隙以防止緊密間距之MRAM裝置中的頂部電極或位元線之間的空隙或接縫形成。另外，本發明之實施例包括在半導體晶片之記憶體區及邏輯區中的頂部電極與位元線之間沈積低k電介質，以改良電效能。與經沈積氧化物材料或具有較高介電常數之其他介電材料的類似厚度相比，在半導體結構之邏輯區中以及在半導體晶片之記憶體區中之頂部電極與位元線之間的低k介電材料提供更佳切換速度且減小寄生電容。
使用介電材料(諸如具有經改良間隙填充之氧化物材料)來填充記憶體裝置之緊密間距之垂直結構或柱之間的凹口減小頂部電極與位元線之間的低k介電填充之縱橫比或深度。使用具有比目前使用之低k介電材料更好的間隙填充之介電材料之本發明之實施例在MRAM裝置之柱之間提供基本上無空隙的間隙填充。
本發明之實施例包括提供填充垂直結構(諸如MRAM裝置之MRAM柱)之間的空間且在半導體晶片之記憶體區中的記憶體裝置之頂部電極區域中提供基本上無空隙的半導體結構之介電材料沈積的材料及製程。此外，使用本發明之材料及製程，若小空隙形成於垂直結構或MRAM柱之間的間隙或凹口中，則空隙形成於間隙遠離頂部電極或位元線之下部部分中。本發明之實施例包括提供可夾止MRAM柱之間的間隙之材料及沈積製程。在本發明之實施例中，在介電材料沈積期間，間隙之夾止部分出現在鄰近MRAM柱之間的間隙之頂部部分中。以此方式，若在MRAM柱之間的半導體結構中產生小空隙，則空隙將不短路頂部電極。
本發明之實施例提供一種嵌入式記憶體裝置，其對於MRAM柱之間的低k介電材料具有減小的填充高度。藉由在沈積低k材料之前沈積具有較佳間隙填充之氧化物材料，需要較少低k材料以填充MRAM柱之間的間隙。介電材料填充記憶體裝置垂直結構之間的大多數或全部間隙，從而減小用於低k介電材料之間隙填充的縱橫比(例如，減小由低k介電質填充之間隙的高度)。用於低k介電材料之間隙填充的縱橫比為低k介電材料之填充高度除以自圍繞底部電極之介電材料的頂部表面至頂部電極之底部量測的MRAM柱之高度。
本發明之實施例提供一種在鄰近先進記憶體裝置之頂部電極區域中沒有空隙之情況下形成緊密間距之先進記憶體裝置之方法。然而，參考緊密間距之MRAM裝置論述方法，該方法可應用於其他先進記憶體裝置，諸如RRAM裝置、PCRAM裝置等。該方法包括將介電層作為頂蓋沈積於ILD層之經暴露部分上方，其中底部金屬層之嵌入部分在ILD中。介電質頂蓋層及底部金屬層位於半導體基板上方且可位於一或多個半導體裝置上方。金屬層可為半導體結構之中端(MOL)或後端(BEOL)半導體結構中之M0層、M1層或層。本發明之實施例藉由形成MRAM裝置之底部電極形成至少兩個鄰近緊密間距之MRAM裝置。形成底部電極包括圖案化介電頂蓋層及蝕刻介電頂蓋層以暴露底部金屬層之一部分。金屬襯墊材料可沈積於介電頂蓋層中之凹口中且沈積於經暴露金屬層上。使用諸如電漿氣相沈積或化學氣相沈積之沈積製程，電極材料層沈積於凹口中之金屬襯墊上方。化學機械研磨自介電頂蓋層之頂部表面移除過量電極材料以在底部金屬層(例如，M1)上形成兩個或更多個緊密間距之底部電極。
該方法包括沈積材料堆疊層以形成用於具有硬遮罩材料之層之MRAM裝置的磁性穿隧接面(MTJ)。用於MTJ之材料堆疊層由硬遮罩覆蓋。用於MTJ之材料堆疊層藉由底部電極沈積於介電頂蓋層上方。
使用已知MRAM柱形成製程，蝕刻移除MTJ之材料堆疊層、硬遮罩及介電頂蓋層之頂部部分的部分。在蝕刻之後，例如使用光微影及反應性離子蝕刻，材料堆疊層及硬遮罩之剩餘垂直部分在底部電極上形成MRAM柱。包圍底部電極之金屬襯墊的頂部部分經暴露而包圍底部電極之底部部分的金屬襯墊的底部部分由介電頂蓋層之剩餘部分包圍。
在於硬遮罩、材料堆疊層、圍繞底部電極之金屬襯墊的頂部部分及介電頂蓋層之頂部表面之剩餘經暴露部分上方沈積間隔件材料層，且使用自對準製程(例如，反應性離子蝕刻)圍繞底部電極上之MRAM柱中的每一者形成間隔件。對於本發明之實施例，MRAM柱由具有硬遮罩之材料堆疊層構成。
在本發明之一些實施例中，使用自對準間隔件形成製程形成部分間隔件。部分間隔件可為其中各向異性蝕刻或反應性離子蝕刻不會自半導體結構之水平表面完全移除間隔件材料的間隔件。在此等實施例中，間隔件材料之較薄部分保留於介電頂蓋層及硬遮罩材料之經暴露水平表面上。
本發明之實施例提供在半導體結構上方沈積第二介電材料之若干方法。第二介電材料可為氧化矽、旋塗氧化物、氮化物或可沈積之另一絕緣材料，諸如旋塗玻璃。沈積可藉由但不限於電漿增強化學氣相沈積(PECVD)、物理氣相沈積(PVD)、原子層沈積、旋塗製程或使用可流動氧化物材料而發生。使用此等介電材料沈積方法可在MRAM柱之間提供第二介電材料之無空隙沈積或在一些情況下幾乎無空隙沈積。若使用此等沈積方法中之任一者在第二介電材料中緊密間距之鄰近MRAM柱之間形成較小空隙，則較小空隙將位於MRAM柱之下部部分中或MRAM柱中之硬遮罩之下部部分下方。該方法進一步包括移除介電頂蓋層上方之第二介電材料的不在鄰近緊密間距之MRAM柱之間的部分。使用針對沈積製程定製的介電移除製程，移除製程或蝕刻製程移除不在鄰近MRAM柱之間的第二介電材料，同時保留MRAM柱之間的大部分第二介電材料。對於藉由PECVD、PVD、CVD、原子層沈積(ALD)或旋塗製程沈積之介電材料，使用自對準製程，諸如反應性離子蝕刻(RIE)作為各向異性蝕刻製程，可移除第二介電材料(例如，在介電頂蓋層之經暴露水平表面上方之第二介電材料)。僅移除緊密間距之MRAM柱之間的介電材料之頂部部分。歸因於MRAM柱之間的空間不足或空間小，各向異性不移除MRAM導柱之間的大部分介電材料。各向異性蝕刻之後，第二介電材料之大部分保留在MRAM柱之間。第二介電材料可保留在MRAM柱中之硬遮罩材料之部分之間。
本發明之實施例提供一種在半導體結構上方沈積低k介電材料之方法。使用習知電極形成製程，在MRAM柱中之硬遮罩上方及半導體結構之邏輯區之選擇區域中發生低k介電材料之蝕刻。金屬襯墊沈積於經暴露硬遮罩上方及由低k介電質之蝕刻產生之凹口內部。導電金屬層沈積於硬遮罩上方之凹口及形成於邏輯區中之凹口中以分別在MRAM柱中之硬遮罩上形成一或多個頂部電極且在邏輯區中形成線或觸點。
本結構之實施例提供填充鄰近緊密間距之MRAM柱之頂部部分之間的區域且覆蓋邏輯區中之連接或裝置的低k介電材料。使用使用如本發明之實施例中所描述之使用方法及材料中之一者形成的緊密間距之鄰近MRAM柱防止在緊密間距之先進記憶體裝置(例如，MRAM、RRAM或PCRAM裝置)之頂部電極之間或頂部電極及位元線附近形成空隙。藉由經改良保形沈積來沈積諸如氧化物材料之介電材料改良緊密間距之記憶體裝置中之垂直結構之間的間隙填充。
參考隨附圖式之以下描述經提供以輔助對如申請專利範圍及其等效物所界定之本發明之例示性實施例的全面理解。以下描述包括各種具體細節以輔助彼理解，但此等細節應被視為僅僅例示性的。因此，一般熟習此項技術者將認識到可在不脫離本發明之範圍及精神的情況下對本文中所描述之實施例進行各種改變及修改。所描繪之製程步驟中之一些可作為整合製程步驟組合。另外，出於清楚及簡明起見，可省略熟知功能以及構造之描述。
用於以下描述及申請專利範圍中之術語及詞語並不限於書面含義，而僅用於實現對本發明之清楚且一致的理解。因此，一般熟習此項技術者應顯而易見，本發明之例示性實施例的以下描述係僅出於說明目的而非出於限制如由所附申請專利範圍及其等效物界定之本發明之目的而提供。
應理解，除非上下文另外規定，否則單數形式「一(a/an)」及「該」包括複數個指示物。因此，例如除非上下文另外規定，否則對「組件表面」之引用包括對此類表面中之一或多者的引用。
出於下文描述之目的，諸如「上部」、「下部」、「右」、「左」、「垂直」、「水平」、「頂部」、「底部」及其衍生物之術語應與所揭示結構及方法有關，如隨附圖式中所定向。諸如「上方」、「上覆」、「頂部」、「在頂部上」、「位於上」或「位於頂部上」之術語意謂諸如第一結構之第一元件存在於諸如第二結構之第二元件上，其中諸如介面結構之介入元件可存在於第一元件與第二元件之間。術語「直接接觸」或「接觸」意謂諸如第一結構之第一元件與諸如第二結構之第二元件在兩個元件之介面處沒有任何中間導電、絕緣或半導體層之情況下連接。
為了不混淆本發明之實施例的呈現，在以下詳細描述中，此項技術中已知之一些處理步驟或操作可出於呈現及出於說明目的而組合，並且在一些例子中可能尚未詳細地描述。在其他例子中，可能根本不描述此項技術中已知之一些處理步驟或操作。應理解，以下描述相當集中於本發明之各種實施例的獨特特徵或元件。
本文中揭示所主張結構及方法之詳細實施例。下文所描述之方法步驟並不形成用於製造半導體晶片上之積體電路的完整製程流程。本實施例可與當前用於本領域中之半導體晶片及裝置的積體電路製造技術結合實踐，且僅包括如此多的通常實踐之製程步驟以用於理解所描述實施例所必要。圖式表示半導體晶片或基板(諸如半導體晶圓)在製造期間的橫截面部分，且並不按比例繪製，而是替代地繪製以說明所描述實施例之特徵。本文中所揭示之特定結構及功能細節不應解譯為限制性，而僅為用於教示熟習此項技術者各自不同地使用本發明之一個代表性基礎。在本說明書中，可省略熟知特徵及技術之細節以避免不必要地混淆已提出之實施例。
在本說明書中，對「一個實施例」、「其它實施例」、「另一實施例」、「一實施例」等之引用指示所描述之實施例可包括特定特徵、結構或特性，但每一實施例可能未必包括特定特徵、結構或特性。此外，此類片語未必指代相同實施例。此外，在結合一實施例來描述一特定特徵、結構或特性時，應理解，無論是否予以明確描述，結合其他實施例實現此特徵、結構或特性在熟習此項技術者之認識範圍內。
現將詳細參考本發明之實施例，在隨附圖式中說明了該等實施例之實例，其中相同參考數字貫穿全文指相似元件。
圖1描繪根據本發明之一實施例之在ILD 8中具有Mx 10之半導體結構100之橫截面圖。如所描繪，圖1包括Mx 10以及金屬襯墊9、ILD 8、邏輯區A及記憶體區B。邏輯區A為半導體結構100之一部分，該部分包括其中可形成或存在一或多個邏輯裝置。記憶體區B包括半導體結構100之一部分，該部分包括一或多個記憶體裝置或其中可形成一或多個記憶體裝置。
Mx 10為半導體結構100中之金屬層之一部分。Mx 10可為形成於半導體製造之前端(FEOL)、中端(MOL)或BEOL製程中的金屬層之一部分。舉例而言，Mx 10可為M1金屬層中之底部金屬層。在另一實例中，Mx 10位於M0金屬層中。儘管圖1中描繪了Mx 10之三個部分，本發明之實施例不限於此數目之Mx 10。Mx 10可位於半導體裝置(未描繪)之一部分上方或半導體基板(未描繪)上方。在一些實例中，Mx 10金屬中之一或多者連接至下伏半導體裝置(未描繪)。下伏半導體裝置可為金屬氧化物半導體場效電晶體(MOSFET)裝置或基於各種架構之CMOS裝置，諸如平面FET、FinFET、水平全環繞閘極(h-GAA) FET或垂直全環繞閘極(v-GAA) FET，但不限於此等半導體裝置。在一些實施例中，Mx 10用於形成底部電極(例如，可部分地由介電層20包圍之底部電極30)。Mx 10可由任何已知金屬材料構成，諸如但不限於用於半導體晶片之金屬層中的鎢(W)、銅(Cu)、鈷(Co)或釕(Ru)。
如圖1中所描繪，Mx 10由金屬襯墊9包圍。金屬襯墊9可由純金屬材料、金屬氮化物材料或此等材料中之一或多者之層的組合構成。舉例而言，金屬襯墊9可由金屬材料(諸如鉭(Ta)、鈦(Ti)、W、Co或Ru)或金屬氮化物材料(諸如鈦-氮合金、鉭-氮合金、鈦-鋁-氮合金或鉭-鋁-氮合金)中之一或多者構成。金屬襯墊9不限於此等材料。在一實施例中，不存在金屬襯墊9。
ILD 8可由在半導體晶片製造中用作ILD材料之任何已知介電材料構成。舉例而言，ILD 8由SiO 2構成。如所描繪，ILD 8包圍且分隔Mx 10中之每一者與金屬襯墊9。
圖2描繪根據本發明之一實施例的在沈積介電層20之後的半導體結構200之橫截面圖。如所描繪，圖2包括ILD 8、金屬襯墊9、Mx 10及介電層20。介電層20可為任何絕緣材料，諸如氮化矽(SiN)、碳化矽(SiC)或SiCN，但不限於此等介電材料。使用已知介電材料沈積製程，諸如但不限於化學氣相沈積(CVD)或電漿氣相沈積製程(PVD)，介電層20可沈積於Mx 10、金屬襯墊9及ILD 8之頂部表面上方作為頂蓋介電層。介電層20之厚度可介於20至500 nm範圍內但不限於此等厚度。舉例而言，介電層20之典型厚度可為55 nm。
圖3描繪根據本發明之一實施例的在形成具有金屬襯墊39之底部電極30之後的半導體結構300之橫截面圖。如所描繪，圖3包括ILD 8、金屬襯墊9、Mx 10、介電層20、金屬襯墊39及底部電極30。圖3包括兩個鄰近底部電極30，在其他實施例中，可存在兩個或更多個鄰近底部電極30。舉例而言，底部電極30可為底部電極之四乘四矩陣中之兩個鄰近底部電極30。在一個實施例中，並不存在金屬襯墊9及39中之一者或兩者。
底部電極30可使用記憶體裝置中用於電極形成之已知半導體製程及材料形成。舉例而言，介電層20之頂部表面可使用已知光微影製程圖案化，且介電層20之蝕刻例如使用乾式或濕式蝕刻製程暴露Mx 10之頂部部分。金屬襯墊材料，諸如但不限於Ta、Ti、W、Ru或金屬氮化物合金，可沈積於Mx 10之經暴露部分及金屬襯墊39之介電層20上。諸如但不限於TaN、TiN、鎢或此等材料之組合之電極材料可沈積於金屬襯墊39上方。化學機械研磨(CMP)可使用介電層20作為CMP止擋件發生，以自介電層20之頂部表面移除過量電極材料及金屬襯墊材料。金屬襯墊39及底部電極30保留於在介電層20之蝕刻期間形成的凹口中。底部電極30之電極材料可包括但不限於銅(Cu)、氮化鈦(TiN)、Ti、鎢(W)、氮化鎢(WN)、碳化鎢(WC)、鉭(Ta)、TaN、銀(Ag)、金(Au)、鋁(Al)或類似者。在底部電極30形成之後，具有金屬襯墊39之兩個鄰近底部電極30之間的典型間隔可為7至800 nm，但不限於此等間隔。
圖4描繪根據本發明之一實施例的在沈積材料堆疊層41、硬遮罩(HM) 42及犧牲材料43之後的半導體結構400之橫截面圖。材料堆疊層41可在MRAM裝置中產生磁性穿隧接面(MTJ)。儘管圖4論述在MRAM柱中形成MTJ之材料堆疊層41，在其他實施例中，材料堆疊層41為用於RRAM、PCRAM、DRAM或另一類型之記憶體裝置的材料堆疊層41。舉例而言，用於RRAM之材料堆疊層41可包括具有Ti緩衝層之HfO 2層或具有TaO x層之Ta 2O 5層，其中x為整數。在另一實例中，用於PCRAM之材料堆疊層41可包括一或多個相變材料、加熱器元件材料(諸如TiN)及/或電極材料之多層。
在材料堆疊層41上的HM 42上沈積犧牲材料43提供用於稍後MRAM柱形成之材料，其中材料堆疊層41位於介電層20、底部電極30及金屬襯墊39之經暴露部分上方。舉例而言，如熟習此項技術者已知，用於MRAM柱之材料堆疊(例如，用於材料堆疊層41)中之典型材料的實例包括由薄間隔件(例如，鉭、氧化鋁等)分隔之超過一個多層鐵磁性膜。材料堆疊層41及HM 42可使用隨後關於圖5及圖6論述之製程形成如圖6中所描繪之MRAM柱。在一實施例中，基座(圖4中未描繪)沈積於介電層20之頂部上及材料堆疊層41下方。舉例而言，基座可為金屬、金屬氮化物(例如，TaN)或此等材料之組合(例如，W、Ta、Ti、N等之組合)之層。
HM 42可為用於半導體裝置之任何硬遮罩材料。舉例而言，HM 42可為金屬(例如，Al、W、Ta、Ti)、金屬氮化物(例如，WN、TaN、TiN)或此等材料之組合。在各種實施例中，犧牲材料43沈積於材料堆疊層41上方。舉例而言，犧牲材料43可為二氧化矽或非晶碳。在一實施例中，犧牲材料43並不存在。
圖5描繪根據本發明之一實施例的在沈積由AR塗層53覆蓋之OPL 52及經圖案化抗蝕劑54之後的半導體結構500之橫截面圖。如所描繪，圖5包括ILD 8、金屬襯墊9、Mx 10、介電層20、底部電極30、金屬襯墊39、材料堆疊層41、HM 42、犧牲材料43、OPL 52、AR塗層53及在圖案化之後(例如，在使用光微影以圖案化抗蝕劑54之後)的抗蝕劑54。抗蝕劑54之兩個部分駐存在底部電極30上方之AR塗層53上。
OPL 52可為旋塗碳或市售OPL材料中之任一者。OPL 52可使用已知旋塗製程施加至犧牲材料43之頂部表面上(當存在時)或應用於HM 42上(當不存在犧牲材料43時)。
在各種實施例中，AR塗層53位於OPL 52上方。AR塗層53可為單層或由通常用於半導體製造中之數個材料層組成，以減少與在光微影期間自基板或OPL 52之表面反射相關聯的影像失真。舉例而言，AR塗層53可為旋塗氧化物材料，但不限於此材料或沈積方法。
抗蝕劑54係在個人化或圖案化之後予以描繪。抗蝕劑54之兩個部分駐存在兩個底部電極30中之每一者上方的AR塗層53上。抗蝕劑54之兩個部分可用於圖案化記憶體柱或MRAM柱圖案化。舉例而言，抗蝕劑54之兩個部分判定在蝕刻製程形成兩個MRAM柱之後，在圖6中剩餘之材料堆疊層41之部分。
圖6描繪根據本發明之一實施例的在材料堆疊層41及HM 42之蝕刻之後的半導體結構600之橫截面圖。使用已知MRAM柱形成製程，材料堆疊層41及HM 42之蝕刻在底部電極30上產生兩個MRAM柱。如所描繪，圖6包括ILD 8、金屬襯墊9、Mx 10、介電層20之底部部分、底部電極30、金屬襯墊39、材料堆疊層41及HM 42。使用經圖案化抗蝕劑54及蝕刻製程，例如反應性離子蝕刻(RIE)、離子束蝕刻(IBE)或此等製程之組合，AR塗層53、OPL 52、犧牲材料43、HM 42、介電層20之頂部部分及材料堆疊層41之經暴露部分可移除。在蝕刻之後，材料堆疊層41與HM 42之兩個剩餘部分且連同犧牲材料43、OPL 52、AR塗層53及抗蝕劑54之剩餘部分一起保持在底部電極30中之每一者上方。在RIE之後，材料堆疊層41之兩個剩餘部分之間的典型間隔可介於7至800 nm範圍內但不限於此等間隔。
一或多個額外蝕刻製程可用以移除犧牲材料43、OPL 52、AR塗層53及抗蝕劑54之剩餘部分。舉例而言，使用具有適當化學品之濕式蝕刻製程移除犧牲材料43、OPL 52、AR塗層53及抗蝕劑54之剩餘部分。在一些情況下，濕式蝕刻移除抗蝕劑54，且第二各向異性蝕刻(例如，RIE)使用HM 42之頂部表面作為蝕刻止擋件移除AR塗層53、OPL 52及犧牲材料43之剩餘部分。在各種實施例中，在蝕刻期間移除介電層20之頂部部分。介電層20之剩餘底部部分的厚度可介於5至200 nm範圍內，但不限於此等厚度。舉例而言，介電層20之剩餘底部部分可介於20 nm與50 nm之間。底部電極30上之材料堆疊層41及HM 42之剩餘部分產生兩個柱，諸如兩個MRAM柱。
圖7描繪根據本發明之一實施例的在沈積間隔件材料77之後的半導體結構700之橫截面圖。如所描繪，圖7包括圖6之元件及間隔件材料77。使用間隔件材料沈積製程，諸如CVD、PVD、電子束PVD、電漿增強CVD (PECVD)或ALD，間隔件材料77之薄層可沈積於半導體結構700上方。間隔件材料77可包括SiN、SiC及SiC(H)，但不限於此等間隔件材料。間隔件材料77可在介電層20之經暴露表面上、圍繞金屬襯墊39之暴露表面、在材料堆疊層41之側面上以及在HM 42之側面及頂部表面上沈積於半導體結構700上方。
圖8描繪根據一實施例之在由間隔件材料77形成間隔件之後的半導體結構800之橫截面圖。使用自對準間隔件形成製程，間隔件材料77之蝕刻可形成間隔件。在各種實施例中，例如使用RIE之各向異性蝕刻自介電層20及HM 42之水平表面移除間隔件材料77，以圍繞金屬襯墊39之頂部部分、圍繞材料堆疊層41之側面及HM 42之側面形成間隔件。下文中，在圖9至圖12中，間隔件材料77將稱為間隔件77。間隔件77覆蓋兩個MRAM柱。
在另一實施例中(圖8中未描繪)，間隔件之頂部部分自介電層20及HM 42上方的水平表面部分移除。稍後關於圖14至圖19詳細地論述替代實施例。
圖9描繪根據本發明之一實施例的在沈積氧化物90之層之後的半導體結構900之橫截面圖。如所描繪，圖9包括圖8之元件及氧化物90。氧化物90可沈積於介電層20、間隔件77及HM 42之經暴露表面上方。氧化物90可由氧化物材料構成，諸如由作為用於形成氧化物之前驅物的矽烷(SiH 4)或正矽酸四乙酯(亦被稱為四乙氧基矽烷(TEOS))製成之氧化矽(例如，SiO 2或SiO x)材料、PECVD「可流動」氧化物類材料(諸如SiCOH、可流動SiCOH、SOD、氮氧化物(SiON)或氮化物(SiN))或用於氧化物90之旋塗玻璃，但不限於此等介電材料。氧化物90在由底部電極30、間隔件77及HM 42之頂部部分形成的兩個柱之間提供良好間隙填充。如熟習此項技術者已知，上文所列之材料(諸如TEOS、可流動SiCOH、SOD等)提供比通常用於MRAM裝置半導體裝置製造中之低k介電材料更好的正形性或間隙填充。
在各種實施例中，藉由PECVD、PVD、CVD或旋塗方法中之一者沈積氧化物90。使用PECVD、PVD、CVD或旋塗方法中之一者的氧化物90之沈積覆蓋介電層20、間隔件77及HM 42。如所描繪，氧化物90之層在HM 42之頂部表面上方延伸。
在一些實施例中，在半導體結構900上方沈積氧化物90夾斷由間隔件77覆蓋之兩個MRAM柱之間的區。當沈積製程夾斷MRAM柱之間的間隙之頂部部分時，空隙無法形成於鄰近於HM 42之區域中，且尤其不形成於鄰近於HM 42之頂部部分的區域中。在一些情況下，當隨後關於圖10及圖12論述兩個MRAM柱之間的間隙填充及H 1時，兩個MRAM柱可被認為包括介電層20上方之底部電極30之頂部部分。
當形成緊密間距之MRAM裝置，尤其緊密間距之記憶體陣列時，可使用比在MRAM製造中通常用於在鄰近MRAM柱之間的間隙填充之低k介電質具有更好間隙填充能力之氧化物90來填充兩個MRAM柱之間的小間隔或凹口。如所描繪，與當前低k介電材料相比具有改良正形性之氧化物90在兩個MRAM柱之間的間隙中提供無空隙填充(例如，氧化物90填充兩個MRAM柱上之間隔件77之間的間隙或區域)。
在一些實施例中，氧化物90沈積為可流動介電材料。使用可流動CVD (FCVD)沈積或SOD，氧化物90可沈積於介電層20、間隔件77及HM 77上方。舉例而言，使用二氧化矽作為可流動介電材料，氧化物90覆蓋半導體結構900之頂部表面。在各種實施例中，在使用可流動製程沈積之後，氧化物90之頂部表面位於HM 42之頂部表面上方且完全填充兩個MRAM柱之間的凹口。在沈積之後，可流動氧化物材料可使用已知製程固化或退火，諸如在高溫下紫外線(UV)固化。在一個實施例中，將氧化物90沈積為可流動介電材料提供覆蓋材料堆疊層41之側面及HM 42之側面的一部分之氧化物90的層。舉例而言，可流動氧化物90可延伸HM 42之垂直側面的至多75%至95%。
在一個實施例中，在氧化物90中存在小空隙(描繪於圖13中)。當諸如PECVD之沈積製程夾斷HM 42之間的氧化物90之頂部部分或材料堆疊層41之上部部分中的MRAM柱之間的間隙時，氧化物90中之空隙可出現在氧化物90之沈積期間。空隙可在MRAM柱之間的間隙之夾斷部分下方形成，其中氧化物90在完全填充閉合間隙下方之區域之前夾斷或閉合間隙。舉例而言，鄰近HM 42且在HM 42下方或在材料堆疊層41之頂部部分下方的間隙之部分可不完全填充，從而在氧化物90中產生小空隙。類似地，當可流動介電製程用以沈積氧化物90時，HM 42與材料堆疊層41之間的氧化物90之頂部部分可經完全填充或阻斷，且任何小空隙將駐存於硬遮罩42或材料堆疊層41之頂部部分下方。
圖10描繪根據本發明之一實施例的在蝕刻氧化物90之後的半導體結構1000之橫截面圖。如所描繪，圖10包括ILD 8、金屬襯墊9、Mx 10、介電層20、金屬襯墊39、底部電極30、材料堆疊層41、HM 42、間隔件77及包圍間隔件77之氧化物90之剩餘部分。圖10亦描繪下文所論述之H 1及H 2。在一些實施例中，氧化物90覆蓋每一間隔件77並填充圍繞底部電極30之頂部部分的金屬襯墊39之頂部部分之間的間隙及圍繞HM 42之間隔件77之間的幾乎所有間隙。在此等實施例中，氧化物90填充形成於底部電極30上之兩個MRAM柱之間的間隙。當氧化物90在蝕刻製程之後填充兩個MRAM柱之間的間隙時，則氧化物90之頂部表面與HM 42之頂部表面齊平。在各種實施例中，間隔件77之間的氧化物90之頂部表面中出現較小凹陷或凹口(例如，在鄰近於MRAM柱上之HM 42之頂部部分的間隔件77之間描繪的凹口)。在一實施例中，氧化物90中之凹口延伸至材料堆疊層41之頂部部分中。
如所描繪，H 1為介電層20之頂部與HM 42之頂部之間的距離，且H 2為MRAM柱中之HM 42之間的氧化物90之表面之最下部部分與HM 42之頂部之間的距離。H 1表示MRAM柱之間的需要填充之間隙的距離或高度。H 2表示MRAM柱之間未由氧化物90完全填充之間隙之距離或高度之部分。H 2表示低k介電質在關於圖11所論述之後續製程步驟中將需要填充之間隙之深度。由於用於MRAM裝置之低k介電材料具有較低一致性及較低間隙填充屬性，故期望減少H 2。
當藉由PECVD、PVD或CVD等沈積氧化物90時，則諸如RIE之蝕刻或方向性蝕刻自介電層20及HM 42之經暴露水平表面移除氧化物90。在此情況下，介電層20及HM 42可為用於RIE製程之蝕刻止擋件或終點，且間隔件77之間的氧化物90之表面中可出現小凹陷。歸因於HM 42上之間隔件77與底部電極30上方之材料堆疊層41之間的緊密間距(例如，MRAM柱之間的緊密間距)，介電層20上方之底部電極30之頂部部分之間的介電層20上方之氧化物90之部分(例如，由材料堆疊層41及HM 42形成之MRAM柱之間的氧化物90之部分)未藉由蝕刻(例如，RIE)移除。在一些情況下，可移除HM 42之頂部部分上之間隔件77之間的氧化物90之較小頂部部分，如圖10中所描繪。如所描繪，MRAM柱中之HM 42上之間隔件77之間的氧化物90的表面中可能出現輕微凹陷。輕微凹陷導致H 2之值較小或距離較小。如圖10中所描繪，氧化物90位於間隔件77上方，且在RIE蝕刻之後，間隔件77上之氧化物90之剩餘部分至少鄰近於HM 42之底部部分或下半部分。
在一實施例中，使用HM 42作為蝕刻止擋件及圖案化氧化物90之頂部表面的CMP在各向異性蝕刻之前進行。舉例而言，使用光微影以在CMP之後圖案化氧化物90之頂部表面(例如，以用抗蝕劑保護兩個MRAM柱之間的氧化物90)，RIE可用於自介電層20及HM 42之經暴露水平表面移除氧化物90。在此情況下，介電層20及HM 42可為用於RIE製程之蝕刻止擋件或端點，且經圖案化抗蝕劑保護HM 42中之每一者上之間隔件77之間的氧化物90。在此實例中，在圖案化、蝕刻及移除剩餘抗蝕劑之後，氧化物90之表面基本上平坦(例如，在MRAM柱之間無凹陷)。
在其他實施例中，當氧化物90沈積為可流動介電材料(例如，藉由SOD)時，CMP出現，隨後為氧化物90圖案化及氧化物90蝕刻製程。在此實例中，HM 42充當CMP止擋件。在CMP使氧化物90之頂部表面平坦化之後，在此等實施例中，可沈積抗蝕劑以用於光微影圖案化製程。光微影圖案化製程暴露氧化物90之不在MRAM柱之間或鄰近MRAM柱上之間隔件77的部分。光微影圖案化之後可為濕式或乾式蝕刻製程以移除氧化物90之經暴露部分。在圖案化及蝕刻製程之後，氧化物90保留在間隔件77之側面上及底部電極30上之金屬襯墊39之間的介電層20上方、材料堆疊層41之側面上以及HM 42的側面上(例如，保留在MRAM柱與鄰近於間隔件77之介電層20的部分上)。以此方式，在將氧化物90沈積為可流動氧化物材料(例如，使用SOD或FCVD)時使用氧化物90之攝影圖案化及蝕刻在MRAM柱中之HM 42與間隔件77之間的氧化物90上留下平坦表面或相對平坦表面。當使用SOD或FCVD沈積之氧化物90具有良好正形性且基本上填充緊密間距之MRAM柱之間的間隙而不形成空隙時，幾乎不需要其他間隙填充來填充MRAM柱之間的間隙。在此實例中，H 2較小。舉例而言，H 2介於若干nm至15 nm範圍內。
圖11描繪根據本發明之一實施例的在沈積低k介電材料111之後的半導體結構1100之橫截面圖。如所描繪，圖11包括圖10之元件及沈積於介電層20、氧化物90及硬遮罩42之經暴露表面上方之低k介電材料111。低k介電材料111之層在硬遮罩42之頂部表面上方延伸。如所描繪，低k介電材料111為無空隙的。在各種實施例中，低k介電材料111填充MRAM柱之間的氧化物90中之小凹口或凹坑。氧化物90中之較小凹坑可鄰近於MRAM柱之頂部部分(例如，鄰近於HM 42)。在使用已知沈積製程(諸如CVD或PVD)沈積低k介電材料111之後，CMP可平坦化低k介電材料111之頂部表面而不暴露硬遮罩42。
圖12描繪根據本發明之一實施例的在形成頂部電極120之後的半導體結構1200之橫截面圖。如所描繪，圖12包括ILD 8、金屬襯墊9、Mx 10、介電層20、金屬襯墊39、底部電極30、材料堆疊層41、HM 42、間隔件77、氧化物90、低k介電材料111、頂部電極120、邏輯區A、記憶體區B、描繪自介電層20之頂部至HM 42之頂部的距離之H 1以及描繪自HM 42之間的表面氧化物90之最低點之頂部表面至HM 42之頂部的距離之H 2。如先前所論述，藉由減少由低k介電材料111填充之MRAM柱之間的間隙之部分，減少H 2改良低k介電材料111間隙填充。以此方式，具有比氧化物90更小正形性及間隙填充能力之低k介電材料111在緊密間距之MRAM裝置形成期間在頂部電極120之間或在頂部電極120附近不產生空隙或接縫。
在無氧化物90之傳統MRAM裝置形成製程中，H 1與H 2之縱橫比為約1。在無氧化物90形成之緊密間距之MRAM裝置中，低k介電材料111必須填充之間隙或距離H 2典型地自介電材料(如介電層20)之頂部延伸至頂部電極120下方之HM 42的頂部。在此情況下，H 2與H 1大致相同。在本發明之實施例中，氧化物90之沈積及圖案化在半導體結構1200中提供之H 2比傳統形成之MRAM裝置中之H 2小得多。
如圖12中所描繪，由低k介電材料111填充之間隙之區域或部分小於由氧化物90填充之間隙之區域或部分。使用關於圖1至圖12所論述之製程，減小H 1與H 2之縱橫比且減小低k介電材料111填充之間隙或凹口之深度。使用具有較好正形性及間隙填充之氧化物90會減小H 2，此係因為氧化物90填充形成於底部電極30上之MRAM柱之間的大部分(若不是全部的話)間隙。
在各種實施例中，頂部電極120形成於HM 42上方。使用已知電極形成製程，低k介電材料111之蝕刻暴露每一MRAM柱上之HM 42的一部分。使用先前論述之製程及金屬襯墊材料，金屬襯墊129可沈積於低k介電材料111、HM 42及蝕刻製程之後所暴露之氧化物90之任何小部分之經暴露表面上。諸如但不限於Cu、TiN或W之電極金屬的層可沈積於金屬襯墊129上。CMP可發生，從而移除金屬襯墊129之頂部部分、低k介電材料111上方之電極材料層之頂部部分以形成頂部電極120。在一些實施例中，頂部電極120為位元線。
如所描繪，圖12中描繪之兩個MRAM裝置中之每一者包括由底部電極30上之HM 42覆蓋之材料堆疊層41構成的MRAM柱。每一MRAM柱具有由間隔件77覆蓋之垂直側面且頂部電極120中之一者駐存在MRAM柱上。圖12中描繪之兩個MRAM裝置中之每一者包括MRAM柱、底部電極30及頂部電極120。
儘管圖12中描繪兩個MRAM裝置，任何數目之MRAM裝置可駐存於記憶體區B中。圖12亦包括邏輯區A中之Mx 10。在一些實例(未描繪)中，金屬線、觸點、通孔或其他半導體裝置可形成於邏輯區A中之Mx 10上方。關於圖9至圖11所論述之形成半導體結構1100的製程可防止在鄰近頂部電極120之半導體結構1100之區域中的氧化物90中或低k材料中形成空隙或接縫。在一實施例中，氧化物90中之空隙可出現在鄰近於頂部電極120之區域下方。
圖13描繪根據本發明之一實施例的當在氧化物90之沈積期間形成空隙90V時的半導體結構1300之橫截面圖。圖13基本上與圖12相同，不同之處在於底部電極30之頂部部分與鄰近緊密間距之MRAM柱中的材料堆疊層41之底部部分之間存在空隙90V。空隙90V可形成於兩個MRAM柱之間的間隙之下部部分中。如圖13中所描繪，空隙90V形成於鄰近於間隔件77且低於HM 42之氧化物90中。舉例而言，空隙90V鄰近於或低於材料堆疊層41之底部部分或下半部分而形成。
空隙90V最初在氧化物沈積製程期間形成，關於圖9論述。如所描繪，空隙90V並未形成於頂部電極120附近(例如，空隙90V位於頂部電極120之底部表面下方)。以此方式，空隙90V不影響MRAM裝置功能性或完整的半導體裝置可靠性(例如，空隙90V最初或隨時間推移由於金屬接觸或捕獲之流體而不會產生頂部電極120或位元線之間的短路)。在13中，空隙90V形成於鄰近於底部電極30及材料堆疊層41之下半部分或底部部分的氧化物90中，然而，在其他實例中，空隙90V可較小且駐存在材料堆疊層41之頂部部分下方的不同位置中(例如，不靠近頂部電極120)。在一實施例中，空隙90V駐存在HM 42之底部下方。
圖14描繪根據本發明之另一實施例的在執行部分間隔件蝕刻之後的半導體結構1400之橫截面圖。如所描繪，圖14包括ILD 8、Mx 10、金屬襯墊9、介電層20、金屬襯墊39、底部電極30、材料堆疊層41、HM 42及間隔件材料85。在一些實施例中，間隔件材料85之部分蝕刻發生，如圖14中所描繪。圖14使用圖7中之半導體結構700，其中間隔件材料85代替間隔件材料77，以執行間隔件材料85之部分間隔件蝕刻。間隔件材料85可為與圖7中之間隔件材料77相同的材料，但間隔件材料85不限於間隔件材料77且可為用於半導體裝置中之間隔件形成的任何介電材料。
如圖14中所描繪，可出現間隔件材料85之部分間隔件蝕刻。舉例而言，方向性蝕刻或RIE可移除圍繞MRAM柱形成間隔件之間隔材料85之頂部部分且在介電層20及HM 42上方留下間隔件材料85之薄層。在部分間隔件蝕刻之後，間隔件材料85保留在金屬襯墊39之底部部分上及材料堆疊層41上，以形成間隔件且亦保持作為HM 42及介電層20之經暴露表面上方的間隔件材料85之薄層。如所描繪，HM 42上之間隔件材料85薄化靠近HM 42之頂部表面，如典型間隔件，且亦藉由HM 42之頂部表面上之薄層繼續。在部分間隔件蝕刻之後，間隔件材料85保持在金屬襯墊39、材料堆疊層41及HM 42之垂直表面或側面上從而形成習知間隔件。間隔件材料85之薄層亦保留在半導體結構1400之水平表面上。RIE蝕刻受處理時間控制以有意地將間隔件材料85 (例如，SiN)之一部分留在後面。此處之意圖為確保金屬10在RIE製程期間或之後不暴露且不擴散出。
圖15描繪根據本發明之一實施例的在沈積氧化物95之後的半導體結構1500之橫截面圖。如所描繪，圖15包括圖14之元件及氧化物95之層。氧化物95基本上與氧化物90相同，不同之處在於氧化物90覆蓋間隔件材料85。如先前所論述，氧化物95可為氧化物材料，諸如SiO 2、SOD或絕緣體材料，諸如旋塗玻璃或TEOS。氧化物95可藉由先前參看圖10詳情論述之製程及材料沈積。舉例而言，可使用PECVD、PVD、CVD、SOD、ALD或FCVD沈積氧化物95。如所描繪，氧化物95位於間隔件材料85上方。氧化物95填充MRAM柱之間的間隙且延伸MRAM柱上之氧化物95的頂部表面上方的距離。
圖16描繪根據本發明之一實施例的在蝕刻氧化物95之一部分之後的半導體結構1600之橫截面圖。在各種實施例中，方向性自對準製程蝕刻氧化物95之在間隔件材料85之水平表面上方且不在MRAM柱之間的部分。如先前關於圖10詳細論述，方向性蝕刻或RIE在緊密間距之MRAM柱之間(亦即，間隔件材料85上方)及在由間隔件材料85覆蓋之MRAM柱之垂直側面上留下大部分氧化物95。更具體言之，如圖16中所描繪，氧化物95保留在底部電極30之間的間隔件材料85上方，且保留在間隔件材料85之在HM 42、材料堆疊層41及金屬襯墊39之頂部部分上之垂直側面上的垂直部分上。氧化物95在MRAM柱之間的間隔件材料85上方延伸之高度可改變。舉例而言，MRAM柱之間的間隔件材料85上方的氧化物95之高度可僅近似與HM 42上之間隔件材料85之頂部表面齊平(例如，剛好在HM 42之頂部表面下方)以與材料堆疊層41之頂部部分齊平。在方向性蝕刻(例如，RIE)之後，兩個MRAM柱之間的氧化物95之頂部表面為連續的，且在一些情況下，可具有輕微凹口。無空隙、裂紋或接縫自氧化物95之頂部表面延伸至氧化物95之頂部部分中。
圖17描繪根據本發明之一實施例的在沈積低k介電材料115之後的半導體結構1700之橫截面圖。如所描繪，圖17包括圖16之元件及低k介電材料115。低k介電材料115基本上與低k介電材料111相同。將低k介電材料層115之層沈積於間隔件材料85上方及氧化物95周圍及上方。如所描繪，圖17中之低k介電材料115中不存在空隙。
圖18描繪根據本發明之一實施例的在形成頂部電極181之後的半導體結構1800之橫截面圖。舉例而言，具有金屬襯墊189之頂部電極181可藉由如先前關於圖12所詳細論述之已知電極形成及金屬蝕刻製程來形成。如所描繪，圖18包括ILD 8、Mx 10、介電層20、金屬襯墊39、底部電極30、材料堆疊層41、HM 42、間隔件材料85、氧化物95、低k介電材料115、金屬襯墊189及頂部電極181。具有金屬襯墊189之頂部電極181在HM 42上形成於低k介電材料115中。在一些實例中，頂部電極181可位於氧化物95之靠近HM 42之頂部的較小部分上。如先前關於圖12所論述，在其他實例中，線、觸點、通孔及其他半導體裝置可形成於邏輯區(未描繪)中。如所描繪，頂部電極181或金屬襯墊189附近不存在空隙。
圖19描繪根據本發明之一實施例的在氧化物95中具有空隙90V之半導體結構1900的橫截面圖。如所描繪，圖19包括圖18之元件及空隙90V。圖19中之空隙90V基本上與圖13中之空隙90V相同。圖19用如圖14至圖18所論述之材料及製程形成，但90V除外，該90V為在圖15中氧化物95沈積期間形成之小空隙。如關於圖9及圖13詳細論述，空隙90V形成於頂部電極181下方。若空隙90V在氧化物95沈積期間形成，則HM 42與材料堆疊層41之頂部部分之間的氧化物95之頂部表面保持連續(例如，空隙90V不延伸至氧化物95之頂部表面中且不在頂部電極181附近)。如所描繪，90V在氧化物95之鄰近於金屬襯墊39的部分及材料堆疊層41之下半部分中形成於氧化物95之在HM 42下方之部分中。在其他實例中，空隙90V可較小及/或可駐存在HM 42下方之不同位置中。
儘管本發明已參考其某些例示性實施例而展示及描述，但熟習此項技術者應理解，可在不脫離如由所附申請專利範圍及其等效物所界定之本發明的精神及範圍之情況下對其進行形式及細節上之各種改變。
已出於說明目的呈現本發明之各種實施例之描述，但該描述並不意欲為詳盡的或限於所揭示之實施例。在不脫離所描述實施例之範疇及精神的情況下，許多修改及變化對一般熟習此項技術者而言將顯而易見。本文中所使用術語經選擇以最佳解釋一或多個實施例之原理、實際應用或對市場中發現的技術之技術改良，或使得其他一般熟習此項技術者能夠理解本文所揭示之實施例。
8:ILD 9:金屬襯墊 10:Mx 20:介電層 30:底部電極 39:金屬襯墊 41:材料堆疊層 42:硬遮罩 43:犧牲材料 52:OPL即光學平坦化層 53:AR塗層 54:抗蝕劑 77:間隔件材料/間隔件 85:間隔件材料 90:氧化物 90V:空隙 95:氧化物 100:半導體結構 111:低k介電材料 115:低k介電材料 120:頂部電極 129:金屬襯墊 181:頂部電極 189:金屬襯墊 200:半導體結構 300:半導體結構 400:半導體結構 500:半導體結構 600:半導體結構 700:半導體結構 800:半導體結構 900:半導體結構 1000:半導體結構 1100:半導體結構 1200:半導體結構 1300:半導體結構 1400:半導體結構 1500:半導體結構 1600:半導體結構 1700:半導體結構 1800:半導體結構 1900:半導體結構 A:邏輯區 B:記憶體區 H 1:距離 H 2:距離
本發明之各種實施例的以上及其他態樣、特徵以及優點將自結合隨附圖式進行之以下描述更顯而易見。
圖1描繪根據本發明之一實施例之在層間介電質(ILD)中具有個人化金屬層之半導體結構的橫截面圖。
圖2描繪根據本發明之一實施例的在沈積介電層之後的半導體結構之橫截面圖。
圖3描繪根據本發明之一實施例的在形成具有金屬襯墊之底部電極之後的半導體結構之橫截面圖。
圖4描繪根據本發明之一實施例的在沈積用於磁性穿隧接面(MTJ)及硬遮罩層之材料堆疊層之後的半導體結構之橫截面圖。
圖5描繪根據本發明之一實施例的在沈積由具有個人化抗蝕劑之抗反射(AR)塗層覆蓋之光學平坦化層(OPL)之後的半導體結構之橫截面圖。
圖6描繪根據本發明之一實施例的在蝕刻製程之後的半導體結構之橫截面圖。
圖7描繪根據本發明之一實施例的在沈積介電間隔件材料之後的半導體結構之橫截面圖。
圖8描繪根據一實施例之在形成間隔件之後的半導體結構之橫截面圖。
圖9描繪根據本發明之一實施例的在沈積氧化物材料之層之後的半導體結構之橫截面圖。
圖10描繪根據本發明之一實施例的在蝕刻氧化物材料之後的半導體結構之橫截面圖。
圖11描繪根據本發明之一實施例的在沈積低k介電材料之後的半導體結構之橫截面圖。
圖12描繪根據本發明之一實施例的在形成頂部電極之後的半導體結構之俯視圖。
圖13描繪根據本發明之一實施例的在氧化物中具有空隙之半導體結構的橫截面圖。
圖14描繪根據本發明之另一實施例的在蝕刻間隔件材料之層以形成間隔件之後的半導體結構之橫截面圖。
圖15描繪根據本發明之一實施例的在沈積氧化物材料之後的半導體結構之橫截面圖。
圖16描繪根據本發明之一實施例的在蝕刻氧化物材料之一部分之後的半導體結構之橫截面圖。
圖17描繪根據本發明之一實施例的在沈積低k介電材料之後的半導體結構之橫截面圖。
圖18描繪根據本發明之一實施例的在形成頂部電極之後的半導體結構之橫截面圖。
圖19描繪根據本發明之一實施例的在氧化物材料中具有空隙之半導體結構的橫截面圖。
8:ILD
9:金屬襯墊
10:Mx
20:介電層
30:底部電極
39:金屬襯墊
41:材料堆疊層
42:硬遮罩
85:間隔件材料
95:氧化物
115:低k介電材料
1700:半導體結構

Claims (25)

  1. 一種半導體結構，該半導體結構包含： 兩個鄰近底部電極，其位於一第一介電材料之一層中且位於一金屬層上方； 兩個鄰近柱，其各自位於該兩個鄰近底部電極中之一者上，其中該兩個鄰近柱中之每一柱由用於一記憶體裝置之一材料堆疊構成； 一間隔件，其圍繞該兩個鄰近柱中之每一者的垂直側面； 一第二介電材料，其位於圍繞該兩個鄰近柱中之每一者的垂直側面之該間隔件上，位於該兩個鄰近底部電極之間的該第一介電材料之該層上，且填充該兩個鄰近柱之間的一間隙之至少一第一部分；及 一低k材料，其覆蓋該第二介電材料及該第一介電材料之該層之經暴露部分。
  2. 如請求項1之半導體結構，其進一步包含位於該低k介電材料中之該兩個鄰近柱中之每一者的頂部上之一頂部電極。
  3. 如請求項1之半導體結構，其中該兩個鄰近柱中之每一者由用於一磁阻式隨機存取記憶體裝置之一材料堆疊構成。
  4. 如請求項1之半導體結構，其中覆蓋該第二介電材料之該低k介電材料填充該兩個鄰近柱之間的該間隙之一第二部分。
  5. 如請求項2之半導體結構，其中覆蓋該第二介電材料之該低k材料在該兩個鄰近柱中之每一者之頂部上的該頂部電極之間無空隙。
  6. 如請求項1之半導體結構，其中該第二介電材料為無空隙的。
  7. 如請求項4之半導體結構，其中該兩個鄰近柱之間的該間隙之該第二部分比該兩個鄰近柱之間的該間隙之該至少該第一部分小得多。
  8. 如請求項1之半導體結構，其中該兩個鄰近柱之間的該間隙之該至少該第一部分自該第一介電材料之該層之一頂部延伸至該兩個鄰近柱中之一硬遮罩的一部分。
  9. 如請求項4之半導體結構，其中該兩個鄰近柱之間的該間隙之該第二部分自該兩個鄰近柱之間的該第二介電材料之一頂部表面中之一最低點延伸至該兩個鄰近柱中之一硬遮罩的一頂部。
  10. 如請求項1之半導體結構，其中由用於該記憶體裝置之該材料堆疊構成的該兩個鄰近柱為用於形成一電阻式隨機存取記憶體裝置之兩個垂直結構。
  11. 如請求項1之半導體結構，其中與該低k介電材料之間隙填充能力相比，該第二介電材料提供改良之間隙填充能力。
  12. 如請求項1之半導體結構，其中填充該兩個鄰近柱之間的該間隙之該至少該第一部分的該第二介電材料進一步包含填充圍繞該兩個鄰近柱中之每一者之該等垂直側面的該間隔件中之每一間隔件之間的一間隙的該第二介電材料。
  13. 如請求項1之半導體結構，其中該第一介電材料之該層中、該金屬層上方之該兩個鄰近底部電極位於複數個底部電極之一矩陣中。
  14. 如請求項1之半導體結構，其中該第二介電材料為氧化物材料、氮化物材料或一旋塗玻璃中之一者。
  15. 一種半導體結構，該半導體結構包含： 兩個鄰近底部電極，其位於一第一介電材料之一層中且位於一金屬層上方； 兩個鄰近柱，其各自位於該兩個鄰近底部電極中之一者上方，其中該兩個柱中之每一柱由用於一記憶體裝置之一材料堆疊構成； 兩個間隔件，其中每一間隔件圍繞該兩個鄰近柱中之一者； 一第二介電材料，其覆蓋該兩個間隔件中之每一者且填充該兩個鄰近柱之間的一間隙之一第一部分； 一空隙，其位於該第二介電材料中，鄰近於該材料堆疊之一下半部分或該兩個底部電極中之一或多者； 兩個頂部電極，其位於該兩個鄰近柱上方；及 一低k介電材料，其位於該第二介電材料上，包圍該兩個頂部電極，且位於該第一介電材料之該層之經暴露部分上。
  16. 如請求項15之半導體結構，其中該低k介電材料為無空隙的。
  17. 如請求項15之半導體結構，其中該第二介電材料中之該空隙不鄰近於該兩個頂部電極。
  18. 一種形成至少兩個緊密間距之鄰近記憶體裝置之方法，該方法包含： 在一第一介電層中之至少兩個鄰近底部電極上形成至少兩個垂直記憶體結構； 在該至少兩個垂直記憶體結構中之每一垂直記憶體結構上形成一間隔件； 在該至少兩個垂直記憶體結構及該介電層上方沈積一第二介電材料； 執行對該第二介電材料之一蝕刻，其中該蝕刻使該第二介電材料保留在該至少兩個垂直記憶體結構中之每一垂直記憶體結構上的該間隔件之垂直側面上及該至少兩個底部電極之間的該第一介電層上； 在該第二介電材料上方及在該第一介電層之經暴露部分上沈積一低k介電材料；及 在該至少兩個垂直記憶體結構中之每一垂直記憶體結構上形成一頂部電極。
  19. 如請求項18之方法，其中在該至少兩個垂直記憶體結構及該第一介電層上方沈積該第二介電材料包括使用一電漿增強化學氣相沈積、一物理氣相沈積、一化學氣相沈積、一旋塗氧化物或一旋塗玻璃沈積中之一者，且其中該第二介電材料為氧化物材料、一旋塗玻璃材料、矽烷材料或四乙氧基矽烷材料中之一者。
  20. 如請求項19之方法，其中執行對該第二介電材料之該蝕刻包括使用光微影及一反應性離子蝕刻。
  21. 如請求項18之方法，在該第二介電材料上方及在該第一介電層之該等經暴露部分上沈積該低k介電材料在每一頂部電極之間提供一無空隙的間隙填充。
  22. 如請求項18之方法，其中該至少兩個垂直記憶體結構中之每一垂直記憶體結構為用於一磁阻式隨機存取記憶體裝置之一柱。
  23. 一種形成至少兩個緊密間距之鄰近記憶體裝置之方法，該方法包含： 在一第一介電材料中之至少兩個底部電極上形成至少兩個柱，其中每一柱用於一磁阻式隨機存取記憶體裝置； 在該至少兩個底部電極上之該至少兩個柱中之每一柱上方形成一間隔件； 在該至少兩個底部電極上之該至少兩個柱及該第一介電材料之經暴露表面上方沈積一可流動介電材料； 固化該可流動介電材料； 對該可流動介電材料執行一化學機械研磨； 圖案化該可流動介電材料； 蝕刻該可流動介電材料，其中在該蝕刻之後，保留該可流動介電材料之位於該至少兩個柱中之每一柱上方的該間隔件之間的一部分及該可流動介電材料之鄰近於該間隔件之一小部分；及 在該至少兩個柱中之每一柱上形成一頂部電極。
  24. 如請求項23之方法，其中沈積該可流動介電材料包括使用一旋塗製程或一可流動化學氣相沈積中之一者。
  25. 一種半導體結構，該半導體結構包含： 兩個鄰近底部電極，其位於一第一介電材料之一層中且位於一金屬層上方； 兩個鄰近柱，其各自位於該兩個鄰近底部電極中之一者上，其中該兩個鄰近柱中之每一柱由用於一記憶體裝置之一材料堆疊構成； 一間隔件材料之一層及該間隔件材料之該層的一較薄部分，該層圍繞該兩個鄰近柱中之每一者的垂直側面，該較薄部分位於該介電材料之表面上； 一第二介電材料，其位於圍繞該兩個鄰近柱中之每一者之垂直側面的該間隔件上，位於該間隔件材料之在該兩個鄰近柱之間的該第一介電材料之表面上之該較薄部分上，其中該第二介電材料填充該兩個鄰近柱之間的一間隙之至少一第一部分； 一低k材料，其覆蓋該第二介電材料及該間隔件材料之該層在該第一介電材料之經暴露表面上之該較薄部分的經暴露部分；及 一頂部電極，其位於該低k介電材料中之該兩個鄰近柱中之每一者的頂部上。
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