CN104051615B - 低形成电压的电阻式随机存取存储器(rram) - Google Patents

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Abstract

本发明提供了电阻式随机存取存储器(RRAM)单元及其制造方法。RRAM单元包括晶体管和RRAM结构。该RRAM结构包括具有通孔部分和非平面部分的底部电极；共形地覆盖底部电极的非平面部分的电阻材料层；以及位于电阻材料层上的顶部电极。底部电极的通孔部分嵌入第一RRAM停止层中。底部电极的非平面部分具有顶点并且在通孔部分上方居中。本发明还提供了低形成电压的电阻式随机存取存储器(RRAM)。

Description

低形成电压的电阻式随机存取存储器(RRAM)
技术领域
本发明涉及半导体器件，更具体而言，涉及电阻式随机存取存储器(RRAM)器件结构和布局以及RRAM器件的制作方法。
背景技术
在集成电路(IC)器件中，电阻式随机存取存储器(RRAM)是用于新一代的非易失性存储器件的新兴技术。RRAM是包括RRAM单元阵列的存储器结构，每个RRAM单元使用电阻值而不是电荷存储数据位。具体而言，每个RRAM单元都包括电阻材料层，可以调节该电阻材料层的电阻以表示逻辑“0”或逻辑“1”。RRAM器件根据下列原理工作：电介质能够(正常情况下为绝缘的)通过在施加足够高的电压之后形成的丝状路径或导电路径导电。丝状路径或导电路径的形成是RRAM的形成操作或形成工艺。该足够高的电压是“形成”电压。导电路径形成可以起因于不同的机理，包括缺陷、金属迁移和其它机理。在RRAM器件中可以使用多种不同的介电材料。一旦形成丝状路径或导电路径，RRAM单元可以通过适当地施加的电压进行“复位”或者进行“设置”，其中，复位，即，断开，导致高电阻；设置，即，重新形成，导致低电阻。存在用于配置RRAM单元阵列的多种结构。例如，交叉点结构包括配置在交叉的字线和位线之间的每个单元的RRAM。近来，已提出了能够改进随机存取时间的晶体管型结构，这种结构在每个单元中使RRAM与晶体管配对(1T1R)。然而，初步提案形成具有明显漏电流的无效器件。因此，继续寻求对1T1R RRAM单元的改进及其制造方法。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种电阻式随机存取存储器(RRAM)，包括：底部电极，具有通孔部分和非平面部分，其中，所述底部电极的所述通孔部分嵌入第一RRAM停止层中，并且所述非平面部分具有顶点并且在所述通孔部分上方居中；电阻材料层，共形地覆盖所述底部电极的所述非平面部分；以及顶部电极，位于所述电阻材料层上方。
在该RRAM单元中，所述底部电极还具有所述非平面部分和所述通孔部分之间的平面部分。
在该RRAM单元中，所述底部电极的所述非平面部分的截面具有高度和基底宽度，并且所述高度与所述基底宽度的比率约大于0.5。
在该RRAM单元中，所述高度与所述宽度的比率约为1。
在该RRAM单元中，所述高度与所述宽度的比率约大于1。
在该RRAM单元中，所述底部电极的所述非平面部分的截面为半椭圆、抛物线或悬链线。
在该RRAM单元中，所述底部电极的所述非平面部分的截面为三角形。
该RRAM单元进一步包括：位于所述电阻材料层和所述顶部电极之间的保护层。
该RRAM单元进一步包括：位于所述顶部电极上方并且环绕所述顶部电极的第二RRAM停止层。
根据本发明的另一方面，提供了一种电阻式随机存取存储器(RRAM)单元阵列，包括：组织成多列和多行的多个RRAM单元，每个RRAM单元都具有：晶体管；RRAM结构，具有：底部电极，具有通孔部分和带顶点的非平面部分，所述底部电极的所述通孔部分嵌入第一RRAM停止层中并且与所述晶体管的漏极电连接；电阻材料层，位于所述底部电极上；保护层，位于所述电阻材料层上；顶部电极，位于所述电阻材料层上方；第二RRAM停止层，位于所述顶部电极的至少一部分的上方；以及位线，连接RRAM单元中的列。
在该RRAM单元阵列中，每个RRAM单元中的所述顶部电极都包括将所述顶部电极电连接至所述位线的顶部电极通孔。
在该RRAM单元阵列中，一列RRAM单元中的所述顶部电极是连续的并且连接至远离所述RRAM单元的列的所述位线。
在该RRAM单元阵列中，所述RRAM单元中的所述底部电极还具有平面部分，所述平面部分在一行RRAM单元中是连续的。
根据本发明的又一方面，提供了一种制造电阻式随机存取存储器(RRAM)结构单元阵列的方法，所述方法包括：在半导体衬底上形成多个晶体管；沉积第一RRAM停止层；在所述第一RRAM停止层中蚀刻底部电极通孔；在所述底部电极通孔中以及所述第一RRAM停止层上方沉积底部电极层；沉积硬掩模和光刻胶图案；对所述底部电极层进行蚀刻以形成具有带顶点的非平面部分的底部电极；在所述底部电极上方沉积电阻材料层、保护层和顶部电极层；通过对顶部电极层、所述保护层和所述电阻材料层进行图案化和蚀刻来形成所述顶部电极；以及沉积第二RRAM停止层和介电层。
该方法进一步包括：图案化并填充穿过所述RRAM停止层和所述介电层的位线通孔到达一列RRAM单元的顶部电极。
该方法进一步包括：图案化并填充每个RRAM单元的顶部电极通孔。
在该方法中，所述底部电极还具有位于所述非平面部分下方且位于通孔部分上方的平面部分。
该方法进一步包括：在所述晶体管和所述RRAM结构之间形成四个金属互连层。
在该方法中，所述顶部电极层是氮化钽、氮化钛或铂。
在该方法中，除了用于逻辑器件之外的光掩模之外，还使用两个光掩模来形成所述RRAM单元阵列。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，各种部件没有按比例绘制。实际上，为了清楚论述起见，各种部件的尺寸可以被任意增大或减小。
图1A和图1B是根据本发明的多个实施例的电阻式随机存取存储器(RRAM)结构的截面图。
图2A和图2B是在多个实施例中制造根据本发明的各方面的RRAM单元的方法的流程图。
图3A至图3G是根据本发明的图2A的方法实施例处于各个制造阶段的部分制造的RRAM结构的截面图。
图4A是根据图3A至图3G的截面图的多个实施例和图2A的方法实施例的RRAM单元阵列的一部分的布局图。
图4B和图4C是根据图3A至图3G的截面图的多个实施例和图2A的方法实施例通过图4A中的切割线截取的截面图。
图5A至图5E是根据本发明的图2B的方法实施例处于各个制造阶段的部分制造的RRAM结构的截面图。
图6A是根据图5A至图5E的截面图的多个实施例和图2B的方法实施例的RRAM单元阵列的一部分的布局图。
图6B和图6C是根据图5A至图5E的截面图的多个实施例和图2B的方法实施例通过图6A中的切割线截取的截面图。
图7A至图7D是根据本发明的多个实施例在底部电极蚀刻期间的部分制造的RRAM结构的截面图。
具体实施方式
可以理解为了实施各个实施例的不同部件，以下公开内容提供了许多不同的实施例或实例。在下面描述部件和布置的特定实例以简化本发明。当然这些仅仅是实例并不打算限定。此外，本发明在各个实例中可以重复参考数字和/或字母。这种重复是为了简明和清楚的目的，并且其本身并不指示论述的各个实施例和/或结构之间的关系。
另外，空间相对位置术语，诸如“在…下面”、“在…下方”、“下部”、“在…上方”、“上部”等在本文中用于简化描述，以描述如附图中所示出的一个元件或部件与另一个(些)元件或部件的关系。这些空间相对位置术语预期涵盖除了附图中所述的方向之外的使用或操作期间的器件的不同方向。例如，如果将附图中的器件翻转，描述为在其它元件或部件“下方”或“下面”的元件将被定向为在其它元件或部件的“上方”。因此，示例性术语“在…下方”可以涵盖上方和下方两个方向。
如所述的，形成电压高于读取电压、复位电压和设置电压。常规的形成电压可以为约3.0伏特至约3.5伏特或者为约3.5伏特或更高。在1T1RRRAM中，由于形成电压大于晶体管的工作电压，所以在形成工艺期间会损害选择晶体管的漏极侧。形成电压的降低减少了晶体管损坏的可能性。
图1A是根据本发明的多个实施例的嵌入晶体管上方的多层互连(MLI)结构的电阻式随机存取存储器(RRAM)结构的截面图。RRAM结构100可以通过增大电场密度来降低形成电压而没有使用附加面积。RRAM结构100包括位于RRAM停止层102中以及上方的底部电极104A/B、电阻材料层106和顶部电极110。底部电极由以下两部分组成：嵌入RRAM停止层102中的通孔部分104B和位于通孔部分及RRAM停止层102上方的非平面顶部104A。底部电极的非平面部分104A在截面中具有顶点或者最高点。截面可以是抛物线、椭圆的一部分、悬链线、三角形或者具有最顶点的复杂形状。在一些实施例中，最顶部可以是尖的(如在尖顶中)或者是相对平坦的(如在平坦的悬链线中)。最顶部也可以具有小的平面区域。金属/介电层设置在RRAM停止层102下方，并且包括嵌入介电层114中的一个或多个金属部件112。可以在顶部电极110和电阻材料层106之间设置可选的保护层108。第二RRAM停止层116覆盖顶部电极110、保护层108、电阻材料层106和底部电极的非平面部分104A。介电材料120在第二RRAM停止层116上方填充位于RRAM结构之间的区域。在介电材料120上方设置另一介电材料122。介电材料120可以由与介电材料122以及还与介电层114相同的材料形成。
如图1A所示，底部电极的非平面部分104A在截面中具有高度H和基底宽度W。根据多个实施例，高度与基底宽度的比率为大于约0.5。在一些实施例中，该比率为约1或者大于约1。根据图1A，电阻材料层106完全覆盖底部电极的非平面部分104A，使得电阻材料层106的基底宽度大于非平面部分104A的基底宽度。顶部电极110和可选的保护层108终止于在圆周上围绕RRAM结构的连续表面。
RRAM结构100具有不同电阻值的两种或多种状态，这些不同的电阻值对应于不同的数字值。通过对RRAM结构100施加预定的电压或电流，RRAM结构100从一种状态切换到另一种状态。例如，RRAM结构100具有相对高电阻的状态(被称为“高阻态”)和相对低电阻的状态(被称为“低阻态”)。通过对电极施加预定的电压或电流，RRAM结构100可以从高阻态切换到低阻态，或者从低阻态切换到高阻态。
在具有一个晶体管和一个RRAM的存储位单元(1T1R)中，底部电极104A/B通过MLI与晶体管的漏电极电连接。在一些实施例中，RRAM结构被设置在第四金属层(M4)和第五金属层(M5)之间。在其它实施例中，RRAM结构被设置在其它金属层之间。在又一些实施例中，RRAM结构被设置在两个以上金属层之间一处以上的位置。当RRAM的占位面积大于相应的晶体管的占位面积时，RRAM可以被设置在一处以上的位置，使得在RRAM的一个层中不能形成一个晶体管一个RRAM匹配。
底部电极104可以由金(Au)、铂(Pt)、钌(Ru)、铱(Ir)、钛(Ti)、铝(Al)、铜(Cu)、钽(Ta)、钨(W)、铱钽合金(Ir-Ta)或铟锡氧化物(ITO)；或者这些的任何合金、氧化物、氮化物、氟化物、碳化物、硼化物或硅化物，诸如TaN、TiN、TiAlN、TiW；或者它们的组合制成。底部电极从通孔部分104B的底部到非平面部分104A的顶部的厚度可以在约100nm至500nm之间的范围内。通孔部分可以包括一层或多层，其可以包括到达下方的金属部件的导电阻挡材料。非平面部分也可以包括一层或多层。在一个实施例中，底部电极包括氮化钽层和氮化钛层。
电阻材料层106形成在底部电极104上并且与底部电极104直接接触。电阻材料层106的厚度可以在约20nm至100nm之间。电阻材料层可以包括W、Ta、Ti、Ni、Co、Hf、Ru、Zr、Zn、Fe、Sn、Al、Cu、Ag、Mo、Cr的氧化物中的一种或多种。在一些情况中，可以包括硅以形成复合材料。在一些实施例中，可以使用氧化铪和/或氧化锆。
在电阻材料层上方形成可选的保护层108。在多个实施例中，保护层是金属，例如钛、铪、铂和钽。保护层的厚度可以在约20埃和约150埃之间或者在约40埃和约80埃之间。
在电阻材料层106或可选的保护层108上方形成顶部电极110。顶部电极110可以由诸如金(Au)、铂(Pt)、钌(Ru)、铱(Ir)、钛(Ti)、铝(Al)、铜(Cu)、钽(Ta)、钨(W)、铱钽合金(Ir-Ta)或铟锡氧化物(ITO)；或者这些的任何合金、氧化物、氮化物、氟化物、碳化物、硼化物或硅化物，诸如TaN、TiN、TiAlN、TiW；或者它们的组合的材料形成。顶部电极110的厚度可以在约100nm至500nm之间的范围内。
通过至少4个电连接件来控制1T1R存储单元以进行读取、写入和形成存储单元。晶体管的栅极接触件控制栅极电压，从而允许沟道区域导电。体接触件可以用于与半导体衬底连接并且为晶体管提供接地或者偏压。位线接触件与顶部电极110连接；以及电源线线接触件与晶体管的源极区域接触件连接。
在存储单元“形成”操作期间，在整个RRAM结构上的在底部电极104A/B和顶部电极110之间通入规定电压。通过晶体管从电源线线接触件到位线接触件供给电压。“形成”电压通常是与读取和写入存储单元的电压不同的电压并且通常具有更高的绝对值或者具有不同的极性。在一个实例中，电压差可以在约3伏特和3.5伏特之间；或者更大，为约5伏特。根据多个实施例，底部电极的非平面部分104A的新型形状增大了非平面部分的最顶部处的电场，从而被认为与具有矩形多面体顶部的相似大小的RRAM相比，形成电压减少了至少10％、或者减少了约15％和约20％之间。换句话说，根据本发明的各个实施例的RRAM单元的形成电压可以为约3伏特或者更小，并且可以为约2.8伏特或者约2.9伏特。
在“形成”操作之后，在整个电阻材料层106上设置一个或多个丝状导体。整个电阻材料层106的电阻为低值，并且当选择晶体管时可以使大电流通过。在写入操作期间，当通过不同于“形成”电压的电压时一个或多个丝状导体被断开。在一些实施例中，“写入”电压可以具有与“形成”电压不同的极性。在一个实例中，电压差为约1伏特。在一个或多个丝状导体被断开后，整个电阻材料层106上的电阻为高值，当选择晶体管时可以使小电流通过或者无电流通过。随后的写入操作施加小于“形成”电压的又一不同的电压以重新连接断开的丝状导体。通过改变丝状导体，高电阻或低电阻存储在存储元件中，该高电阻或低电阻在移除电源时不会发生改变。高电阻或者低电阻可以分别被读取为“0”或者“1”。在读取操作期间，在RRAM结构的两端施加“读取”电压。在一些实例中，“读取”电压在约0.3伏特至约0.5伏特之间。“读取”电压比“写入”电压小得多，从而避免无意中将不同的值写入存储单元。
存储单元通常与嵌入逻辑器件中或作为单独的存储器件的存储单元阵列连接。存储单元阵列被组织成位线和字线。位线接触件与存储单元阵列的位线连接，而栅极接触件与存储单元阵列的字线连接。
图2A是在图1A的RRAM结构的多个实施例中用于制造根据本发明的各方面的存储器件的方法200的流程图。结合图3A至图3G的截面图论述方法200的各个操作。在方法200的操作201中，提供了具有晶体管以及位于晶体管上方的一个或多个金属/介电层的半导体衬底。该半导体衬底可以是硅衬底。可选地，衬底可以包括：诸如锗的其他元素半导体；包括碳化硅的化合物半导体；包括硅锗的合金半导体；或者它们的组合。在一些实施例中，衬底是绝缘体上半导体(SOI)衬底。衬底可以包括诸如p阱和n阱的掺杂区域。在本发明中，晶圆是工件，该工件包括半导体衬底和形成在半导体衬底中及其上方并且附接至半导体衬底的各种部件。晶圆可以处于各个制造阶段并且使用CMOS工艺进行加工。通过已知的晶体管制造工艺形成晶体管，并且晶体管可以是诸如多晶硅栅极晶体管或高k金属栅极晶体管的平面晶体管或者是诸如鳍式场效应晶体管的多栅极晶体管。在形成晶体管之后，在晶体管上方形成多层互连件(MLI)件的一个或多个金属/介电层。根据一些实施例，在晶体管上方形成四个金属/介电层。
在操作203中，在一个或多个金属/介电层上方沉积第一RRAM停止层。第一RRAM停止层可以是碳化硅、氮氧化硅、氮化硅、掺碳氮化硅或掺碳氧化硅。选择与底部电极材料具有不同蚀刻选择性的第一RRAM停止层。使用诸如等离子体增强(PE)CVD、高密度等离子体(HDP)CVD、电感耦合等离子体(ICP)CVD或热CVD的化学汽相沉积(CVD)在平坦化的金属/介电层上方沉积第一RRAM停止层。
在操作205中，在第一RRAM停止层中图案化底部电极通孔。通过首先在第一RRAM停止层上方沉积光刻胶、使光刻胶的一部分暴露于辐射、对光刻胶进行显影以及使用光刻胶作为蚀刻掩模在第一RRAM停止层中蚀刻底部电极通孔来形成底部电极通孔。图3A是在操作205之后的部分晶圆的截面图。晶圆300包括RRAM部分301和逻辑器件部分303。在RRAM部分301中执行方法200的各个操作，而在逻辑器件部分303中执行常规MLI形成。没有示出位于RRAM层下方的晶体管和金属/介电层。图3A的截面包括金属/介电层305，金属/介电层305包括金属部件311和介电材料313。在用于RRAM部分301和逻辑器件部分303的金属/介电层305上方沉积第一RRAM停止层307。在RRAM部分301中，在金属部件311上方的第一RRAM停止层307中形成底部电极通孔309。
再次参照图2，在操作207中，在底部电极通孔中以及第一RRAM停止层上方形成底部电极层。底部电极层可以是使用物理汽相沉积(PVD)工艺或喷镀工艺所沉积的氮化钽、氮化钛、钨或铜。在一些情况中，可以首先沉积衬里层或者阻挡层，然后，使用一种已知的沉积方法来沉积块状材料。因为底部电极层沉积填充底部电极通孔并覆盖第一RRAM停止层，所以与未位于底部电极通孔上方的底部电极层相比，底部电极层位于底部电极通孔上方的部分可以在底部电极通孔之上具有不同的厚度。图3B是在操作207之后的包括第一RRAM停止层上方的底部电极层315的部分晶圆的截面图。底部电极层315具有位于通孔中的一部分(即，底部电极层的通孔部分315B)和位于通孔上方的一部分(即，底部电极层的顶部315A)。
再次参照图2A，在操作209中，在底部电极层上方形成硬掩模层和光刻胶图案。硬掩模层可以是用作蚀刻掩模的任何常用的硬掩模。例如，可以使用通过CVD沉积的基于硅的旋转材料或基于硅的材料，诸如氮化硅、某些类型的氧化硅以及具有碳、氧掺杂的这些材料以及其它材料。层还可以包括抗反射涂层，以减少图案化期间从底部电极层反射的量。通过沉积光刻胶并使光刻胶暴露于光图案来形成光刻胶图案。在曝光之后，在显影工艺中去除光刻胶的一部分。图3B是操作209之后的部分晶圆的截面图，包括硬掩模层317和位于底部电极层315B的通孔部分正上方的光刻胶图案319。在图2A的操作211中的蚀刻之后，根据光刻胶图案的大小和形状进行蚀刻以得到期望的底部电极形状。
再次参照图2A，在操作211中，通过对底部电极层进行蚀刻来形成底部电极。底部电极具有带顶点的非平面部分。聚合物生成和物理轰击蚀刻的顺序组合用于形成底部电极的具有顶点的非平面部分。图7A至图7D是在蚀刻工艺之前、期间和之后的底部电极的截面图。图7A与图3B相同，包括位于硬掩模层317上方的图案化的光刻胶319。在形成图7B的截面图的第一蚀刻步骤中，在各向异性蚀刻工艺中根据图案化的光刻胶319对硬掩模层317和底部电极层315A进行蚀刻以形成硬掩模图案317A。各向异性蚀刻包括通常采用诸如氩的惰性离子对硬掩模层317进行的物理轰击。各向异性蚀刻也去除了光刻胶。
然后蚀刻工艺变成对底部电极的梯式蚀刻。顺序组合包括各向同性蚀刻和各向异性蚀刻。在梯式蚀刻中，逐步地各向同性地从硬掩模去除材料，而各向异性地蚀刻下面的底部电极。当硬掩模尺寸减小时，生成保护侧壁的聚合物以减少侧壁蚀刻。蚀刻顺序可以包括共同地或者独立地实施各向同性蚀刻硬掩模图案317A和物理轰击底部电极层315A。聚合物生成蚀刻剂包括诸如C4F8的CxFy以及含氯碳的蚀刻剂。图7C是在梯式蚀刻期间的底部电极层315A的顶部的截面图。硬掩模图案317B明显小于硬掩模图案317A。因为聚合物很好低保护侧壁但没有很好地保护顶面，所以底部电极层315A具有楼梯式形状。在通过梯式蚀刻消耗硬掩模图案之后，蚀刻工艺转变成对底部电极层315A的各向同性蚀刻。
图7D是根据一些实施例的各向同性蚀刻之后的部分晶圆的截面图。形成具有堆状或者半椭圆体状的曲线部件321。通过控制光刻胶图案的形状和大小以及聚合物生成和物理蚀刻的顺序组合，形成的底部电极的非平面部分321A在截面中具有顶点或尖峰。顶点是位于光刻胶中部下方的部分并且可能不会被大幅蚀刻。通过调节梯式蚀刻期间各向异性和各向同性蚀刻的比率以及步骤的数量，得到各种形状。在一些RRAM单元的实施例中，非平面部分321是堆体，如假半球体、半椭圆体或者棱锥体。截面可以是半椭圆、抛物线、悬链线或三角形。
再次参照图2A和图3C，在操作211中形成具有两个部分的底部电极321：位于第一RRAM停止层307上方的非平面部分321A和嵌入第一RRAM停止层307中的通孔部分321B。如参照图1A所论述的，非平面部分321A在截面中具有基底宽度W和高度H。对非平面部分321A限定H/W的比率范围。高比率形成更尖的顶点，从而在形成操作期间具有更强的电场并降低了形成电压。因此，在一些实施例中，非平面部分321A的截面在大体上为三角形。非平面部分321A的边缘部分与第一RRAM停止层307重叠的部分为覆盖裕度(overlay margin)。在一些实施例中，H可以为约100纳米至150纳米(nm)，W可以为约100nm至150nm，并且每侧上的覆盖裕度为15nm。
再次参照图2A，在操作213中，在底部电极上相继沉积电阻材料层、保护层和顶部电极层。RRAM的电阻材料层是金属氧化物，金属氧化物可以是氧化铪、氧化锆、氧化铝、氧化镍、氧化钽、氧化钛和用作电阻材料层的其它已知氧化物。金属氧化物中氧与金属的比率可以是非化学计量的。根据沉积方法，可以对氧与金属的比率和其它工艺条件进行调节以实现特定的电阻材料层性质。在一些实施例中，金属氧化物是过渡金属氧化物。在其它实施例中，电阻材料层是金属氮氧化物。
可以通过诸如采用包含金属和氧的前体的原子层沉积(ALD)的合适的技术来形成电阻材料层。可以使用其它化学汽相沉积(CVD)技术。在另一实例中，电阻材料层可以通过诸如采用金属靶以及采用向PVD室中供给氧气和可选的氮气的气体的溅射工艺的物理汽相沉积(PVD)来形成电阻材料层。在又一个实例中，可以用电子束沉积工艺形成电阻材料层。电阻材料层的厚度可以在约20埃和约100埃之间或者在约40埃和约60埃之间。电阻材料层越厚，形成电压越高。然而，薄的电阻材料层如果被过蚀刻则会更易于漏电并且对表面和厚度的不均匀性更敏感。
位于电阻材料层上方的RRAM的保护层是金属。在多个实施例中，保护层是金属，例如钛、铪、铂和钽。可以采用PVD工艺、诸如ALD的CVD工艺来沉积保护层。保护层的厚度可以在约20埃和约100埃之间或者在约40埃和约80埃之间。
顶部电极可以是金属、金属氮化物、掺杂的多晶硅或其它合适的导电材料。例如，顶部电极可以是氮化钽、氮化钛或铂。可以通过PVD、CVD(包括ALD)或者其它合适的技术来形成顶部电极，并且顶部电极的厚度可以在约100埃和约500埃之间或者为约200至约250埃。可选地，顶部电极包括其它合适的导电材料以将器件电连接至用于电布线的互连结构的其它部分。
在一些实施例中，在未破坏真空的一个系统中沉积各层。具体地，可以在同一室中沉积一层或多层或者在同一真空系统的不同室中沉积每层。在其它实施例中，使用一个以上的半导体加工系统。图3D是示出共形地位于底部电极的非平面部分321A上方的电阻材料层323、位于电阻材料层323上方的保护层325和位于保护层325上方的顶部电极层327的截面图。
再次参照图2A，在操作215中，对顶部电极、保护层和电阻材料层进行图案化使得完全覆盖底部电极。图案化包括光刻操作，在该光刻操作中，沉积光刻胶，通过使光刻胶暴露于辐射来限定图案，以及对光刻胶进行显影以形成光刻胶图案。然后使用光刻胶图案作为蚀刻掩模来保护RRAM结构的期望部分。如图3E所示，从晶圆的RRAM部分301去除顶部电极层的一部分和保护层的一部分。从晶圆的逻辑器件部分303去除所有的顶部电极层和保护层。如图3E所示，顶部电极333、保护层331(如果使用的话)以及电阻材料层329覆盖非平面部分321A。在一些实施例中，保护层和顶部电极可以由相同的材料但是使用不同的工艺形成，以改变具有不同的特定材料性质。当到达第一RRAM停止层307时，停止蚀刻工艺。技术可用于检测到达新材料层时的蚀刻终点，从而限制过蚀刻的量。
再次参照图2A，在操作217中，沉积第二RRAM停止层和第二RRAM停止层上方的介电层。第二RRAM停止层可以是与第一RRAM停止层相同的材料。第二RRAM停止层可以是碳化硅、氮氧化硅、氮化硅、掺碳氮化硅或掺碳氧化硅。可以选择与上面的介电层材料具有不同蚀刻选择性的第二RRAM停止层。使用诸如等离子体增强(PE)CVD、高密度等离子体(HDP)CVD、电感耦合等离子体(ICP)CVD或热CVD的化学汽相沉积(CVD)工艺，在RRAM结构上方共形沉积第二RRAM停止层。一致工艺窗口部分地取决于RRAM结构的纵横比，其又取决于底部电极的非平面部分的H/W比率。因此，在多个实施例中，H/W比率不大于约2或3。
在第二RRAM停止层335上方沉积介电层337。该介电层可以是与图3A至图3F的金属/介电层305中的介电材料313相同的材料。该介电层可以是氧化硅、诸如多孔氧化硅层的低k氧化硅或其它常用的层间介电(ILD)材料。该介电层完全填充RRAM结构之间的区域并且覆盖RRAM结构。
再次参照图2A，在可选操作219中，对介电层进行平坦化。根据沉积方法，介电层可以具有不平坦的顶面。在后续接触蚀刻期间，不平坦的顶面会导致不想要的对一些部分过蚀刻而对其它部分欠蚀刻。通常使用CMP工艺来对介电层进行平坦化。图3F是操作219之后的截面图。通过第二RRAM停止层335共形覆盖RRAM结构。平坦化的介电层337填充RRAM结构之间的空间并且覆盖RRAM结构。
在操作221中，在一些RRAM的介电层中图案化位线通孔以及在逻辑部分的介电层中图案化接触通孔。位线通孔在被填满时将几个RRAM(例如，阵列中的一列RRAM)的顶部电极连接至金属线并且在如图3G所示的RRAM的截面图中没有示出该位线通孔。图4A和图4C示出位线通孔在RRAM单元阵列中的位置。在一些实施例中，RRAM部分的位线通孔和逻辑部分中的接触通孔可以共同地进行图案化，而在其它实施例中可以单独进行图案化。因为逻辑接触通孔延伸穿过更多的介电材料并且还延伸穿过第一RRAM停止层，所以对逻辑接触通孔充分蚀刻的单蚀刻会过蚀刻位线通孔。然而，调节通孔大小和操作参数可以补偿深度差，从而可以对这二者共同地使用一个光掩模和一个蚀刻步骤。
再次参照图2A，在操作223中，用导电材料(通常为金属)填充位线通孔和接触通孔。除了金属导体外，填充还可以包括一个或多个衬里层或阻挡层。衬里层和/或阻挡层可以是导电的并且使用CVD或PVD进行沉积。可以使用PVD或喷镀法中的一种(诸如化学镀)来沉积金属。图3G是包括位于RRAM部分301的RRAM结构和逻辑部分303的部分制造的器件的截面图。在图3G的截面中没有示出位线通孔，因为位线通孔位于不同的平面上。示出接触逻辑部分中的金属部件311的接触通孔341。
在可选实施例中，操作221和223图案化并填充顶部电极通孔和接触通孔。顶部电极通孔在每个RRAM上方从在操作217中沉积的介电层的顶部延伸到顶部电极。可以在多个步骤中执行操作221：在第一步骤中，第一图案化和蚀刻停止于RRAM部分中的第二RRAM停止层的顶部上，并且在第二步骤中，蚀刻穿过第二RRAM停止层到达顶部电极。使用已知的工艺执行第一图案化和蚀刻步骤。可以与逻辑器件中的接触通孔蚀刻一起执行蚀刻穿过第二RRAM停止层的随后步骤。
然后，在逻辑部分的介电层中图案化接触通孔。接触通孔从介电层的顶部延伸到第一RRAM停止层下方的金属/介电层中的金属部件。第一图案化和蚀刻步骤停止于逻辑部分中的第一RRAM停止层的顶部上，随后，蚀刻穿过第一RRAM停止层到达金属/介电层中的金属部件。使用已知的工艺执行第一图案化和蚀刻步骤。可以与RRAM部分中的顶部电极通孔蚀刻一起执行蚀刻穿过第一RRAM停止层的随后步骤。
在可选实施例中，顶部电极通孔和接触通孔可以使用单独的光刻和蚀刻操作，因为它们的深度差大于位线通孔和接触通孔实施例中的深度差。
再次参照图2A，在操作225中，在RRAM上方形成第二金属/介电层。可以以与RRAM结构下方的第一金属/介电层相似的方式形成第二金属/介电层。在一些实施例中，通过平坦化从位线通孔和接触通孔填充中去除多余的金属，沉积新的介电材料，在新的介电材料中图案化和蚀刻金属线沟槽，以及填充金属线以形成第二金属/介电层。在一些实施例中，甚至可以在填充位线通孔和接触通孔之前图案化和蚀刻金属线沟槽。当尺寸是填充工艺所许可的尺寸时，一次填充操作可以填充接触通孔和金属沟槽。第一金属/介电层可以是晶圆上第四金属层，而第二金属/介电层可以是晶圆上第五金属层。在操作225之后，根据本发明的多个实施例完成图1A的RRAM结构。图3G是操作225之后的包括具有金属部件339的第二金属/介电层的截面图。
图4A是对应于图1A的RRAM单元的根据本发明的多方面的RRAM单元阵列400的布局。RRAM单元401被布置成列和行，例如，如图所示的五列和四行。在每个RRAM单元401中较小的矩形表示底部电极的通孔部分403。较大的矩形405表示底部电极的非平面部分405的布局。覆盖整个列的长矩形对应于顶部电极/位线407的区域。位线407将每个RRAM单元401的顶部电极连接至位线通孔409。
图4B是通过切割线A-A’所截取的RRAM单元阵列400的截面图。图4B的视图A-A’包括RRAM单元阵列中的一行中的三个RRAM。每个RRAM通过底部电极分别与相应的晶体管连接。如图4C的视图B-B’所示，一列中的RRAM通过位线/顶部电极一起与位线通孔连接。在图4C中示出了通过图4A的切割线B-B’所截取的包括位线通孔和一个RRAM的截面图。顶部电极407用作位线并且未提供金属层中的单独位线。
在传统的CMOS制造工艺中不使用在RRAM存储单元制造工艺中所用的几种光掩模。第一附加光掩模是一种用于底部电极通孔图案化的光掩模。第二附加光掩模是一种用于图案化底部电极的非平面部分的光掩模。第三附加光掩模是一种用于向下穿过电阻材料层的顶部电极图案化的光掩模。因为位线通孔可以与逻辑部分中的接触通孔共用光掩模，所以对于位线通孔无需使用附加光掩模。因此，与无RRAM结构的传统CMOS制造工艺相比，到目前为止所述的嵌入式RRAM可以由最少三种附加光掩模制成。在一些实施例中，其中一种附加光掩模可以是用于使图案可以被重复使用的另一操作中的掩模。在一些实施例中，可重复使用的图案可以是相反的光刻胶中的一种。在其它实施例中，一个或多个光刻操作中的工艺参数调节可以允许使用未完全重叠的光刻胶。例如，可以使用正性光刻胶来代替负性光刻胶，反之亦然，从而当按角度执行曝光操作时产生不同的图案。
如结合图1A、图2A、图3A至图3G和图4A至图4C所述的实施例涉及本发明的一个方面。另一方面，如下面结合图1B、图2B、图5A至图5E和图6A至图6C所述的，可以在一些RRAM共用底部电极的情况下使用工艺流程和基础RRAM结构。因为基础RRAM结构和方法类似于图1A的实施例，所以仅详细描述不同之处，而不再重复其它细节。
图1B是根据本发明的连续底部电极的实施例嵌入晶体管上方的多层互连(MLI)结构的电阻式随机存取存储器(RRAM)结构的截面图。RRAM结构150可以通过增大电场强度而不使用附加面积来降低形成电压。RRAM结构150包括位于RRAM停止层152中及其上方的底部电极154A/B/C、电阻材料层156和顶部电极160。底部电极由以下三部分构成：嵌入RRAM停止层152中的通孔部分154B、位于通孔部分154B和RRAM停止层152上方的平面部分154C、以及位于平面部分154C上方的非平面部分154A。平面部分154C在至少一个方向上包括一些RRAM。在如图1B所示的截面中，平面部分154C比通孔部分154B宽并且也比非平面部分154的基底宽。底部电极的非平面部分154A在截面中具有顶点或者最高点。截面可以是抛物线、椭圆的一部分、悬链线、三角形或者具有最顶点的复杂形状。在一些实施例中，最顶部可以是尖的(如在尖顶中)或者是相对平坦的(如在平坦的悬链线中)。最顶部也可以具有小的平面区域。在RRAM停止层152下方设置金属/介电层，该金属/介电层包括嵌入介电层164中的一个或多个金属部件162。可选的保护层158设置在顶部电极160和电阻材料层156之间。第二RRAM停止层166覆盖顶部电极160、保护层158、电阻材料层156和底部电极的平面部分154C的一部分。介电材料170在第二RRAM停止层166上方填充RRAM结构150之间的区域。在介电材料170上方设置另一介电材料172。介电材料170可以由与介电材料172以及还与介电层164相同的材料形成。顶部电极通孔174嵌入填充有金属的介电材料170中并且穿过第二RRAM停止层166与顶部电极160接触。位线176在几个RRAM结构上与顶部电极通孔174直接接触。
图1B的实施例包括底部电极的平面部分154C，平面部分154C在多行或多列或者整个阵列上连接多个RRAM单元的底部电极。该连接可以用于形成操作，以绕开选择晶体管并且避免由于形成操作期间较高的电压导致的损害。在正常运行期间，共用的底部电极的连接不会影响RRAM单元的读取和写入。
图2B是在图1B的RRAM结构的各个实施例中用于制造根据本发明的多方面的存储器件的方法250的流程图。结合截面图5A至5E论述方法250的各个操作。在操作与图2A的方法200的操作相同的情况下，使用相同的参考标号来标记操作，并且不再重复细节内容。方法250开始于操作201、203和205，这些操作与对应于图3A的截面的方法200的操作201、203和205相同。在操作257中，正如对应于图3B的截面的图2A的操作207中所示，在底部电极通孔中以及在第一RRAM停止层上方沉积底部电极层；然而，在操作257中所沉积的底部电极层更厚。
参照图2B，在操作209中，对于每个RRAM都在底部电极通孔上方形成硬掩模和光刻胶图案。除了硬掩模厚度和光刻胶图案可能不同以在操作261中形成具有三个部分的底部电极以外，这个操作与图2A的操作209相同。在操作261中，对底部电极层进行蚀刻以形成具有带顶点的非平面部分和平面部分的底部电极。除了停止点不同，该蚀刻工艺类似于操作211中所述的蚀刻步骤。代替在暴露第一RRAM停止层时停止蚀刻，在暴露第一RRAM停止层之前停止蚀刻，以保留如图5A所示的平面部分层。根据图5A，得到的底部电极具有三个部分：非平面部分505A、平面部分505C和通孔部分505B。非平面部分505A的形成和结构与图3C的非平面部分321A相同。非平面部分505C在图5A中的RRAM部分501和逻辑部分上方延伸，并且可以厚约100nm至约200nm或者厚约50nm至约500nm。
参照图2B，在操作213中，在底部电极上方沉积电阻材料层、保护层和顶部电极层。该操作与图2A的操作213相同，除了各层沉积在逻辑部分中的底部电极的平面部分上以及没有沉积在第一RRAM停止层(与图2A的实施例相同)上方。图5B所示的得到的截面在逻辑部分503中具有位于第一RRAM停止层513上方的底部电极的平面部分505C、电阻材料层507、保护层509以及顶部电极层511。
参照图2B，在操作265中，对顶部电极、保护层和电阻材料层进行图案化，使得完全覆盖底部电极。如图5C所示，在RRAM部分501中，该操作265与图2A的操作215相同；然而，在逻辑部分503中，该操作进一步去除了底部电极的平面部分505C并暴露第一RRAM停止层513。在逻辑部分503中，具有导电底部电极材料的连续层连接位于该金属层中的不同金属部件。在一些实施例中，在RRAM部分501和逻辑部分503中都对底部电极的平面部分505C进行图案化。在逻辑部分中的图案化允许底部电极用作两个金属层之间的附加互连件，也许作为M4和M5之间的中间层。RRAM部分中的图案化允许除了字线和晶体管之外的附加输入电压。然而，必须小心设计电路，使得不会形成影响RRAM单元的功能性的寄生电路。
图2B的操作217和219与图2A的操作217和219相同，其中，在图5D中示出结果。接着，在操作271中，在介电层中图案化出每个RRAM的RRAM部分中的顶部电极通孔和逻辑部分中的接触通孔。顶部电极通孔在每个RRAM上方从在操作217中沉积的介电层的顶部延伸到顶部电极。接触通孔从介电层的顶部延伸到第一RRAM停止层下方的金属/介电层中的金属部件。可以使用一种光掩模一起图案化和蚀刻顶部电极通孔和接触通孔；或者可以使用不同的光掩模单独地图案化和蚀刻顶部电极通孔和接触通孔。
参照图2B，在操作273中，用金属填充顶部电极通孔和接触通孔。通孔填充操作与图2A的通孔填充操作223相同，其可以包括一个或多个层，其中，具有使用喷镀技术所沉积的至少一个层。在操作275中，在RRAM上方形成位线。在操作217中沉积的介电层上方的金属/介电层中形成位线。图5E是在图2B的各个操作之后的RRAM部分501和逻辑部分503的截面图。在RRAM部分中，顶部电极通孔515将位线517连接至顶部电极519。接触通孔521将位于RRAM结构下方的金属/介电层(通常为M4)中的金属部件525连接至RRAM结构上方的金属/介电层(通常为M5)中的金属部件523。
图6A是对应于图1B的RRAM单元的根据本发明的多方面的RRAM单元阵列600的布局。RRAM单元601被布置成列和行，例如，如图所示的五列和四行。每个RRAM单元601中的较小的矩形表示底部电极的通孔部分603。较大的矩形605表示底部电极的非平面部分605的布局。覆盖整个列的长矩形对应于位线607的布局。位线607通过顶部电极通孔与每个RRAM单元601的顶部电极连接。
图6B是通过切割线A-A’所截取的RRAM单元阵列600的截面图。图6B的视图A-A’包括RRAM单元阵列中的一行中的三个RRAM。每个RRAM都通过底部电极分别与相应的晶体管连接。如图所示，底部电极的平面部分贯穿字线。在图6C中示出通过图6A的切割线B-B’所截取的包括三个RRAM的截面图。位线607设置在RRAM上方的金属/介电层中并通过顶部电极通孔609与RRAM连接。
再次参照图6A，RRAM单元阵列600的布局进一步包括贯穿字线的底部电极的平面部分611。因为对字线、位线和晶体管全都进行选择以选择RRAM，其中，平面部分611不会干扰RRAM单元阵列的正常运行。然而，单元阵列结构的特征在于平面部分611可以与单独的晶体管连接使得在导通时可以提供更高的形成电压而不会损害且不会影响分配到每个RRAM的小“选择”晶体管。因为许多RRAM单元可以共用这种“形成”晶体管，限制了附加的硅占位面积。
在可选实施例中，以诸如图案613斜线(而不是图案611)来对底部电极的平面部分进行图案化。图6B示出通过视图C-C’所截取的截面。在该可选实施例中，使由底部电极的平面部分产生寄生电路的风险最小化。因为对字线、位线和晶体管全都进行选择以选择RRAM，所以在斜线上彼此邻近的RRAM单元不能共用字线、位线或者用于晶体管的栅极选择器。平面部分613可以与如上所述的“形成”晶体管连接。
在一个方面，本发明涉及RRAM。RRAM包括具有通孔部分和非平面部分的底部电极、共形地覆盖底部电极的非平面部分的电阻材料层和位于电阻材料层上方的顶部电极。底部电极的通孔部分嵌入第一RRAM停止层中，并且非平面部分具有顶点并且在通孔部分上方居中。
在另一方面，本发明涉及RRAM单元阵列，该RRAM单元阵列具有组织成列和行的多个RRAM单元以及连接列的RRAM单元的位线。每个RRAM单元都包括晶体管；RRAM结构，该RRAM结构包括具有通孔部分和非平面部分的底部电极、位于底部电极上的电阻材料层、位于电阻材料层上的保护层、位于电阻材料层上的顶部电极、以及位于顶部电极的至少一部分上方的第二RRAM停止层。底部电极的通孔部分嵌入第一RRAM停止层中，并且非平面部分具有顶点并且在通孔部分上方居中。在一些实施例中，底部电极进一步包括平面部分并连接多个RRAM单元。
在又一方面，本发明涉及用于制造RRAM单元阵列的方法。该方法包括在半导体衬底上形成多个晶体管；沉积第一RRAM停止层；在第一RRAM停止层中蚀刻出底部电极通孔；在底部电极通孔中以及在第一RRAM停止层上方沉积底部电极层；沉积硬掩模和光刻胶图案；对底部电极层进行蚀刻以形成具有带顶点的非平面部分的底部电极；在底部电极上方沉积电阻材料层、保护层和顶部电极层；通过图案化来形成顶部电极并且蚀刻顶部电极层、保护层和电阻材料层；以及沉积第二RRAM停止层和介电层。
上面论述了若干实施例的部件。本领域普通技术人员可以理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (18)

1.一种电阻式随机存取存储器(RRAM)，包括：
底部电极，具有通孔部分和非平面部分，其中，所述底部电极的所述通孔部分嵌入第一电阻式随机存取存储器停止层中，并且所述非平面部分具有顶点并且在所述通孔部分上方居中，其中，所述底部电极还具有所述非平面部分和所述通孔部分之间的平面部分，所述平面部分沿着所述第一电阻式随机存取存储器停止层的顶面延伸；
电阻材料层，共形地覆盖所述底部电极的所述非平面部分；以及
顶部电极，位于所述电阻材料层上方。
2.根据权利要求1所述的电阻式随机存取存储器，其中，所述底部电极的所述非平面部分的截面具有高度和基底宽度，并且所述高度与所述基底宽度的比率大于0.5。
3.根据权利要求2所述的电阻式随机存取存储器，其中，所述高度与所述宽度的比率为1。
4.根据权利要求2所述的电阻式随机存取存储器，其中，所述高度与所述宽度的比率大于1。
5.根据权利要求1所述的电阻式随机存取存储器，其中，所述底部电极的所述非平面部分的截面为半椭圆、抛物线或悬链线。
6.根据权利要求1所述的电阻式随机存取存储器，其中，所述底部电极的所述非平面部分的截面为三角形。
7.根据权利要求1所述的电阻式随机存取存储器，进一步包括：位于所述电阻材料层和所述顶部电极之间的保护层。
8.根据权利要求1所述的电阻式随机存取存储器，进一步包括：位于所述顶部电极上方并且环绕所述顶部电极的第二电阻式随机存取存储器停止层。
9.一种电阻式随机存取存储器(RRAM)单元阵列，包括：
组织成多列和多行的多个电阻式随机存取存储器单元，每个电阻式随机存取存储器单元都具有：
晶体管；
电阻式随机存取存储器结构，具有：
底部电极，具有通孔部分和带顶点的非平面部分以及介于所述通孔部分与所述非平面部分之间的平面部分，所述底部电极的所述通孔部分嵌入第一电阻式随机存取存储器停止层中并且与所述晶体管的漏极电连接，所述平面部分沿着所述第一电阻式随机存取存储器停止层的顶面延伸；
电阻材料层，位于所述底部电极上；
保护层，位于所述电阻材料层上；
顶部电极，位于所述电阻材料层上方；
第二电阻式随机存取存储器停止层，位于所述顶部电极的至少一部分的上方；以及
位线，连接电阻式随机存取存储器单元中的列。
10.根据权利要求9所述的电阻式随机存取存储器单元阵列，其中，每个电阻式随机存取存储器单元中的所述顶部电极都包括将所述顶部电极电连接至所述位线的顶部电极通孔。
11.根据权利要求9所述的电阻式随机存取存储器单元阵列，其中，一列电阻式随机存取存储器单元中的所述顶部电极是连续的并且连接至远离所述电阻式随机存取存储器单元的列的所述位线。
12.根据权利要求9所述的电阻式随机存取存储器单元阵列，其中，所述平面部分在一行电阻式随机存取存储器单元中是连续的。
13.一种制造电阻式随机存取存储器(RRAM)结构单元阵列的方法，所述方法包括：
在半导体衬底上形成多个晶体管；
沉积第一电阻式随机存取存储器停止层；
在所述第一电阻式随机存取存储器停止层中蚀刻底部电极通孔；
在所述底部电极通孔中以及所述第一电阻式随机存取存储器停止层上方沉积底部电极层；
沉积硬掩模和光刻胶图案；
对所述底部电极层进行蚀刻以形成具有带顶点的非平面部分和平面部分的底部电极，其中，所述平面部分位于所述非平面部分下方且位于通孔部分上方并且沿着所述第一电阻式随机存取存储器停止层的顶面延伸；
在所述底部电极上方沉积电阻材料层、保护层和顶部电极层；
通过对顶部电极层、所述保护层和所述电阻材料层进行图案化和蚀刻来形成所述顶部电极；以及
沉积第二电阻式随机存取存储器停止层和介电层。
14.根据权利要求13所述的方法，进一步包括：图案化并填充穿过所述电阻式随机存取存储器停止层和所述介电层的位线通孔到达一列电阻式随机存取存储器单元的顶部电极。
15.根据权利要求13所述的方法，进一步包括：图案化并填充每个电阻式随机存取存储器单元的顶部电极通孔。
16.根据权利要求13所述的方法，进一步包括：在所述晶体管和所述电阻式随机存取存储器结构之间形成四个金属互连层。
17.根据权利要求13所述的方法，其中，所述顶部电极层是氮化钽、氮化钛或铂。
18.根据权利要求13所述的方法，其中，除了用于逻辑器件之外的光掩模之外，还使用两个光掩模来形成所述电阻式随机存取存储器单元阵列。
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