TW202036890A - 具磁性穿隧接面的半導體裝置及其形成方法 - Google Patents

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Abstract

一種半導體裝置包含:一基板；位在該基板上的一記憶體陣列，該記憶體陣列包含複數第一磁性穿隧接面，其中該些第一磁性穿隧接面位於該基板上的一第一介電層中；以及位在該基板上的一電阻電路，該電阻電路包含複數第二磁性穿隧接面，其中該些第二磁性穿隧接面位在該第一介電層中。

Description

具磁性穿隧接面的半導體裝置及其形成方法
本發明實施例是關於半導體製造技術，特別是有關於具磁性穿隧接面的半導體裝置及其形成方法。
半導體記憶體用於電子應用的積體電路中，作為例示，電子應用包含無線電、電視、手機以及個人電腦裝置。半導體記憶體裝置的一類型為磁阻式隨機存取記憶體（Magneto-Resistive Random Access Memory，MRAM），其涉及將半導體技術與磁性材料和裝置相結合的自旋電子（spin electronics）。使用電子在其磁力矩（magnetic moment）作用下進行的自旋來指示位元值，而非使用電子的電荷。典型的磁阻式隨機存取記憶體單元可包含磁性穿隧接面（Magnetic Tunnel Junction，MTJ），其包含釘扎層（pinned layer）、自由層以及位於釘扎層和自由層之間的穿隧阻障層（tunneling barrier layer）。根據一磁性穿隧接面中的釘扎層和自由層的磁力矩之方向，磁性穿隧接面可展現出可被偵測並用以表示邏輯0或邏輯1的高電阻或低電阻。
在一實施例中，半導體裝置包含基板、記憶體陣列以及電阻電路。記憶體陣列位在基板上。記憶體陣列包含複數第一磁性穿隧接面。其中，複數第一磁性穿隧接面位於基板上的第一介電層中。電阻電路位於基板上。電阻電路包含複數第二磁性穿隧接面。其中，複數第二磁性穿隧接面在第一介電層中。
在一實施例中，半導體裝置包含記憶體陣列以及電阻電路。記憶體陣列位於半導體裝置的記憶體區中，並包含複數第一磁性穿隧接面。其中，複數第一磁性穿隧接面用以儲存複數資料位元。電阻電路位於半導體裝置的邏輯區中，並包含複數第二磁性穿隧接面。複數第二磁性穿隧接面電性耦合在一起以提供等效電阻。其中，複數第一磁性穿隧接面與複數第二磁性穿隧接面設置在同一介電層中，且介電層是在半導體裝置之基板上。
在一實施例中，形成半導體裝置的方法包含：於基板上形成記憶體陣列，其中形成記憶體陣列包含形成複數第一磁性穿隧接面在基板上的第一介電層中；以及於基板上形成電阻電路，其中形成電阻電路包含形成複數第二磁性穿隧接面在第一介電層中以及電性耦合複數第二磁性穿隧接面以提供電阻。
以下揭露提供了用於實施本發明實施例之不同特徵的諸多不同實施例或範例。組件和配置的具體範例描述如下，以簡化本揭露。當然，這些僅僅是範例而並非用以限定本揭露。舉例而言，敘述中若提及第一特徵形成於第二特徵之上或上方，可能包含形成第一特徵和第二特徵直接接觸的實施例，也可能包含額外的特徵形成於第一特徵和第二特徵之間，使得第一特徵和第二特徵不直接接觸的實施例。
此外，為了便於描述如圖中所繪示的一個（些）元件或部件和另一個（些）元件或特徵之間的關係，本揭露中可能用到空間相對用語，例如「底下」、「下方」、「下」、「上方」、「上」以及類似的用語。除了在圖中描述的方位之外，空間相對用語更意欲於涵蓋裝置在使用或操作中的不同方位。裝置可以以其他方式定向（如旋轉90度或依其他方位），據此，在本揭露中所使用的空間相對描述語可以類似方式加以解釋。在整個本揭露中，除非另有具體指明，不同圖式中的相同標號是指藉由使用相同或相似材料的相同或相似的程序所形成之相同或相似的組件。
本揭露之實施例是在磁性穿隧接面（Magnetic Tunnel Junction，MTJ）裝置與磁性穿隧接面裝置之形成的背景下來進行討論。在一些實施例中，第一複數個磁性穿隧接面形成於半導體裝置的記憶體區中，以形成用以儲存複數資料位元的記憶體陣列，並且第二複數個磁性穿隧接面形成於半導體裝置的邏輯區，以形成用以提供等效電阻的電阻裝置。在所示的實施例中，記憶體區中的磁性穿隧接面以及邏輯區中的磁性穿隧接面形成於同一個製程步驟中，並且形成於記憶體裝置之基板上的同一個金屬間介電（Inter-Metal Dielectric，IMD）層中，與利用片型電阻形成並形成於單獨的製程步驟中，例如在記憶體陣列之磁性穿隧接面之形成後形成電阻裝置之傳統方法相比，其降低了製造時間與成本。此外，由於磁性穿隧接面在佈局設計中較傳統的片型電阻佔用了更少的空間，因此，利用磁性穿隧接面作為電阻裝置的電阻可在半導體裝置中實現更高的積體密度。在電阻裝置中的磁性穿隧接面可以串聯型式或並聯型式電性耦合以提供不同電阻值。在所示的實施例中，包含多個磁性穿隧接面的電阻裝置具有複數個可能的電阻值，且可藉由提供通過電阻裝置之電流的預定序列來編程。因此，實施例的電阻裝置具有能為不同應用提供多個電阻值的附加優點。
第1圖至第7圖顯示了根據一實施例之處於各個製造階段之半導體裝置100的剖面圖。半導體裝置100包含磁性穿隧接面且可被稱為磁性穿隧接面裝置。如第1圖所示，半導體裝置100在同一個基板101上包含記憶體區101A以及邏輯區101B，其中一或多個記憶體裝置（例如，包含磁性穿隧接面的記憶體陣列）形成於記憶體區101A中，且一或多個邏輯裝置（例如，邏輯電路、包含磁性穿隧接面的電阻裝置或其相似物）形成於邏輯區101B中。
請參閱第1圖，電子組件103A、103B形成於基板101中或之上，並且包含複數金屬間介電層與形成於複數金屬間介電層中之導電特徵（例如金屬線或通孔）的內部連接結構形成在基板101之上以連接電子組件103A、103B來形成功能性電路，例如在記憶體區101A中的記憶體陣列以及在邏輯區101B中的電阻裝置。
基板101可為半導體基板，例如已摻雜或未摻雜的矽、或絕緣體上覆半導體（semiconductor-on-insulator，SOI）基板的主動層。半導體基板可包含其他半導體材料，例如鍺（germanium）；包含碳化矽（silicon carbide）、砷化鎵（gallium arsenic）、磷化鎵（gallium phosphide）、氮化鎵（gallium nitride）、磷化銦（indium phosphide）、砷化銦（indium arsenide）及/或銻化銦（indium antimonide）的化合物半導體；包含SiGe、 GaAsP、 AlInAs、 AlGaAs、 GaInAs、GaInP及/或 GaInAsP的合金半導體；或其組合。其他基板，例如多層的或梯度變化的基板也可採用。電子組件103A（103B）可例如為透過任何適用的形成方法所形成的電晶體、二極體、電容、電阻或其類似物。
在一些實施例中，一或多個層間介電（Inter-Layer Dielectric ，ILD）層（未顯示於第1圖中，但顯示於第14圖中）形成在基板101上，且複數金屬間介電層形成在層間介電層上。此些金屬間介電層以IMDx來表示，其中x=0, 1, 2,…,其中IMD0是指最低的（例如最靠近於基板101的）金屬間介電層，且對於每個附加的金屬間介電層其索引x增加1。層間介電層與金屬間介電層可以任何合適的介電材料，例如諸如氮化矽之類的氮化物、諸如氧化矽的氧化物、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼矽酸鹽玻璃（borosilicate glass，BSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）或其類似物，或其類似材料形成。層間介電層與金屬間介電層可以任何可接受的沉積程序來形成，例如旋轉塗佈（spin coating）、物理氣相沉積（physical vapor deposition，PVD）、化學氣相沉積（chemical vapor deposition，CVD）、其類似程序或其組合。
在一些實施例中，導電特徵，例如形成在層間介電層中以電性連接至電子組件103A/103B的接觸栓（contact plug）。在一些實施例中，導電特徵，例如形成在各金屬間介電層中以電性連接至下方之導電特徵的導電線和通孔。在層間介電層和金屬間介電層中的導電特徵可以任何合適的製程形成，例如沉積、鑲嵌（damascene）、雙鑲嵌（dual damascene）等或其組合。
第1圖顯示了在基板101之上的金屬間介電層IMDx-1、介電層120以及在介電層120和金屬間介電層IMDx-1之間的蝕刻停止層113。儘管第1圖將金屬間介電層IMDx-1顯示於基板101之上並接觸於基板101，但是在金屬間介電層IMDx-1和基板101之間可以存在其他層（請參閱如第14圖）。為簡單起見，基板101和電子組件103A/103B在隨後的圖式中可不顯現出。
如第1圖所示，導電特徵111形成於金屬間介電層IMDx-1中並電性耦合至電子組件103A/103B。蝕刻停止層113形成於金屬間介電層IMDx-1之上，並用以保護下方結構且為通過例如，介電層120的後續蝕刻製程提供控制點。在一實施例中，蝕刻停止層113是由氮化矽使用電漿增強化學氣相沉積（plasma-enhanced CVD，PECVD）形成，儘管可以替代地使用其他介電材料，例如氮化物、碳化物、硼化物、其組合或其類似材料和替代技術，例如低壓化學氣相沉 積（low pressure CVD，LPCVD）、物理氣相沉積或其類似技術來形成蝕刻停止層113。
在第1圖中，介電層120形成在蝕刻停止層113之上，且以例如，諸如四乙氧基矽烷（tetraethyl orthosilicate，TEOS）的氧化物來形成。通孔（via）123形成於介電層120中，並延伸通過蝕刻停止層113以電性耦合至下方的導電特徵111。通孔123可以導電材料，例如銅、鎢、氮化鈦、其合金或其類似物藉由物理氣相沉積、化學氣相沉積、原子層沉積（Atomic-Layer Deposition，ALD）或其他合適的沉積製程來形成。如第1圖所示，阻障層121形成於通孔123和介電層120之間。阻障層121可以一或多層的鈦、氮化鈦、鉭、氮化鉭、氮化鎢、釕、銠、鉑、其他貴金屬、其他難熔金屬、其氮化物、其組合物或其類似物來形成。阻障層121可透過化學氣相沉積形成，儘管可以其他技術，例如物理氣相沉積或原子層沉積替代地使用。通孔123可稱為隨後形成之磁性穿隧接面的底部通孔。
接續，在第2圖中，使用合適的沉積方法，例如物理氣相沉積、化學氣相沉積、原子層沉積、其類似或其組合，於第1圖的介電層120上連續沉積（例如，毯式沉積（blanket deposited））複數導電層。在一些實施例中，複數導電層包含底部電極層（例如，131和133）、磁性穿隧接面層137、頂部電極層（例如139、141和143）。在隨後的製程中，將圖案化磁性穿隧接面層137以形成磁性穿隧接面，圖案化底部電極層以形成磁性穿隧接面的底部電極，且圖案化頂部電極層以形成磁性穿隧接面的頂部電極。
在第2圖中，底部電極層包含導電層131和導電層133。在一實施例中，導電層131是以氮化鉭（例如，TaN）形成，且導電層133是以氮化鈦（例如，TiN）形成。導電層131的厚度可介於大約30埃（angstroms）至70埃之間，例如50埃，且導電層133的厚度可介於大約30埃至70埃之間，例如50埃。導電層133可作為擴散障壁層使用，且亦可作為用於隨後形成之磁性穿隧接面層137的緩衝層來使用，以使得隨後形成之磁性穿隧接面層137的晶體生長方向沿者目標方向（例如，沿著[001]方向）。
在一些實施例中，磁性穿隧接面層137包含三個子層，例如釘扎層137A、穿隧阻障層137B以及自由層137C。釘扎層137A與自由層137C中的每一者包含合適的磁性材料，例如鈷鐵硼（CoFeB）、鈷鐵（CoFe）、鎳鐵（NiFe）、包含Co/Ru/Co的合成磁性材料（synthetic magnetic material）或其類似材料。在一實施例中，穿隧阻障層包含氧化鎂（MgO）。磁性穿隧接面層137的厚度可介於大約270埃至330埃之間，例如大約300埃。
於後續製程中，圖案化釘扎層137A、穿隧阻障層137B以及自由層137C以形成磁性穿隧接面。當在一磁性穿隧接面中之自由層與釘扎層的磁力矩方向相同（也可稱為在平行狀態）時，磁性穿隧接面的電阻低。當自由層與釘扎層的磁力矩方向彼此相反（也可稱為在非平行狀態）時，磁性穿隧接面的電阻高。磁性穿隧接面的電阻為非易失性的並且可藉由寫入電流來控制。舉例而言，當寫入電流超過預定閥值，自由層的磁力矩將從第一狀態（例如，平行狀態）改變至第二狀態（例如，非平行狀態），此導致磁性穿隧接面從第一電阻狀態（例如，低電阻狀態）改變至第二電阻狀態（例如，高電阻狀態）。關於範例之磁性穿隧接面於平行狀態和非平行狀態間切換的細節在下文中參考第15A圖與第15B圖進行討論。
在第2圖的範例中，頂部電極層包含導電層139、導電層141以及導電層143。在一些實施例中，導電層139包含釕（Ru）並作為保護磁性穿隧接面層137的覆蓋層。導電層139的厚度可介於大約50埃至100埃之間，例如約75埃。在一些實施例中，導電層141包含鎢、鈦、氮化鈦、摻雜鎢的碳化物或其類似物，且導電層143包含氮化鈦、鈦、摻雜鎢的碳化物或其類似物。在一些實施例中，導電層141以及導電層143可以相同的材料形成。在另一些實施例中，導電層141以及導電層143可以不同的材料形成。在一些實施例中，導電層141可省略，且導電層143可直接形成在（例如，物理接觸於）導電層139。在導電層141與導電層143皆形成的實施例中，導電層141與導電層143的總厚度介於大約600埃至1200埃之間。在導電層141省略的實施例中，導電層143的厚度介於大約600埃至1200埃之間。顯示於第2圖中之底部電極層、磁性穿隧接面層以及頂部電極層的層狀結構僅為非限制性範例。其他層狀結構以及層狀結構的其他尺寸也是可能的，並且完全旨在包括在本揭露的範疇中。
接續，在第3圖中，圖案化光罩層144形成於導電層143上。圖案化光罩層144可藉由沉積光罩層（例如，氮化矽或氧化矽）於導電層143之上，並利用例如，光刻以及蝕刻技術來圖案化沉積的光罩層。圖案化光罩層144的圖案於後利用例如，第一非等向性蝕刻製程（anisotropic etching process）轉移至導電層143和導電層141。如第3圖所示，圖案化光罩層144直接在對應之通孔123上方的位置。
接續，在第4圖中，執行第二非等向性蝕刻製程，例如乾蝕刻製程，以圖案化導電層139、磁性穿隧接面層137、導電層131以及導電層133。作為範例，乾蝕刻製程可為反應性離子蝕刻（reactive ion etching，RIE）、離子束蝕刻（ion beam etching，IBE）或其類似製程。在第二非等向性蝕刻製程之後，圖案化的磁性穿隧接面層形成磁性穿隧接面137，圖案化的底部電極層（例如，131和133）形成磁性穿隧接面的底部電極132，且圖案化的頂部電極層（例如，139、141和143）形成磁性穿隧接面的頂部電極142。在本文的討論中，伴隨阻障層121的底部通孔123、底部電極132、磁性穿隧接面137以及頂部電極142可統稱為磁性穿隧接面結構149。作為非限制性範例，第4圖顯示了在記憶體區101A中的三個磁性穿隧接面結構149與在邏輯區101B中的一個磁性穿隧接面結構149，且在記憶體區101A和邏輯區101B中的磁性穿隧接面結構149之數量可為任何合適的數值。此些和其他變量完全旨在包括在本揭露的範疇中。
在一些實施例中，於第二非等向性蝕刻製程期間，導電材料的殘餘物（例如，藉由第二非等向性蝕刻製程移除的層131、133、137、139、141或143之材料）可能沿著磁性穿隧接面137的側壁累積，進而造成磁性穿隧接面137短路。為了防止短路，第二非等向性蝕刻製程可以過度蝕刻以從磁性穿隧接面137的側壁上移除導電材料的殘餘物。第二非等向性蝕刻製程的過度蝕刻可移除介電層120的頂部（例如，非直接在磁性穿隧接面結構149之下的部分）。舉例而言，在介電層120之第一上表面（例如，直接在磁性穿隧接面結構149之下）和介電層120之第二上表面（例如，由第二非等向性蝕刻製程的過度蝕刻而凹陷）之間的偏移量H介於大約100埃至大約300埃之間。
仍參閱第4圖，在第二非等向性蝕刻製程之後，間隔層145形成（例如，共形地沉積）在磁性穿隧接面結構149與介電層120之上。間隔層145可包含合適的介電層，例如藉由化學氣相沉積、物理氣相沉積、原子層沉積或其他合適製程形成的氮化物（例如，氮化矽或碳氮化矽）。
接續，在第5圖中，執行乾蝕刻製程以蝕刻間隔層145來暴露出磁性穿隧接面結構149的頂部（例如，導電層143/141的一部分），並且可選的間隔層147形成在間隔層145上。在一些實施例中，間隔層147包含諸如氮化矽或碳氮化矽的氮化物。在另一些實施例中，間隔層147包含諸如氧化矽的氧化物，而間隔層145包含氮化物。在一些實施例中，間隔層147被省略。
接續，執行可以是非等向性的乾蝕刻製程以移除間隔層147 （如果形成的話）的水平部分。在乾蝕刻製程之後，保留了沿著磁性穿隧接面結構149之側壁的間隔層145/147之部分，並且暴露了磁性穿隧接面結構149之頂部電極142。在一些實施例中，磁性穿隧接面結構149的電阻和磁性穿隧接面結構149之尺寸（例如，寬度）成反比，因此，圖案化光罩層144（見第3圖）的尺寸（例如，寬度）可被調整以調節磁性穿隧接面結構149的電阻值。舉例而言，增加圖案化光罩層144的寬度導致磁性穿隧接面結構149的寬度增加並導致磁性穿隧接面結構149的電阻降低，反之亦然。
接下來參閱第6圖，介電層151，例如低介電常數（low-K）氧化物，形成在介電層120和磁性穿隧接面結構149之上。在所示的實施例中，無氮抗反射層（nitrogen-free anti-reflective layer，NFARL）150形成在介電層151上，且光阻層154形成在無氮抗反射層150上。在隨後的製程中，光阻層154與無氮抗反射層150於後續用以圖案化介電層151以在如第7圖中所示之金屬間介電層IMDx中形成導電特徵155。在所示的實施例中，注意金屬間介電層IMDx包含介電層120和介電層151。
接續，在第7圖中，導電特徵155形成在金屬間介電層IMDx中。導電特徵155可包含利用諸如鑲嵌、雙鑲嵌、沉積、電鍍、其組合或其類似的合適形成方法所形成的導電線155L與通孔155V。接續，蝕刻停止層153與金屬間介電層IMDx+1形成在金屬間介電層IMDx之上，並且導電特徵163（例如，導電線163L和通孔163V）形成在金屬間介電層IMDx+1之上。如第7圖所示，導電特徵163延伸通過蝕刻停止層153並電性耦合至導電特徵155與磁性穿隧接面結構149。顯示於第7圖中的磁性穿隧接面結構149之數量以及磁性穿隧接面結構149和導電特徵（例如163、155）之間的電性連接僅為非限制性範例。磁性穿隧接面結構149的其他數量以及磁性穿隧接面結構149和導電特徵之間的其他電性連接是有可能的，並且完全旨在包括在本揭露的範疇中。
如本發明所屬技術領域中具有通常知識者所能輕易理解的，額外的製程可跟隨在第7圖中所示的製程之後以完成半導體裝置100的製造，因此細節於此不進行討論。在所示的實施例中，在記憶體區101A中的磁性穿隧接面結構149形成記憶體裝置，例如記憶體陣列。第13圖與第14圖顯示了關於使用磁性穿隧接面結構149在記憶體區101A中形成記憶體陣列的範例，其細節在下文中討論。因此，在記憶體區101A中的磁性穿隧接面結構149（或磁性穿隧接面137）用以儲存資料位元（例如，諸如0或1的數位位元）。特別的是，在所示的實施例中，每一個磁性穿隧接面用以儲存一個位元（例如，具有數值1或數值0的位元）。
相反地，邏輯區101B中的磁性穿隧接面結構149作為電阻使用，其電阻可用於例如，控制特定電流或特定電壓、限制跨壓分佈、限制電路中的電流，或作為偵測環境情況的電阻傳感器（例如，電阻可隨著偵測到的情況線性地改變）。在一些實施例中，在邏輯區101B中的多個磁性穿隧接面結構149電性耦合在一起以形成電阻裝置（也可稱為電阻電路）並提供等效電阻（也可稱為等效阻值）。第9A圖、第10圖、第11圖與第12圖提供了在邏輯區101B中多個磁性穿隧接面結構149電性耦合在一起以形成電阻裝置的各種實施例，其細節在下文中討論。
如第7圖所示，在記憶體區101A和邏輯區101B中的磁性穿隧接面結構149形成在半導體裝置100的同一個介電層（例如，金屬間介電層IMDx）中。在所示的實施例中，在記憶體區101A和邏輯區101B中的磁性穿隧接面結構149是在同一個製程步驟中形成並且具有相同的結構。然而，在記憶體區101A中的磁性穿隧接面結構149用作一或多個記憶體裝置，且在邏輯區101B中的磁性穿隧接面結構149用作一或多個電阻裝置。換句話說，本揭露的方法允許記憶體裝置和電阻裝置在同一個製程步驟中形成在半導體裝置100的同一層中，與記憶體裝置和電阻裝置在不同的製程步驟中形成在半導體裝置100的不同層中的傳統方法相比，本揭露的方法降低了製造時間和成本。舉例而言，藉由本揭露避免了和形成電阻裝置相關的光蝕刻光罩以及額外製程步驟。
本揭露方法的另一優點是使用了磁性穿隧接面結構149作為電阻裝置之電阻的半導體裝置之積體密度更高。為了顯示此優點，第8A圖顯示了具有電阻裝置R的電路，第8B圖顯示了使用片狀電阻801而使用非磁性穿隧接面結構149所形成之電阻裝置R的參考設計之佈局（例如，頂視圖）。特別的是，第8B圖中的每一個片狀電阻801是形成在例如，半導體裝置的頂部金屬間介電層中之導電材料（例如，TiN或TaN）的矩型片，以提供單位電阻R0 （例如，R0 可具有介於大約0.5 kΩ（千歐姆）至大約10 kΩ之間的數值）。多個片狀電阻801級聯（例如，以串聯形式耦合）以提供更大的電阻。舉例而言，每一個片狀電阻801可具有0.2µm（微米）的寬度和0.4µm的長度，並具有0.4
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0.2=0.08µm2 的面積。為了提供10 R0 的電阻，十個級聯在一起的片狀電阻801在佈局設計中需要0.8µm2 的總面積。相反的，如下面參考第9A圖和第9B圖所述的，利用磁性穿隧接面結構149的電阻裝置在佈局中使用非常小的面積（例如，片狀電阻所需之總面積的6.5%），此允許半導體裝置100具有更高的積體密度。
第9A圖顯示了相似於第7圖之半導體裝置100的半導體裝置100A，但在邏輯區101B中具有多個磁性穿隧接面結構149。在邏輯區101B中的磁性穿隧接面結構149作為電阻使用，並且以串聯形式電性耦合以形成電阻裝置並提供較大的等效電阻。在邏輯區101B中的磁性穿隧接面結構149以頭對頭串聯配置態樣連接，其中從磁性穿隧接面結構149流出的電流透過相同類型的電極（例如，頂部電極或底部電極）流入相鄰的磁性穿隧接面結構149。換句話說，如果電流在底部電極處從磁性穿隧接面結構流出，則電流將會從相鄰之磁性穿隧接面結構的底部電極處流入相鄰之磁性穿隧接面結構，反之亦然。在第9A圖的範例中，在邏輯區101B的磁性穿隧接面結構149之底部通孔是直接耦合至下方之金屬間介電層（例如，金屬間介電層IMDx-1）中的導電特徵111，並且磁性穿隧接面結構149的頂部電極是直接耦合至上方金屬間介電層（例如，金屬間介電層IMDx+1）中的導電特徵163。在一些實施例中，導電特徵111是足夠寬的通孔，使得兩個相鄰的磁性穿隧接面結構149可以落在（例如，直接連接到）通孔。
第9A圖亦顯示了流過電阻裝置之磁性穿隧接面結構149的電流I（參見虛線箭頭）。如第9A圖所示，在電阻裝置中，磁性穿隧接面結構149的內部電流流向是不同的，其中磁性穿隧接面結構的內部電流流向是指電流如何流過磁性穿隧接面結構（例如，從頂部電極至底部電極，或從底部電極至頂部電極）。特別的是，如果由左至右依序分配諸如1、2、3和4的數字給在邏輯區101B中之電阻裝置的磁性穿隧接面結構149，因頭對頭串聯配置態樣，電流I從頂部電極至底部電極（或至底部通孔）流過奇數編號的磁性穿隧接面結構149，並且從底部電極至頂部電極流過偶數編號的磁性穿隧接面結構149。如在下文中參考第16A圖、第16B圖與第17圖所討論的，在頭對頭串聯配置態樣中，磁性穿隧接面結構149的不同的內部電流流向將用來編程電阻裝置的多階電阻。
第9B圖顯示了第9A圖的邏輯區101B中之磁性穿隧接面結構149的佈局設計。每一個磁性穿隧接面結構149具有長度L乘寬度W的單元大小，且和相鄰之磁性穿隧接面結構149之間具有距離P。注意，儘管在邏輯區101B中顯示了四個磁性穿隧接面結構149，但是可以有多於或少於四個磁性穿隧接面結構149以頭對頭串聯配置態樣耦合來形成電阻裝置。
返回參閱上方的範例，假設在邏輯區101B中的各磁性穿隧接面結構149提供了R0 的電阻，且十個磁性穿隧接面結構149以頭對頭串聯配置態樣連接以提供10R0 的等效電阻。此外，考量磁性穿隧接面結構之單元大小為40nm（奈米）乘40nm（例如，長度L=寬度W=40nm）的範例，且在磁性穿隧接面結構149之間的距離P為100nm。因此，十個磁性穿隧接面結構149使用的總面積為(10
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40+100
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9) nm
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40 nm=52000 nm2 =0.052µm2 。和使用十個片狀電阻801而總面積為0.8µm2 的參考設計相比，使用磁性穿隧接面結構149作為積體電阻之本揭露的方法僅使用了片狀電阻之總面積的6.5%，因此在用於電阻裝置的總面積中達到了93.5%的縮減量。此允許更高的半導體裝置100之積體密度。
第10圖顯示了和第9A圖之半導體裝置100相似的半導體裝置100B，其中在邏輯區101B中的磁性穿隧接面結構149以頭對頭串聯配置態樣電性連接。然而，第10圖之邏輯區101B中的磁性穿隧接面結構149之頂部電極直接耦合到磁性穿隧接面結構149上的導電特徵156，導電特徵156是形成在與磁性穿隧接面結構149相同的金屬間介電層中（例如，金屬間介電層IMDx）。第10圖的實施例適用於金屬間介電層IMDx足夠後以容納導電特徵156的應用。導電特徵156可藉由在磁性穿隧接面結構149之上方以及介電層151之上方形成介電層152後再於介電層152中形成導電特徵156之方式來形成。注意，在第10圖的範例中，金屬間介電層IMDx包含介電層152、151和120。
在第10圖的實施例中，由於用以連接磁性穿隧接面結構149之頂部電極的導電特徵（例如，156）是形成在金屬間介電層IMDx，金屬間介電層IMDx+1在磁性穿隧接面結構149之上具有尚未被例如，導電特徵163（見第9A圖）佔用的區域803。在一些實施例中，由區域803提供的額外空間可用以在金屬間介電層IMDx+1中布設導電線以節省半導體裝置100的總佈局面積及/或增加積體密度。
第11圖顯示了和第9A圖之半導體裝置100A相似的半導體裝置100C，其中邏輯區101B中的磁性穿隧接面結構149以串聯型式連接以提供等效電阻。特別的是，第11圖之邏輯區101B中的磁性穿隧接面結構149是以頭對尾串聯配置態樣連接，其中磁性穿隧接面結構149的頂部電極是直接耦合（例如，具有與之相同的電壓）至頭對尾串聯配置態樣中的前一個磁性穿隧接面結構149的底部通孔。因此，在頭對尾串聯配置態樣中，磁性穿隧接面結構149的內部電流流向是相同的，例如，從頂部電極至底部電極，或從底部電極至頂部電極。
第12圖顯示了在邏輯區101B中之多個磁性穿隧接面結構149以並聯型式電性耦合以提供等效電阻的半導體裝置100D。在一些實施例中，磁性穿隧接面結構149在同一製程中形成並且個別具有實質相同的電阻值Ra ，且由並聯連接之磁性穿隧接面結構149所提供的等效電阻為Ra /N，其中N為並聯連接之磁性穿隧接面結構149的數量。在金屬間介電層IMDx足夠厚以容納位在上方並連接所有磁性穿隧接面結構149之導電特徵（見例如，第10圖中的156）的實施例中，在磁性穿隧接面結構149之上方的金屬間介電層IMDx+1中可形成類似於第10圖的未佔用空間。
第13圖顯示了根據一實施例之記憶體陣列1300的示意圖。記憶體陣列1300包含複數磁性穿隧接面結構149，並且可形成在例如第7圖之半導體裝置100的記憶體區101A。在第13圖中，為了簡單起見，每一磁性穿隧接面結構149以自由層FL和相應的釘扎層PL來表示。如第13圖所示，記憶體陣列1300包含以陣列（例如，以列和行）組織的磁性穿隧接面結構149，並且具有位元線（例如，BL0、BL1）、字元線（例如，WL0、WL1）以及共用 感應線（例如，CSL）。每一磁性穿隧接面結構149耦合於一位元線和相應之電晶體1311的汲極。電晶體1311的閘極耦合至一字元線，且電晶體1311的源極耦合至一共用感應線。當電晶體1311導通時，流通於電晶體1311之汲極與源極的電流由磁性穿隧接面結構149的電阻決定，並且此電流用以決定儲存在磁性穿隧接面結構149中的是0還是1。在第13圖的範例中，四個磁性穿隧接面結構149儲存了四個位元。本發明所屬技術領域中具有通常知識者將易於理解，記憶體陣列1300可包含比第13圖所示更多的磁性穿隧接面結構149以儲存預定量的資料位元。
第14圖顯示了根據一實施例之第13圖中記憶體陣列1300的示意性剖面圖。為了簡單起見，第14圖僅顯示了記憶體陣列1300的一部分。第14圖中的區域1380對應於第13圖中的區域1380。
如第14圖所示，電晶體的源極區域S和汲極區域D形成在基板101上。閘極結構PO以及源極/汲極接點MD形成於基板101上方的層間介電層ILD。複數金屬間介電層（例如，IMD0~ IMD6）形成在層間介電層ILD之上，其中各金屬間介電層具有導電線（例如，MxH或 MxV，其中x=0, 1, 2,…,6）與通孔（例如，VD或 V0~ V5）形成於其中。在一些實施例中，導線MxH和MxV彼此垂直延伸，其中MxH線沿著第一方向延伸，且MxV線沿著垂直於第一方向的第二方向延伸，其中第一方向和第二方向定義出平行於基板101之上表面的平面。在一些實施例中，基於電路的設計，導線MxH和MxV在平行於基板101之上表面的平面中沿著相同的方向延伸。
在第14圖的範例中，磁性穿隧接面結構149形成在金屬間介電層IMD5中。第14圖中所示的磁性穿隧接面結構149為第4圖中所示之磁性穿隧接面結構149的簡化示意圖。舉例而言，第14圖中所示的磁性穿隧接面結構149顯示了第4圖的磁性穿隧接面137、底部通孔BEVA（其包含第4圖中的底部通孔123以及底部電極132）以及頂部通孔TEVA（其包含第4圖中的頂部電極142）。記憶體陣列的字元線WL（例如，WL0 、WL1 ）形成在金屬間介電層IMD1中，共用感應線CSL形成在金屬間介電層IMD0中，並且位元線BL（例如，BL0 、BL1 ）形成在金屬間介電層IMD6中。當然，此些僅為範例且非限制性。字元線、位元線、共用感應線可形成在其他的金屬間介電層中，此些和其他變體完全旨在包含在本揭露的範疇中。
第15A圖顯示了磁性穿隧接面結構149的內部電流流向。第15A圖的磁性穿隧接面結構149為簡化的示意圖，其包含磁性穿隧接面MTJ（例如，第4圖中的137）、底部通孔BEVA（例如，包含第4圖中的底部電極132以及底部通孔123）以及頂部通孔TEVA（例如，包含第4圖中的頂部電極142）。第15A圖中的磁性穿隧接面MTJ、底部通孔BEVA以及頂部通孔TEVA的形狀僅為非限制性範例，其他合適的形狀也是可能的，並且完全旨在包含在本揭露的範疇中。正內部電流流向I(V+)是指電流在磁性穿隧接面結構內部從頂部電極TE至底部通孔BEVA的流動方向，負內部電流流向I(V-)是指電流在磁性穿隧接面結構內部從底部通孔BEVA至頂部電極TE的流動方向。相似的，施加於磁性穿隧接面結構的正電壓是指導致磁性穿隧接面結構之正內部電流流向的電壓，且施加於磁性穿隧接面結構的負電壓是指導致磁性穿隧接面結構之負內部電流流向的電壓。以下討論可參考磁性穿隧接面結構的正/負內部電流流向以及正/負電壓。
第15B圖顯示了一些實施例之磁性穿隧接面結構149的操作特性。X軸對應到施加於磁性穿隧接面結構149的電壓，且Y軸對應到磁性穿隧接面結構的電阻。磁性穿隧接面結構149具有兩個電阻狀態，例如對應到高電阻值Rap的非平行狀態（例如，高電阻狀態）以及對應到低電阻值Rp的平行狀態（例如，低電阻狀態）。磁性穿隧接面結構149在非平行狀態和平行狀態之間的轉態可藉由施加正/負電壓或通過磁性穿隧接面結構149的正/負電流來實現，其細節於下方進行討論。
請參閱第15圖，磁性穿隧接面結構149可被初始化（例如，在形成之後）以處在非平行狀態。此可藉由例如，利用磁場去設置自由層的磁力矩自旋方向相反於釘扎層的磁力矩自旋方向來實現。為了從非平行狀態切換至平行狀態，正電壓被施加至磁性穿隧接面結構。如第15B圖所示，當正電壓大於零伏特（V）且小於第一閥值電壓Vsw1（例如，+0.5V）時，磁性穿隧接面結構保持在非平行狀態。當正電壓達到閥值電壓Vsw1時，磁性穿隧接面從非平行狀態切換至平行狀態，且磁性穿隧接面結構149的電阻從高電阻值Rap掉落至低電阻值Rp。一但磁性穿隧接面結構149切換至平行狀態，只要施加於磁性穿隧接面結構的電壓高於第二閥值電壓Vsw2（例如，-0.7V），磁性穿隧接面結構保持在平行狀態。當施加於磁性穿隧接面結構149的電壓掉至第二閥值電壓Vsw2時，磁性穿隧接面結構切換至非平行狀態。一但磁性穿隧接面結構149切換至非平行狀態，只要施加於磁性穿隧接面結構149的電壓低於第一閥值電壓Vsw1，磁性穿隧接面結構保持在非平行狀態。磁性穿隧接面結構149具有高於第一閥值電壓Vsw1的正崩潰電壓以及低於第二閥值電壓Vsw2的負崩潰電壓。如本發明所屬技術領域中具有通常知識者易於理解的，以上討論假定了施加於磁性穿隧接面結構149的電壓介於負崩潰電壓和正崩潰電壓之間。
第16A圖顯示了根據一實施例之包含磁性穿隧接面之電阻電路200A的剖面圖。電阻電路200A可形成在例如，半導體裝置100A的邏輯區101B中。如第16A圖所示，電阻電路200A包含五個以頭對頭串聯配置態樣連接的磁性穿隧接面結構149。第16B顯示了第16A圖中電阻電路200A的等效示意圖，其中從第16A圖的左至右的五個磁性穿隧接面結構分別被稱為電阻Hi-R1~Hi-R5。
由於每一磁性穿隧接面結構149具有對應於兩個不同狀態（例如，非平行狀態與平行狀態）的兩個電阻值（例如，高電阻值Rap與低電阻值Rp），因此將電阻電路200A的磁性穿隧接面結構149設定至不同的狀態會導致電阻電路200A具有複數個電阻值。在一些實施例中，電流的預定序列應用至電阻電路200A以設定電阻電路200A的等效電阻為不同的值。換句話說，電阻電路200A提供可藉由應用電流的預定序列（或電壓的預定序列）來編程的多階電阻（例如，具有複數電阻值），其細節於下文進行討論。注意，儘管以下在應用電流的預定序列之背景下討論了關於對電阻電路200A之等效電阻進行編程的細節，但是本發明所屬技術領域中具有通常知識者將易於理解亦可藉由應用相應之電壓的預定序列來實現等效電阻的編程，因為磁性穿隧接面結構149作為電阻使用，且跨於電阻上的電壓和流通於電阻的電流成比例。
第17圖顯示了於一實施例中編程第16A圖之電阻電路200A的等效電阻的方法。特別的是，電流的序列被提供至電阻電路200A以將電阻電路200A的等效電阻設定為不同的值。下面參考第17圖與第19圖的討論假定了磁性穿隧接面結構149的操作特性與和第15B圖所示的相同，並且高電阻值Rap為低電阻值Rp的兩倍（例如，Rap=2Rp）。在閱讀本文的討論之後，本發明所屬技術領域中具有通常知識者將能夠把本文討論的原理應用於具有其他操作特性及/或高電阻值Rap與低電阻值Rp之間之其他關係的磁性穿隧接面結構。
請參閱第17圖，五個磁性穿隧接面結構149（在第17圖中被稱為電阻Hi-R1~Hi-R5）被初始化至非平行狀態並具有初始的電阻值Rap。因此，電阻電路200A的總電阻Rtotal（或等效電阻）在初始化後為5
Figure 02_image001
Rap=10Rp。
接續，在操作1)中，施加具有和第16A圖中所示之電流I（參見虛線箭頭）相同方向的第一電流至電阻電路200A。由於電阻電路200A的頭對頭配置態樣，第一電流在每一個奇數編號的磁性穿隧接面結構149（例如，電阻Hi-R1、Hi-R3、Hi-R5）上產生正電壓，並且在每一個偶數編號的磁性穿隧接面結構149（例如，電阻Hi-R2、Hi-R4）上產生負電壓。在第17圖的範例中，第一電流具有預定值，使得跨於各奇數編號之磁性穿隧接面結構149的電壓具有+0.6V的預定值，且跨於各偶數編號之磁性穿隧接面結構149的電壓具有-0.6V的預定值。由於+0.6的電壓大於第一閥值電壓Vsw1（例如，+0.5V），奇數編號之磁性穿隧接面結構149從非平行狀態切換至平行狀態（參見第15B圖）並具有低電阻值Rp。然而，因為跨於偶數編號之磁性穿隧接面結構149的電壓（例如，-0.6V）仍高於第二閥值電壓Vsw2（例如，-0.7V），偶數編號之磁性穿隧接面結構149維持在非平行狀態。因此，電阻電路200A此時具有三個具有低電阻值Rp的磁性穿隧接面結構以及兩個具有高電阻值Rap的磁性穿隧接面結構。基於此，電阻電路200A在步驟1)中的總電阻為3
Figure 02_image001
Rp+2
Figure 02_image001
Rap=7Rp。
接續，在操作2)中，提供第二電流至電阻電路200A，其中第二電流的流向相反於第16A圖中所示的電流I。第二電流具有預定值，並在每一奇數編號之磁性穿隧接面結構149上產生-0.6V的壓降以及在每一個偶數編號之磁性穿隧接面結構149上產生+0.6V的壓降。如此一來，偶數編號之磁性穿隧接面結構149從非平行狀態切換至平行狀態，並且奇數編號之磁性穿隧接面結構149維持在平行狀態。因此，電阻電路200A在操作2)中的總電阻為5Rp。
接續，在操作3)中，施加具有和第二電流相同方向但電流值較大的第三電流至電阻電路200A。第三電流具有預定電流值，其在每一奇數編號之磁性穿隧接面結構149上產生-0.8V的壓降以及在每一個偶數編號之磁性穿隧接面結構149上產生+0.8V的壓降。如此一來，奇數編號之磁性穿隧接面結構149從平行狀態切換至非平行狀態，且偶數編號之磁性穿隧接面結構149維持在平行狀態。因此，電阻電路200A在操作3)中的總電阻為3
Figure 02_image001
Rap+2
Figure 02_image001
Rp=8Rp。
接續，在操作4)中，施加具有和第16A圖中所示之電流I相同方向的第四電流至電阻電路200A。第四電流具有預定電流值，其在每一奇數編號之磁性穿隧接面結構149上產生+0.6V的壓降以及在每一個偶數編號之磁性穿隧接面結構149上產生-0.6V的壓降。如此一來，奇數編號之磁性穿隧接面結構149從非平行狀態切換至平行狀態，偶數編號之磁性穿隧接面結構149維持在平行狀態。因此，電阻電路200A在操作4)中的總電阻為5Rp。
接續，在操作5)中，施加具有和第16A圖中所示之電流I相同方向的第五電流至電阻電路200A。第五電流具有預定電流值，其在每一奇數編號之磁性穿隧接面結構149上產生+0.8V的壓降以及在每一個偶數編號之磁性穿隧接面結構149上產生-0.8V的壓降。如此一來，奇數編號之磁性穿隧接面結構149維持在平行狀態，偶數編號之磁性穿隧接面結構149從平行狀態切換至非平行狀態。因此，電阻電路200A在操作5)中的總電阻為3
Figure 02_image001
Rp+2
Figure 02_image001
Rap=7Rp。
接續，在操作6)中，施加具有方向相反於第16A圖中所示之電流I的第六電流至電阻電路200A。第六電流具有預定電流值，其在每一奇數編號之磁性穿隧接面結構149上產生-0.6V的壓降以及在每一個偶數編號之磁性穿隧接面結構149上產生+0.6V的壓降。如此一來，奇數編號之磁性穿隧接面結構149維持在平行狀態，偶數編號之磁性穿隧接面結構149從非平行狀態切換至平行狀態。因此，電阻電路200A在操作6)中的總電阻為5Rp。
如上方所述，透過施加電流的序列，第16A圖中的電阻電路200A之等效電阻可具有四個不同的值，例如10Rp、8Rp、7Rp以及5Rp。使用者可藉由施加上述之電流的序列來編程電阻電路200A並停在上述的任一步驟以在該步驟取得相應的等效電阻。
第18A圖顯示了根據一實施例之包含磁性穿隧接面之電阻電路200B的剖面圖。電阻電路200B可形成在例如，半導體裝置100C的邏輯區101B中。如第18A圖所示，電阻電路200B包含以頭對尾串聯配置態樣連接的五個磁性穿隧接面結構。第18A圖也顯示了流過電阻電路200B的磁性穿隧接面結構149之電流I（參見虛線箭頭）。注意，由於頭對尾配置態樣，磁性穿隧接面結構149的內部電流流向皆相同。第18B圖顯示了在第18A圖中電阻電路200B的等效示意圖，其中從第18A圖的左至右的五個磁性穿隧接面結構分別被稱為電阻Hi-R1~Hi-R5。
第19圖顯示了於一實施例中編程第18A圖之電阻電路200B的等效電阻的方法。請參閱第19圖，五個磁性穿隧接面結構149（在第19圖中被稱為電阻Hi-R1~Hi-R5）被初始化至非平行狀態並具有初始電阻值Rap。因此，電阻電路200B的總電阻Rtotal（或等效電阻）在初始化後為5
Figure 02_image001
Rap=10Rp。
接續，在操作1)中，施加具有和第18A圖中所示之電流I（參見虛線箭頭）相同方向的第一電流至電阻電路200B。由於電阻電路200B的頭對尾配置態樣，第一電流在每一個磁性穿隧接面結構149上產生正電壓。在第19圖的範例中，第一電流具有預定值，使得跨於各磁性穿隧接面結構149的電壓具有例如，+0.6V的預定值。由於+0.6的電壓大於第一閥值電壓Vsw1（例如，+0.5V），磁性穿隧接面結構149從非平行狀態切換至平行狀態（參見第15B圖）並具有低電阻值Rp。因此，電阻電路200B在操作1)中的總電阻為5Rp。
接續，在操作2)中，提供第二電流至電阻電路200B，其中第二電流的流向相反於第18A圖中所示的電流I。第二電流具有預定值，並在每一磁性穿隧接面結構149上產生-0.6V的壓降。由於-0.6V的電壓仍高於第二閥值電壓Vsw2（例如，-0.7V），磁性穿隧接面結構149維持在平行狀態。因此，電阻電路200B在操作2)中的總電阻仍為5Rp。
接續，在操作3)中，第三電流施加至電阻電路200B。第三電流如同第二電流在相同的方向流動但具有較大的值，從而在每一磁性穿隧接面結構149上實現了-0.8V的壓降。由於-0.8V的電壓低於第二閥值電壓Vsw2（例如，-0.7V），磁性穿隧接面結構149從平行狀態切換至非平行狀態。因此，電阻電路200B在操作3)中的總電阻為5
Figure 02_image001
Rap=10Rp。
接續，在操作4)中，第四電流施加至電阻電路200B。第三電流如同第18A圖所示的電流I在相同的方向流動，並且在每一磁性穿隧接面結構149上產生+0.6V的壓降。由於+0.6V的電壓高於第一閥值電壓Vsw1（例如，+0.5V），磁性穿隧接面結構149從非平行狀態切換至平行狀態。因此，電阻電路200B在操作4)中的總電阻為5Rp。
如上方所述，透過施加電流的序列，第18A圖中的電阻電路200B之等效電阻可具有兩個不同的值，例如10Rp以及5Rp。使用者可藉由施加上述之電流的序列來編程電阻電路200B並停在上述的任一步驟以在該步驟取得相應的等效電阻。
第20圖顯示了一些實施例之形成半導體裝置之方法1000的流程圖。應理解的是，第20圖中所示的實施例方法僅是多種可能實施例方法的範例。本發明所屬技術領域中具有通常知識者可理解到許多變化、替代和修改。舉例而言，如第20圖所示的各個步驟可以被增加、移除、替換、重新配置以及重複。
請參閱第20圖，在操作S1010，記憶體陣列形成在基板上，其中形成記憶體陣列包含形成第一磁性穿隧接面在基板上的第一介電層中。在操作S1020，電阻電路形成在基板上，其中形成電阻電路包含形成第二磁性穿隧接面在第一介電層中並電性耦合第二磁性穿隧接面以提供等效電阻。
對所揭露之實施利的變化是可能的，並且完全旨在包含在本揭露的範疇中。舉例而言，五個磁性穿隧接面結構顯示在第16A圖和第18A圖中作為範例。更多或少於五個磁性穿隧接面結構可能用於電阻電路（例如，200A、200B）。此外，儘管頭對頭串聯配置態樣、頭對尾串聯配置態樣以及平行配置態樣個別地顯示在不同的實施例中，使用本揭露的電阻電路可包含以任何合適的組合來進行耦接的磁性穿隧接面結構，例如頭對頭串聯配置態樣、頭對尾串聯配置態樣以及平行配置態樣的組合。此些和其他變體完全旨在包含在本揭露的範疇中。
實施例可實現優勢。舉例而言，藉由使用磁性穿隧接面裝置作為電阻，並且藉由在與磁性穿隧接面記憶體裝置相同的金屬層中形成磁性穿隧接面電阻裝置，所揭露的實施例顯著地降低了用以實現大電阻值的表面積，從而增加了半導體裝置的積體密度。此外，由於磁性穿隧接面電阻裝置可在和磁性穿隧接面記憶體裝置相同的製程步驟中形成，因此不需要額外的製程步驟去形成積體電阻，此降低了製造時間以及成本。由於其工作特性，磁性穿隧接面結構可耦合在一起以形成具有多階電阻值的電阻裝置，此為使用在不同應用中的電阻裝置提供了靈活性。
根據一實施例，半導體裝置包含：基板；記憶體陣列，位在基板上，記憶體陣列包含複數第一磁性穿隧接面，其中複數第一磁性穿隧接面位於基板上的第一介電層中；以及電阻電路，位於基板上，電阻電路包含複數第二磁性穿隧接面，其中複數第二磁性穿隧接面在第一介電層中。在一實施例中，複數第一磁性穿隧接面與複數第二磁性穿隧接面具有相同的結構。在一實施例中，各第一磁性穿隧接面用以儲存資料位元，且各第二磁性穿隧接面用以作為電阻。在一實施例中，複數第一磁性穿隧接面用以儲存彼此相互獨立的複數資料位元，且複數第二磁性穿隧接面電性耦合在一起以提供等效電阻給電阻電路。在一實施例中，等效電阻為可編程的且具有複數值。在一實施例中，各第一磁性穿隧接面耦合於記憶體陣列的位元線和記憶體陣列之相應電晶體的汲極之間，其中相應電晶體的閘極耦合至記憶陣列的字元線，且相應電晶體的源極耦合至記憶陣列的共用感應線。在一實施例中，複數第二磁性穿隧接面以串聯型式或並聯型式電性耦合。在一實施例中，相應電晶體的閘極是在基板上的層間介電層中，共用感應線是在位於層間介電層上並接觸於層間介電層的第一金屬間介電層中，且字元線是在位於第一金屬間介電層上並接觸於第一金屬間介電層的第二金屬間介電層中。在一實施例中，複數第二磁性穿隧接面是在第二金屬間介電層上的第三金屬間介電層中，且位元線是在第三金屬間介電層上的第四金屬間介電層中。在一實施例中，複數第二磁性穿隧接面以串聯型式電性耦合。在一實施例中，複數第二磁性穿隧接面以頭對尾配置態樣電性耦合，使得複數第二磁性穿隧接面的複數內部電流流向相同。在一實施例中，複數第二磁性穿隧接面以頭對頭配置態樣電性耦合，使得複數第二磁性穿隧接面的第一者之第一內部電流流向和複數第二磁性穿隧接面的第二者之第二內部電流流向相反，第二者相鄰於第一者。
根據一實施例，半導體裝置包含：記憶體陣列，位於半導體裝置的記憶體區中並包含複數第一磁性穿隧接面，其中複數第一磁性穿隧接面用以儲存複數資料位元；以及電阻電路，位於半導體裝置的邏輯區中並包含複數第二磁性穿隧接面，複數第二磁性穿隧接面電性耦合在一起以提供等效電阻，其中複數第一磁性穿隧接面與複數第二磁性穿隧接面設置在同一介電層中，介電層是在半導體裝置之基板上。在一實施例中，複數第一磁性穿隧接面與複數第二磁性穿隧接面具有相同的結構。在一實施例中，複數第二磁性穿隧接面以串聯型式或並聯型式電性耦合。在一實施例中，等效電阻是藉由提供通過複數第二磁性穿隧接面之複數電流的預定序列來進行編程。在一實施例中，複數電流的之預定序列的至少二電流流動於不同的方向。
根據一實施例，形成半導體裝置的方法包含：於基板上形成記憶體陣列，其中形成記憶體陣列包含形成複數第一磁性穿隧接面在基板上的第一介電層中；及於基板上形成電阻電路，其中形成電阻電路包含形成複數第二磁性穿隧接面在第一介電層中以及電性耦合複數第二磁性穿隧接面以提供電阻。在一實施例中，複數第一磁性穿隧接面與複數第二磁性穿隧接面是利用相同材料於同一製程步驟中形成。在一實施例中，方法更包含藉由提供通過複數第二磁性穿隧接面之複數電流的預定序列來設定電阻的值。
以上概述數個實施例之特徵，使得本發明所屬技術領域中具有通常之事者可以更加理解本揭露的面向。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本揭露為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並未悖離本揭露的精神與範疇，且他們能在不違背本揭露的精神與範疇下，做各式各樣的改變、取代和替換。
100:半導體裝置 100A:半導體裝置 100B:半導體裝置 100C:半導體裝置 100D:半導體裝置 101:基板 101A:記憶體區 101B:邏輯區 103A:電子組件 103B:電子組件 111:導電特徵 113:蝕刻停止層 120:介電層 121:阻障層 123:（底部）通孔 131:導電層 132:底部電極 133:導電層 137:磁性穿隧接面（層） 137A:釘扎層 137B:穿隧阻障層 137C:自由層 139:導電層 141:導電層 142:頂部電極 143:導電層 144:圖案化光罩層 145:間隔層 149:磁性穿隧接面結構 150:無氮抗反射層 151:介電層 152:介電層 153:蝕刻停止層 154:光阻層 155:導電特徵 155L:導電線 155V:通孔 156:導電特徵 163:導電特徵 163L:導電線 163V:通孔 200A:電阻電路 200B:電阻電路 801:片狀電阻 803:區域 1000:方法 1010、1020:操作 1300:記憶體陣列 1311:電晶體 1380:區域 BEVA:底部通孔 BL0:位元線 BL1:位元線 CSL:共用感應線 D:汲極區域 FL:自由層 H:偏移量 Hi-R1~Hi-R5:電阻 I:電流 ILD:層間介電層 IMD0~IMD6:金屬間介電層 IMDx+1:金屬間介電層 IMDx:金屬間介電層 IMDx-1:金屬間介電層 I(V+):正內部電流流向 I(V-):負內部電流流向 L:長度 M0H~M6H:導線 MD:源極/汲極接點 MTJ:磁性穿隧接面 P:距離 PL:釘扎層 PO:閘極結構 R:電阻裝置 Rap:高電阻值 Rp:低電阻值 Rtotal:總電阻 S:源極區域 TE:頂部電極 TEVA:頂部通孔 V0~V5:通孔 VD:通孔 Vsw1:第一閥值電壓 Vsw2:第二閥值電壓 W:寬度 WL0:字元線 WL1:字元線
根據以下詳細說明並配合閱讀附圖，可使本發明實施例的態樣獲致較佳的理解。須注意的是，根據業界的標準做法，圖式的各種特徵並未按照比例繪示。實際上，為了進行清楚的討論，特徵的尺寸可以經過任意的縮放。 第1圖至第7圖顯示了根據一實施例之處於各個製造階段之半導體裝置的剖面圖。 第8A圖顯示了一實施例之具有電阻的電路圖。 第8B圖顯示了一實施例之片式電阻的佈局。 第9A圖顯示了根據一實施例之包含電阻裝置之半導體裝置的剖面圖。 第9B圖顯示了根據一實施例之第9A圖中電阻裝置的佈局。 第10圖顯示了根據一實施例之半導體裝置的剖面圖。 第11圖顯示了根據一實施例之半導體裝置的剖面圖。 第12圖顯示了根據一實施例之半導體裝置的剖面圖。 第13圖顯示了根據一實施例之記憶體陣列的示意圖。 第14圖顯示了根據一實施例之第13圖中記憶體陣列的示意性剖面圖。 第15A圖顯示了一些實施例中之磁性穿隧接面的內部電流流向。 第15B圖顯示了一些實施例之磁性穿隧接面的操作特性。 第16A圖顯示了一實施例之包含磁性穿隧接面之電阻電路的剖面圖。 第16B圖顯示了一實施例之第16A圖中電阻電路的示意圖。 第17圖顯示了一實施例之編程第16A圖中電阻電路之等效電阻的方法。 第18A圖顯示了根據一實施例之包含磁性穿隧接面之電阻電路的剖面圖。 第18B圖顯示了一實施例之第18A圖中電阻電路的示意圖。 第19圖顯示了一實施例之編程第18A圖中電阻電路之等效電阻的方法。 第20圖顯示了一些實施例之形成半導體裝置之方法的流程圖。
無
100:半導體裝置
101A:記憶體區
101B:邏輯區
111:導電特徵
113:蝕刻停止層
120:介電層
149:磁性穿隧接面結構
151:介電層
153:蝕刻停止層
155:導電特徵
155L:導電線
155V:通孔
163:導電特徵
163L:導電線
163V:通孔
IMDx+1:金屬間介電層
IMDx:金屬間介電層
IMDx-1:金屬間介電層

Claims (20)

  1. 一種半導體裝置，包含： 一基板； 一記憶體陣列，位於該基板上，該記憶體陣列包含複數第一磁性穿隧接面，其中該些第一磁性穿隧接面位於該基板上的一第一介電層中；及 一電阻電路，位於該基板上，該電阻電路包含複數第二磁性穿隧接面，其中該些第二磁性穿隧接面在該第一介電層中。
  2. 如請求項1所述的半導體裝置，其中該些第一磁性穿隧接面與該些第二磁性穿隧接面具有相同的結構。
  3. 如請求項1所述的半導體裝置，其中各該第一磁性穿隧接面用以儲存一資料位元，且各該第二磁性穿隧接面用以作為一電阻。
  4. 如請求項3所述的半導體裝置，其中該些第一磁性穿隧接面用以儲存彼此相互獨立的複數資料位元，且該些第二磁性穿隧接面電性耦合在一起以提供一等效電阻給該電阻電路。
  5. 如請求項4所述的半導體裝置，其中該等效電阻為可編程的且具有複數值。
  6. 如申請專利範圍第1項所述的半導體裝置，其中各該第一磁性穿隧接面耦合於該記憶體陣列的一位元線和該記憶體陣列之一相應電晶體的汲極之間，其中該相應電晶體的閘極耦合至該記憶陣列的一字元線，且該相應電晶體的源極耦合至該記憶陣列的一共用感應線。
  7. 如請求項6所述的半導體裝置，其中該些第二磁性穿隧接面以串聯型式或並聯型式電性耦合。
  8. 如請求項6所述的半導體裝置，其中該相應電晶體的該閘極係在該基板上的一層間介電層中，該共用感應線係在位於該層間介電層上並接觸於該層間介電層的一第一金屬間介電層中，且該字元線係在位於該第一金屬間介電層上並接觸於該第一金屬間介電層的一第二金屬間介電層中。
  9. 如請求項8所述的半導體裝置，其中該些第二磁性穿隧接面係在該第二金屬間介電層上的一第三金屬間介電層中，且該位元線係在該第三金屬間介電層上的一第四金屬間介電層中。
  10. 如請求項1所述的半導體裝置，其中該些第二磁性穿隧接面以串聯型式電性耦合。
  11. 如請求項10所述的半導體裝置，其中該些第二磁性穿隧接面以頭對尾配置態樣電性耦合，使得該些第二磁性穿隧接面的複數內部電流流向相同。
  12. 如請求項10所述的半導體裝置，其中該些第二磁性穿隧接面以頭對頭配置態樣電性耦合，使得該些第二磁性穿隧接面的一第一者之第一內部電流流向和該些第二磁性穿隧接面的一第二者之一第二內部電流流向相反，該第二者相鄰於該第一者。
  13. 一種半導體裝置，包含： 一記憶體陣列，位於該半導體裝置的一記憶體區中並包含複數第一磁性穿隧接面，其中該些第一磁性穿隧接面用以儲存複數資料位元；及 一電阻電路，位於該半導體裝置的一邏輯區中並包含複數第二磁性穿隧接面，該些第二磁性穿隧接面電性耦合在一起以提供一等效電阻，其中該些第一磁性穿隧接面與該些第二磁性穿隧接面設置在同一介電層中，該介電層係在該半導體裝置之一基板上。
  14. 如請求項13所述的半導體裝置，其中該些第一磁性穿隧接面與該些第二磁性穿隧接面具有相同的結構。
  15. 如請求項13所述的半導體裝置，其中該些第二磁性穿隧接面以串聯型式或並聯型式電性耦合。
  16. 如請求項15所述的半導體裝置，其中該些第二磁性穿隧接面以串聯型式電性耦合，其中二相鄰磁性穿隧接面的複數內部電流流向彼此不同。
  17. 如請求項13所述的半導體裝置，其中該等效電阻係藉由提供通過該些第二磁性穿隧接面之複數電流的一預定序列來進行編程。
  18. 一種形成一半導體裝置的方法，該方法包含： 於一基板上形成一記憶體陣列，其中形成該記憶體陣列包含形成複數第一磁性穿隧接面在該基板上的一第一介電層中；及 於該基板上形成一電阻電路，其中形成該電阻電路包含形成複數第二磁性穿隧接面在該第一介電層中以及電性耦合該些第二磁性穿隧接面以提供一電阻。
  19. 如請求項18所述的方法，其中該些第一磁性穿隧接面與該些第二磁性穿隧接面係利用相同材料於同一製程步驟中形成。
  20. 如請求項18所述的方法，更包含藉由提供通過該些第二磁性穿隧接面之複數電流的一預定序列來設定該電阻的值。
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