TWI822076B

TWI822076B - 記憶體裝置及其製造方法

Info

Publication number: TWI822076B
Application number: TW111120530A
Authority: TW
Inventors: 朱奕丞; 林仲德; 鄭凱文; 蔡瀚霆; 蔡榮贊; 戴寶羿; 黃建樺
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2021-06-17
Filing date: 2022-06-02
Publication date: 2023-11-11
Also published as: US20220406992A1; CN217847958U; TW202315113A

Abstract

本揭露一些實施例係有關於一種記憶體裝置。上述記憶體裝置包括含有具金屬線之金屬間介電層的基板、位於基板上方的介電層、穿過介電層並與金屬線接觸的底部電極通孔、位於底部電極通孔上方的底部電極、位於底部電極上方的磁穿隧接面(MTJ)元件、以及位於MTJ元件上方的頂部電極。底部電極之直接位於底部電極通孔上方的中央部分厚於底部電極的邊緣部分。

Description

記憶體裝置及其製造方法

本揭露係有關於一種半導體裝置，特別係有關於一種具有磁性隨機存取記憶體(MRAM)裝置之陣列的半導體裝置。

半導體積體電路(integrated circuit, IC)工業已經歷了指數性的成長。技術在IC材料與設計上的進步已經產生了好幾世代的IC，其中每一世代都具有比先前世代更小且更複雜的電路。在IC進化的過程中，功能密度(即：每單位晶片面積之互連裝置的數量)通常會增加，同時幾何尺寸(即：使用製造製程所能創建的最小組件(或線段))則會減少。這種微縮過程通常藉由增加生產效率以及降低相關成本來提供益處。這種微縮也增加了處理與製造IC的複雜性。

在一些IC設計與製造中，其中一個進步是發展了非揮發性記憶體(non-volatile memory, NVM)，特別是磁性隨機存取記憶體(magnetic random-access memory, MRAM)。在一些實施例中，MRAM能夠提供與揮發性之靜態隨機存取記憶體(static random-access memory, SRAM)相提並論的性能，並且以低於揮發性之動態隨機存取記憶體(dynamic random-access memory, DRAM)的功耗得到足以分庭抗禮的密度。相較於NVM快閃記憶體，MRAM能夠提供更快的存取速度，並且隨著時間推移所受的劣化較少。MRAM單元由磁穿隧接面(magnetic tunneling junction, MTJ)形成，MTJ包括複數薄膜，包含藉由薄的絕緣阻障(barrier)層所分隔的兩個鐵磁(ferromagnetic)層，它們由電子在兩個鐵磁層之間穿過絕緣阻障層的穿隧來操作。MTJ的複數薄膜需要保持平整以確保MRAM的性能，但這些薄膜下方的金屬通孔可能會導致薄膜起伏並降低MRAM的性能。因此，儘管現行用於形成MRAM裝置的方法通常已足以滿足其預期目的，但它們並非在所有方面都是完全令人滿意的。

本揭露實施例提供一種記憶體裝置的製造方法。上述記憶體裝置的製造方法包括在基板上方形成介電層，基板在其中具有金屬線、在介電層中形成通孔孔洞，進而曝露金屬線、在通孔孔洞中以及介電層的頂部表面上方沉積填充金屬、對填充金屬執行第一化學機械研磨(CMP)製程，進而曝露介電層的頂部表面、對填充金屬的頂部表面執行表面處理，進而形成填充金屬的凹面頂部表面，其中表面處理不同於第一CMP製程、在填充金屬的凹面頂部表面上方形成底部電極層，使得底部電極層具有厚於週邊部分的中央部分、在底部電極層上方形成記憶體堆疊、在記憶體堆疊上形成頂部電極層、以及圖案化頂部電極層、記憶體堆疊以及底部電極層，進而形成記憶體單元。

本揭露實施例提供一種記憶體裝置的製造方法。上述記憶體裝置的製造方法包括提供基板、在基板上形成介電層、在介電層中形成通孔孔洞、在通孔孔洞中與介電層上方沉積第一金屬層、對第一金屬層執行第一平坦化製程，進而曝露介電層的頂部表面並且在通孔孔洞中形成金屬通孔，其中金屬通孔的頂部表面是凸面的、對金屬通孔的頂部表面執行表面處理製程，其中金屬通孔的頂部表面在執行表面處理製程之後呈凹面、在金屬通孔以及介電層上方沉積第二金屬層、以及對第二金屬層執行第二平坦化製程，其中第二金屬層之直接位於金屬通孔上方的部分，厚於第二金屬層的其他部分。

本揭露實施例提供一種記憶體裝置。上述記憶體裝置包括包含具有金屬線之金屬間介電層的基板、位於基板上方的介電層、穿過介電層並與金屬線接觸的底部電極通孔、位於底部電極通孔上方的底部電極，其中底部電極之直接位於底部電極通孔上方的中央部分厚於底部電極的邊緣部分、位於底部電極上方的磁穿隧接面(MTJ)元件、以及位於MTJ元件上方的頂部電極。

以下之揭露提供許多不同實施例或範例，用以實施本揭露之不同特徵。本揭露之各部件及排列方式，其特定範例敘述於下以簡化說明。理所當然的，這些範例並非用以限制本揭露。舉例來說，若敘述中有著第一特徵成形於第二特徵之上或上方，其可能包含第一特徵與第二特徵以直接接觸成形之實施例，亦可能包含有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵間並非直接接觸之實施例。此外，本揭露可在多種範例中重複參考數字及/或字母。該重複之目的係為簡化及清晰易懂，且本身並不規定所討論之多種實施例及/或配置間之關係。

進一步來說，本揭露可能會使用空間相對術語，例如「在…下方」、「下方」、「低於」、「在…上方」、「高於」及類似詞彙，以便於敘述圖式中一個元件或特徵與其他元件或特徵間之關係。除了圖式所描繪之方位外，空間相對術語亦欲涵蓋使用中或操作中之裝置其不同方位。設備可能會被轉向不同方位(旋轉90度或其他方位)，而此處所使用之空間相對術語則可相應地進行解讀。再進一步來說，當一數字或數字範圍被以「約」、「大約」等用語進行描述時，除非另有說明，否則此用語根據本揭露所屬技術領域具通常知識者的理解涵蓋所述數字之特定變動(例如+/-10%或其他變化)內的數字。舉例來說，用語「約5奈米(nm)」可以涵蓋自4.5nm至5.5nm、自4.0nm至5.0nm等的尺寸範圍。

本揭露係有關於半導體裝置及其製造方法。具體來說，本揭露係有關於提供一種具有磁性隨機存取記憶體(MRAM)裝置(或單元)之陣列的半導體裝置，其中磁穿隧接面(MTJ)下方之底部電極通孔(BEVA)被形成為具有凹面的頂部表面。凹面頂部表面使得沉積於其上的底部電極在BEVA正上方具有較厚的部分，厚於底部電極的其他部分。底部電極之較厚的部分增加了製程窗口，以確保底部電極平坦的頂部表面，這降低了形成MTJ的波浪層(wavy layer)(薄膜)的風險。

在一些實施例中，MRAM裝置被提供於半導體裝置的記憶體裝置區域(或MRAM區域)中，而邏輯裝置被提供於半導體裝置的邏輯裝置區域(或邏輯區域)中。記憶體裝置區域可包括設置於列(row)與行(column)中的MRAM裝置陣列。在同一列中的MRAM裝置連接至共同字元線，而在同一行中的MRAM裝置連接至共同位元線。陣列可連接至邏輯區域中的邏輯裝置，並由邏輯區域中的邏輯裝置所控制。

本揭露的MRAM裝置可被形成在半導體結構上方，其中半導體結構包括半導體基板。在半導體基板上方可形成某些裝置，例如具有相關之閘極、源極與汲極的場效電晶體(field effect transistors, FET)。亦可在半導體結構上設置多層互連(multi-layer interconnect, MLI)的一或多個薄層，MLI包括水平延伸的導線(例如：金屬化層)以及垂直延伸的導電通孔。MLI可以互連形成於基板上的一或多個裝置(例如：FET)。在一個實施例中，MLI的至少一個金屬化層被形成在半導體結構上，而MLI的其他金屬化層則可在如同下文所述般製造MRAM裝置之後再行形成(例如：形成於上方)。換句話說，MRAM裝置被設置在MLI的金屬化層內。

第1A圖及第1B圖顯示了具有MRAM陣列20之半導體裝置10的透視圖。具體來說，第1A圖顯示了MRAM陣列20的建置區塊(building block)，也就是具有MTJ 40(或稱MTJ堆疊40)的MRAM單元30。MTJ 40包括上方磁板(magnetic plate)42(或稱為頂部磁板)與下方磁板44(或稱為底部磁板)，它們由薄的絕緣層46所分隔，其中薄的絕緣層46亦稱為穿隧阻障層(tunnel barrier layer)。兩個磁板中的一者(例如：下方磁板44)包括被釘扎到反鐵磁(antiferromagnetic)層(稱為致釘扎層(pinning layer))的磁性層(因此稱為釘扎層(pinned layer)或參考層(reference layer))，而另一個磁板(例如：上方磁板42)為「自由」磁性層(亦稱為自由層)，其本身具有可以改變為兩個或更多個數值中的一者的磁場，以儲存兩個或更多個對應的資料狀態。第1B圖顯示了MRAM陣列20，MRAM陣列20包括M列(字元)與N行(位元)的MRAM單元30。每個MRAM單元30包括一個MTJ 40。字元線WL ₁、WL ₂、...、WL _M延伸橫越MRAM單元30之對應的列，而位元線BL ₁、BL ₂、...、BL _N沿著MRAM單元30的行延伸。

MTJ 40以穿隧磁阻(tunnel magnetoresistance, TMR)在上方磁板42與下方磁板44上儲存磁場。對於足夠薄的絕緣層46(例如：約10nm或更低的厚度)，電子可以從上方磁板42穿隧到下方磁板44。可以用許多種方式將資料寫入至單元中。在一種方法中，使電流穿過上方磁板42與下方磁板44之間，這感應出儲存在自由層(例如：上方磁板42)中的磁場。在另一種方法中，則是利用了自旋轉移矩(spin-transfer-torque, STT)，其中自旋對準(spin- aligned)或極化電子流(polarized electron flow)被使用以相對於參考層改變自由層內的磁場。可以使用其他方法來寫入資料。然而，所有的資料寫入方法都包括相對於參考層改變自由層內的磁場。

由於磁穿隧效應，MTJ 40的電阻根據儲存在上方磁板42與下方磁板44中的磁場而改變。舉例來說，當上方磁板42與下方磁板44的磁場對齊(或是在相同的方向上)時，MTJ 40處於低電阻狀態(即：邏輯「0」狀態)。當上方磁板42與下方磁板44的磁場方向相反時，MTJ 40處於高電阻狀態(即：邏輯「1」狀態)。上方磁板42的磁場方向，可藉由使電流流經MTJ 40來改變。藉由量測上方磁板42與下方磁板44之間的電阻，耦接至MTJ 40的讀取電路可以辨明「0」與「1」的狀態。第1A圖進一步顯示了MTJ 40的上方磁板42耦接到位元線、MTJ 40的下方磁板44耦接至電晶體結構50中電晶體的源極(或汲極)、電晶體的汲極(或源極)耦接到選擇線(select line, SL)、以及電晶體的閘極耦接至字元線(WL)。MTJ 40可經由位元線、字元線以及選擇線進行存取(例如：讀取或寫入)。因為MTJ 40利用磁化來儲存二進制數位化資訊，因此存在一個風險，也就是圖案化MTJ堆疊期間作為副產物的金屬粒子可能會重新沉積在MTJ 40的側壁上，並使上方磁板42與下方磁板44短路。本揭露的其中一個目的便是提供一種結構極其方法，可以保護MTJ 40免受其側壁上之再沉積材料的高風險。

第2圖係根據一個實施例所示，用於形成具有整合之MRAM陣列與邏輯裝置的半導體裝置200之方法100的流程圖。半導體裝置200的許多態樣，與第1A圖及第1B圖所示之半導體裝置10的態樣相同或相似。所提供的半導體裝置200係用於說明之目的，且沒有必要將本揭露的實施例限制為任何數量的裝置、任何數量的區域、或者是任何結構或區域的配置。進一步地，半導體裝置200可為積體電路(IC)之製程期間所製造的中間裝置。方法100僅僅是一個範例，且並非旨於將本揭露限制在申請專利範圍中所明確記載的範圍之外。附加的操作可被提供於方法100之前、之中或者是之後，且對於方法的附加實施例，所述的一些操作可被取代、消除或是調動。下文結合第3圖至第23圖對方法100進行描述，第3圖至第23圖顯示了在根據方法100的製造操作期間，半導體裝置200的各種截面圖。

在操作102中，方法100(第2圖)提供或被提供有具有半導體基板202的半導體裝置200，如第3圖所示。在一些實施例中，半導體基板202可以是但不限於矽基板(例如：矽晶圓)。替代性地，半導體基板202包括另一種元素半導體，例如鍺；包括化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；包括合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。在又一個替代性實施例中，半導體基板202為絕緣層上半導體(semiconductor on insulator, SOI)。在其他的替代性實施例中，半導體基板202可包括經摻雜的磊晶層、梯度(gradient)半導體層及/或覆蓋不同類型之另一個半導體層的半導體層，例如矽鍺層上的矽層。半導體基板202可進一步包括被動元件及主動元件，其中被動元件例如電阻器、電容器以及電感器，而主動元件例如p型場效電晶體(PFET)、n型場效電晶體(NFET)、諸如鰭式場效電晶體(FinFET)的多重閘極FET、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistor, MOSFET)、互補式金屬氧化物半導體(complementary metal-oxide semiconductor, CMOS)電晶體、雙極性電晶體、高壓電晶體、高頻電晶體、其他記憶體單元、及其組合。在一些實施例中，半導體基板202中的電晶體可為平面電晶體或是非平面電晶體，例如FinFET或閘極全環(gate-all-around, GAA)電晶體。

半導體裝置200進一步包括互連結構204，互連結構204具有擁有擁有金屬化圖案208(例如：金屬線)的層間介電(inter-layer dielectric, ILD)層206或是金屬間介電(inter- metal dielectric, IMD)層。ILD層206可為氧化矽、氟化石英玻璃(FSG)、碳摻雜之氧化矽、正矽酸乙酯(tetra-ethyl-ortho- silicate, TEOS)形成的氧化物、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、Black Diamond®(加利福尼亞州聖塔克拉拉的應用材料公司)、非晶氟化碳、低k值介電材料等，或其組合。金屬化圖案208可為鋁、鋁合金、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢等，及/或其組合。金屬化圖案208與ILD層206的形成，可為雙鑲嵌(dual-damascene)製程及/或單鑲嵌製程。

在操作104中，方法100(第2圖)於互連結構204上方沉積多種介電層210、212及214，如第4圖所示。在一個實施例中，介電層210可包括一或多種介電材料，例如Si ₃N ₄、SiON、SiC、SiCN或其組合，並且可以使用物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或是其他合適的製程，將介電層210沉積到處於約12nm至約20nm範圍內的厚度。在一個實施例中，介電層212包括基於金屬的介電材料，例如氧化鋁，並且可以使用CVD、ALD或是其他合適的製程將介電層212沉積到處於約2nm至約6nm範圍內的厚度。在一個實施例中，介電層214包括基於氧化矽的介電材料，例如未摻雜的矽酸鹽玻璃(USG)，並且可以使用CVD、PVD或是其他合適的製程將介電層214沉積到處於約40nm至約100nm範圍內的厚度。通孔孔洞216被形成為進入介電層214、212及210中，以曝露金屬化圖案208的頂部表面。通孔孔洞216的形成可以使用包含黃光微影製程與蝕刻製程的多種製程。舉例來說，黃光微影製程可被用於形成蝕刻遮罩，並經由蝕刻遮罩對介電層214、212及210進行蝕刻以形成通孔孔洞216，並且在之後移除蝕刻遮罩。

在操作106中，方法100(第2圖)於通孔孔洞216中沉積阻障層218並在阻障層218上沉積填充金屬220，如第5圖所示。阻障層218可包括諸如Co的磁性材料，或是諸如氮化鈦、氮化鉭或是其他合適之導電擴散阻障層的非磁性材料，並且可以使用ALD、PVD、CVD或是其他合適的沉積方法進行沉積。於所示實施例中，阻障層218被毯覆地(blanket)沉積在介電層214的頂部表面、通孔孔洞216的側壁、以及金屬化圖案208之曝露的頂部表面上，以形成實質上順應性的(conformal)薄層。用語「實質上順應性的」表示不同表面上方之沉積層的厚度所具有的差異，小於約10個百分點。填充金屬220可包括諸如Co的磁性材料，或者是諸如鎢、鈦、鉭、氮化鎢、氮化鈦、氮化鉭、其組合或是其他合適之金屬或金屬化合物的非磁性材料，並且可以使用CVD、PVD、ALD、電鍍或是其他合適的沉積方法進行沉積。填充金屬220填滿通孔孔洞216。

在操作108中，方法100(第2圖)對填充金屬220以及阻障層218執行平坦化製程，例如第一化學機械研磨(chemical mechanical planarization, CMP)製程，進而從介電層214的頂部表面移除多餘的材料，如第6圖所示。阻障層218與填充金屬220的剩餘部分共同定義了底部電極通孔(BEVA)222。第7圖顯示了第一CMP製程。半導體裝置200被放置在研磨墊(polish pad)310上，其中前表面(第6圖中半導體裝置200的頂部表面)面對並接觸研磨墊310。漿料(slurry)320被施加到研磨墊310上。半導體裝置200在研磨墊310上被環繞地(around)旋轉與移動，並施加力330以將半導體裝置200壓在研磨墊310上。漿料320可包括諸如氧化鋁的一些顆粒以用於研磨。儘管漿料320的材料成分通常是將目標放在達成均勻的研磨速率以研磨金屬材料(在填充金屬220與阻障層218中)以及介電層214中的介電材料，但介電層214可能遭受比填充金屬220與阻障層218更高的CMP移除速率。具體來說，於所繪實施例中，漿料320可以進一步包括抑制劑(inhibitor)，例如包含官能基COOH的化學物質，以減少對填充金屬220的金屬腐蝕，這導致了在第一CMP製程期間較低的金屬移除速率。抑制劑可包括一些含碳的有機化合物。

回來參照第6圖，作為第一CMP製程的結果，BEVA 222具有凸面的(convex)頂部表面。BEVA 222的最頂部部分能夠以距離h1高於介電層214的頂部表面，距離h1的範圍可自約5埃(Å)到約30埃。如果不對BEVA 222進行進一步的處理，則底部電極層將被形成在BEVA 222上方，並且在底部電極平坦化製程中被研磨以為後續沉積的MTJ薄層(薄膜)提供平坦的表面。然而，由於BEVA 222之凸面的頂部表面，底部電極層直接位於BEVA 222上方的部分將會比其他部分更薄。倘若底部電極層之較薄的部分不夠厚，則底部電極平坦化製程期間的蝕刻損失可能會產生細孔(pore)，並曝露細孔下方的BEVA。在底部電極平坦化製程或是清潔製程中所使用的漿料，可能會在隨後經由這些細孔掘入(recess)BEVA，並產生波浪形的表面，這對於MTJ薄膜的沉積並不適當。如同下文更加詳細地解釋的，對BEVA 220的頂部表面施加進一步的處理，以形成凹面的(concave)頂部表面。

在操作110中，方法100(第2圖)執行表面處理來進一步掘入BEVA 222的頂部表面，以形成凹面的頂部表面。在一些實施例中，表面處理為針對填充金屬220的第二CMP製程，進而從填充金屬220的頂部表面移除金屬材料的頂部部分。於如第8圖所示之所繪實施例中，阻障層218之與填充金屬220相鄰的頂部部分同樣被掘入，使得與填充金屬220接合(interface)的內部側壁低於與介電層214接合的外部側壁。阻障層218之與介電層214相鄰的頂部部分，實質上與介電層214共平面。被掘入的填充金屬220具有標示為R的邊緣至中心距離(例如：俯視圖中平板的半徑)，邊緣至中心距離R的範圍可自約3nm到約30nm。以介電層214之頂部表面為基準的凹面頂部表面的深度h2，可處於約5埃至約30埃的範圍內。在一些實施例中，深度h2對邊緣至中心距離R(h2/R)的比值處於約0.1至約1.0的範圍內。如果h2/R的比值小於0.1，則將被形成在BEVA 222正上方之底部電極層的部分，將不具有足夠的厚度以避免在隨後的底部電極平坦化製程中曝露BEVA 222。如果h2/R的比值大於1.0，則凹槽將會過深，無法均勻沉積將要形成之底部電極層的金屬材料。

第9圖顯示了第二CMP操作。半導體裝置200被放置於研磨墊312上，其中前表面面對並接觸研磨墊312。在一些實施例中，研磨墊312所具有的硬度，不同於第一CMP製程中所使用的研磨墊310。研磨墊312可以硬於研磨墊310。半導體裝置200在研磨墊312上被環繞地旋轉與移動，並施加力332以將半導體裝置200壓在研磨墊312上。在一些實施例中，力332所具有的強度，不同於第一CMP製程中所使用的力330。由於施加到研磨墊312上的漿料332更強，因此力332可以弱於力330，或甚至是實質上並未施加力。漿料322可以包括諸如氧化鋁的一些顆粒以用於研磨。漿料322的材料成分不同於第一CMP製程中所使用的漿料320，因為漿料322的目標是更高的填充金屬220的移除速率。在一些實施例中，漿料322包括氧化與蝕刻劑(oxidation-and-etching agent)，氧化與蝕刻劑實質上並未包含在漿料320中。氧化與蝕刻劑能夠氧化填充金屬220的頂部表面，並且還能夠蝕刻氧化副產物。在一些實施例中，氧化與蝕刻劑包括可溶於水的漂白劑(bleach)。在一些範例性實施例中，氧化與蝕刻劑為含氯及氧的化學品，此化學品可包括HClO、NaClO、KClO、CaClO等。在進一步的實施例中，氧化與蝕刻劑在漿料322中的重量百分比(weight percentage)，介於約0.5％與約3％之間。如果此比率低於0.5%，則凹面頂部表面可能無法達到足夠的深度h2，使得將被形成之底部電極層位於BEVA 222正上方的部分，將不具有足夠的厚度以避免在底部電極平坦化製程中曝露BEVA 222。如果此比率在3％以上，則凹面頂部表面可能會太深，無法均勻沉積將形成之底部電極層的金屬材料。再度參照第8圖，在第二CMP製程之後，填充金屬220中之金屬材料的一些氧化物粒子223可能會殘留在凹面頂部表面上，並隨後以奈米島(nanoscale island)的形式在填充金屬220與將形成的底部電極之間堆疊。

參照第10圖。在一些實施例中，操作110中的表面處理為回蝕刻製程350，用於掘入填充金屬220。回蝕刻製程350對填充金屬220具有選擇性，而阻障層218與介電層214則可以實質上保持完整。在一些實施例中，回蝕刻製程350可包括乾式蝕刻製程，使用氧氣、氮氣、含氟氣體(例如：CF ₄、SF ₆、CH ₂F ₂、CHF ₃及/或C ₂F ₆)、含氯氣體(例如：Cl ₂、CHCl ₃、CCl ₄及/或BCl ₃)、含溴氣體(例如：HBr及/或CHBr ₃)、含碘氣體、其他合適的氣體及/或電漿、及/或其組合。在一些實施例中，回蝕刻製程350可為濕式蝕刻製程，包括氫氧化銨(NH ₄OH)、氟化氫(HF)、過氧化氫(H ₂O ₂)、或其組合。在如第10圖所示之所繪實施例中，於操作110結束時，阻障層218具有自介電層214之頂部表面向外突出的最頂部部分，而填充金屬220的邊緣部分甚至以距離h3低於介電層214的頂部表面。距離h3的範圍可自約3埃到約10埃。

在後續的圖式中，解釋了在形成第8圖所示的結構之後的製造操作。然而，相同的操作同樣可以應用於如第10圖所示的結構。

在操作112中，方法100(第2圖)於BEVA 222上方以及介電層214上方毯覆地沉積底部電極層224。具體來說，底部電極層224電性連接至BEVA 222。根據本揭露的一些實施例，底部電極層224被形成為毯覆層，並且可以使用CVD、PVD、電化學鍍(electro-chemical plating, ECP)、無電電鍍(electroless plating)或是其他合適的沉積方法來形成。底部電極層224的材料可包括Cu、Al、Ti、Ta、W、Pt、Ni、Cr、Ru、TiN、TaN、其組合、及/或其多層。在一些實施例中，底部電極層224可被形成為具有處於約1nm至約8nm範圍內的厚度。操作112進一步執行底部電極平坦化製程，例如CMP製程，以平坦化底部電極層224的頂部表面。藉此方式，所獲得的底部電極層224在BEVA 222上方具有較大的厚度，大於在介電層214上方的厚度。這是因為BEVA 222具有低於介電層214之頂部表面的凹面頂部表面。並且，所獲得的底部電極層224具有與BEVA 222之凹面表面接合的凸面表面。如上所述，在界面處可能會有填充金屬220的一些金屬氧化物粒子以奈米島的形式存在。底部電極層224在BEVA 222上方之較大的厚度，於底部電極CMP製程期間保護下方的BEVA 222免於意外地曝露，這藉由確保用於後續形成MTJ的平坦頂部表面來增加製程窗口。

在一些實施例中，底部電極層224可為多層結構，如第12圖及第13圖所示。舉例來說，底部電極層224可以是雙層的。在一些實施例中，底部電極層224包括TiN層226以及TiN層226上方的TaN層228。在一些實施例中，TiN層226的厚度處於約20埃至約40埃的範圍內。在一些實施例中，TaN層228的厚度處於約30埃至約50埃的範圍內。在一些實施例中，TiN層226被沉積在介電層214與BEVA 222上，然後對沉積後的TiN層226的頂部表面進行平坦化，且接著在TiN層226之平坦化的頂部表面上沉積TaN層228，如第12圖所示。在一些實施例中，TiN層226被毯覆地沉積以形成實質上順應性的薄層，並接著在TiN層226的凹面頂部表面上沉積TaN層228，隨後對沉積的TaN層228的頂部表面進行平坦化，如第13圖所示。

在操作114中，方法100(第2圖)在底部電極層224上方形成磁穿隧接面(MTJ)層堆疊230。MTJ層堆疊230包括在底部電極層224上方依序形成的種晶(seed)層232、鐵磁釘扎層234、穿隧層236、鐵磁自由層238以及覆蓋(capping)層240。種晶層232可包括Ta、TaN、Cr、Ti、TiN、Pt、Mg、Mo、Co、Ni、Mn或其合金，並且用於促進覆蓋於上方之薄層中的平滑(smooth)與均勻的晶粒(grain)結構。在一些實施例中，種晶層232所具有的厚度可處於約10埃至約30埃的範圍內。鐵磁釘扎層234可由反鐵磁(anti- ferromagnetic, AFM)層以及AFM層上方的釘扎鐵電層形成。AFM層被用於釘扎或固定覆蓋於上方之釘扎鐵電層的磁方向。舉例來說，鐵磁釘扎層234可由鐵電金屬或合金(例如：Co、Fe、Ni、B、Mo、Mg、Ru、Mn、Ir、Pt或其合金)形成。

穿隧層236被形成在鐵磁釘扎層234上方。穿隧層236足夠薄，使得當偏壓電壓被施加到從MTJ層堆疊230圖案化後所獲得的MTJ堆疊上時，電子能夠穿過穿隧層236進行穿隧。在一些實施例中，穿隧層236包括氧化鎂(MgO)、氧化鋁(Al ₂O ₃)、氮化鋁(AlN)、氮氧化鋁(AlON)、氧化鉿(HfO ₂)或氧化鋯(ZrO ₂)，或其組合。穿隧層236的範例性形成方法包括濺鍍(sputtering)、PVD、ALD等。

仍舊參照第14圖，鐵磁自由層238被形成在穿隧層236上方。鐵磁自由層238的磁矩(magnetic moment)方向並未被釘扎，因為不存在相鄰於鐵磁自由層238的反鐵磁材料。因此，此鐵磁自由層238的磁方向是可以調整的，故鐵磁自由層238被視為自由層。在一些實施例中，鐵磁自由層238的磁矩方向可以自由旋轉，平行於或反平行於鐵磁釘扎層234之磁矩的被釘扎方向。鐵磁自由層238可包括鐵磁材料，類似於鐵磁釘扎層234中的材料。在一些實施例中，鐵磁自由層238包括Co、Fe、B、Mo或其組合。鐵磁自由層238的範例性形成方法包括濺鍍、PVD、ALD等。鐵磁釘扎層234、穿隧層236以及鐵磁自由層238的總厚度，處於自約200埃至約250埃的範圍內。

覆蓋層240被沉積在鐵磁自由層238上方。覆蓋層240可包括Ta、Co、B、Ru、Mo、MgO、AlO或其組合。在一些實施例中，覆蓋層240的厚度處於自約20埃至約40埃的範圍內。覆蓋層240可藉由PVD或是替代性地以其他合適的製程進行沉積。

在操作116中，方法100 (第2圖)於MTJ層堆疊230上方形成頂部電極層250。根據本揭露的一些實施例，頂部電極層250被形成為毯覆層，並且可以使用CVD、PVD、ECP、無電電鍍或是其他合適的沉積方法來形成。頂部電極層250的材料可包括鋁、鈦、鉭、鎢等、其合金、及/或其多層。頂部電極層250可在後續對MTJ層堆疊230進行圖案化時作為硬遮罩，並且可以包括由TiN、Ta、TaN、Ti、Ru、W、Si、其合金及/或其多層所形成的導電層。在一些實施例中，頂部電極層250可被形成為具有處於約10nm至約80nm範圍內的厚度。

在操作118中，方法100(第2圖)於頂部電極層250上方形成三重薄層(tri-layer)，並圖案化此三重薄層以及頂部電極層250。三重薄層包括底部層252、底部層252上方的中間層254、以及中間層254上方的頂部層256，如第16圖所示。根據本揭露的一些實施例，底部層252可以是交聯的(cross-linked)，因此不同於用於曝光的典型光阻(photo resist)。當頂部層256被曝光時，底部層252可用作底部抗反射塗層(bottom anti-reflective coating, BARC)。中間層254可由包括矽與氧的材料形成，例如可為SiON，不過也可以使用其他類似的材料。頂部層256由光阻形成。頂部層256被塗佈為毯覆層，且接著在使用黃光微影光罩的黃光微影製程中被圖案化。在半導體裝置200的俯視圖中，頂部層256的剩餘部分可被設置為陣列。

在操作118的後續操作中，圖案化後的頂部層256被用作蝕刻遮罩，以蝕刻並圖案化下方的中間層254以及底部層252。圖案化後的頂部層256與中間層254可在蝕刻製程中被消耗，或在之後使用蝕刻、剝離(stripping)、灰化(ashing)或是其他合適的方法移除，如同第17圖所示。在後續的操作中，圖案化後的底部層252被用作蝕刻遮罩，以蝕刻下方的頂部電極層250，並形成頂部電極。頂部電極被標記為頂部電極250’，如第18圖所示。蝕刻方法可包括電漿蝕刻方法，例如反應式離子蝕刻(reactive ion etching, RIE)製程。在蝕刻製程之後，底部層252的剩餘部分被移除。在後續的操作中，頂部電極250’被用作蝕刻遮罩，以圖案化下方的MTJ層堆疊230以及底部電極層224，並形成MTJ 230’以及底部電極224’，如同第19圖所示。蝕刻製程亦掘入了介電層214的頂部表面。在蝕刻製程之後，介電層214的頂部表面與側壁以及底部電極224’的側壁被曝露。

在操作120中，方法100(第2圖)於頂部電極250’、MTJ 230’、底部電極224’的側壁以及介電層214的側壁和頂部表面上方沉積介電間隔物層260，如同第20圖所示。舉例來說，操作120可使用CVD、ALD或是其他合適的方法，在半導體裝置200上方沉積毯覆介電層。間隔物層260可包括一或多種介電材料，例如氧化矽、氮化矽、氮氧化矽等。在多種實施例中，間隔物層260可包括一或多層的介電材料。在後續的操作中，間隔物層260位於頂部電極250’上以及介電層214之頂部表面上的一部分被移除，如同第21圖所示。頂部電極250’的頂部表面被曝露，使得間隔物260’被形成。間隔物260’橫向地圍繞MTJ 230’以及頂部電極250’的側壁。移除操作可為合適的乾式蝕刻操作。在一些實施例中，本實施例中的乾式蝕刻操作包括採用含氟氣體的反應式離子蝕刻(RIE)。蝕刻操作的執行使用了合適的蝕刻劑，例如CF ₄、CHF ₃、CH ₂F ₂、Ar、N ₂、O ₂以及He，以便在間隔物層260與頂部電極250’和介電層214之間提供蝕刻選擇性。

在操作122中，方法100(第2圖)於間隔物260’上方形成介電層262，如同第22圖所示。介電層262可為諸如二氧化矽的氧化物、諸如碳摻雜之氧化物的低k值介電材料、或是諸如多孔碳摻雜之二氧化矽的極低k值介電材料。介電層262的沉積可使用CVD、PVD或是其他合適的方法來進行。操作122進一步執行CMP製程，以平坦化介電層262以及頂部電極250’的頂部表面。

第23圖顯示了包括MRAM單元與邏輯裝置的積體電路。積體電路包括邏輯區域900以及MRAM區域901。邏輯區域900可包括電路，例如範例性的電晶體，用於處理從MRAM區域901中之MRAM單元904接收的資訊，並用於控制MRAM單元904的讀取與寫入功能。在一些實施例中，MRAM單元904包括MTJ 906、MTJ 906上方的頂部電極908、MTJ 906下方的底部電極910、以及底部電極910下方的BEVA 912。MRAM單元904進一步包括橫向地圍繞MTJ 906、頂部電極908以及BEVA 912之頂部部分的間隔物916。

如圖所示，積體電路使用標記為M1到M4的五個金屬化層還有標記為V2到V4的五層金屬化通孔或互連來製造。其他實施例可包含更多或更少的金屬化層以及對應之更多或更少數量的通孔。邏輯區域900包括全金屬化堆疊，包含藉由互連V2-V4連接的每個金屬化層M1-M4的一部分，其中金屬化層M1將堆疊連接到邏輯電晶體902的源極/汲極接點。MRAM區域901包括將MRAM單元904連接至MRAM區域901中之電晶體911的全金屬化堆疊，以及將源線(source line)連接到MRAM區域901中之電晶體911的部分金屬化堆疊。複數MRAM單元904形成MRAM陣列920，MRAM陣列920被描繪為被製造於金屬化層M2的頂部與金屬化層M4的底部之間。積體電路中還包括多個ILD層。標記為ILD0到ILD4的五個ILD層在第23圖中被繪製為跨越邏輯區域900與MRAM區域901。ILD層可以在許多製造製程操作期間為積體電路的各種特徵提供電性絕緣以及結構支撐。兩個金屬化層之間的ILD層可以包括蝕刻停止層，在它們之間標記為ESL1-ESL4，以指示蝕刻製程的終點並在蝕刻製程期間保護任何下方的一或多個薄層。

儘管並非旨於進行限制，但本揭露的一或多個實施例為半導體裝置及其形成提供了諸多益處。舉例來說，本揭露的實施例提供了一種在MRAM區域中具有MRAM單元(裝置)陣列的半導體裝置。底部電極通孔具有凹面的頂部表面(碟壓(dishing)輪廓)，允許形成於其上的底部電極更加厚實。底部電極之較厚的部分增加了製程窗口，以確保形成於其上之MTJ的主體層(薄膜)具有平坦的頂部表面。本揭露的MRAM單元可被實施為獨立的記憶體裝置，或是被實施為與邏輯裝置整合的嵌入式記憶體。並且，此半導體裝置的形成可以輕易地整合到現行之半導體製造製程中。

在一個範例性態樣中，本揭露直指一種記憶體裝置的製造方法。上述記憶體裝置的製造方法包括在基板上方形成介電層，基板在其中具有金屬線、在介電層中形成通孔孔洞，進而曝露金屬線、在通孔孔洞中以及介電層的頂部表面上方沉積填充金屬、對填充金屬執行第一化學機械研磨(CMP)製程，進而曝露介電層的頂部表面、對填充金屬的頂部表面執行表面處理，進而形成填充金屬的凹面頂部表面，其中表面處理不同於第一CMP製程、在填充金屬的凹面頂部表面上方形成底部電極層，使得底部電極層具有厚於週邊部分的中央部分、在底部電極層上方形成記憶體堆疊、在記憶體堆疊上形成頂部電極層、以及圖案化頂部電極層、記憶體堆疊以及底部電極層，進而形成記憶體單元。

在一些實施例中，記憶體堆疊為磁穿隧接面(MTJ)堆疊。在一些實施例中，上述記憶體裝置的製造方法更包括在沉積填充金屬之前，於通孔孔洞中形成順應性阻障層。

在一些實施例中，表面處理為第二CMP製程。在一些實施例中，第一CMP製程以及第二CMP製程，在研磨墊柔軟度(softness)、施壓於基板的力與漿體材料成分中的一者上有所不同。

在一些實施例中，第二CMP製程包括施加含有氧化與蝕刻劑的漿體，其中第一CMP製程並不具有此氧化與蝕刻劑。在一些實施例中，氧化與蝕刻劑在漿體中所具有之重量百分比的範圍為自約0.5%至約3%。

在一些實施例中，表面處理為選擇性蝕刻製程。在一些實施例中，選擇性蝕刻製程將填充金屬之凹面頂部表面的邊緣部分掘入至低於介電層的頂部表面。

在一些實施例中，填充金屬的凹面頂部表面具有邊緣至中心距離以及深度，深度對邊緣至中心距離的比值處於自約0.2至約1.0的範圍。

在另一個範例性態樣中，本揭露直指一種記憶體裝置的製造方法。上述記憶體裝置的製造方法包括提供基板、在基板上形成介電層、在介電層中形成通孔孔洞、在通孔孔洞中與介電層上方沉積第一金屬層、對第一金屬層執行第一平坦化製程，進而曝露介電層的頂部表面並且在通孔孔洞中形成金屬通孔，其中金屬通孔的頂部表面是凸面的、對金屬通孔的頂部表面執行表面處理製程，其中金屬通孔的頂部表面在執行表面處理製程之後呈凹面、在金屬通孔以及介電層上方沉積第二金屬層、以及對第二金屬層執行第二平坦化製程，其中第二金屬層之直接位於金屬通孔上方的部分，厚於第二金屬層的其他部分。

在一些實施例中，上述記憶體裝置的製造方法更包括在沉積第一金屬層之前，於通孔孔洞中沉積順應性阻障層。在一些實施例中，順應性阻障層在表面處理製程期間實質上保持完整。

在一些實施例中，在執行表面處理製程之後，順應性阻障層之與介電層接合的第一側壁，處於與介電層之頂部表面相同的高度，而順應性阻障層之與金屬通孔接合的第二側壁，低於介電層的頂部表面。

在一些實施例中，表面處理製程包括對金屬通孔的頂部表面施加氧化與蝕刻劑。

在一些實施例中，上述記憶體裝置的製造方法更包括在第二金屬層上形成磁穿隧接面(MTJ)堆疊、在MTJ堆疊上形成第三金屬層、以及圖案化第三金屬層、MTJ堆疊以及第二金屬層，進而形成複數MTJ單元。

在另一個範例性態樣中，本揭露直指一種記憶體裝置。上述記憶體裝置包括包含具有金屬線之金屬間介電層的基板、位於基板上方的介電層、穿過介電層並與金屬線接觸的底部電極通孔、位於底部電極通孔上方的底部電極，其中底部電極之直接位於底部電極通孔上方的中央部分厚於底部電極的邊緣部分、位於底部電極上方的磁穿隧接面(MTJ)元件、以及位於MTJ元件上方的頂部電極。

在一些實施例中，上述記憶體裝置更包括複數金屬氧化物粒子，在底部電極通孔的頂部表面與底部電極之中央部分的底部表面之間堆疊。在一些實施例中，底部電極通孔包括順應性阻障層以及填充金屬。

在一些實施例中，底部電極包括與底部電極通孔接合的底部層以及底部層上方的頂部層，底部層與頂部層包括不同的材料成分，且底部層的頂部表面具有凹面輪廓。

前述內文概述多項實施例或範例之特徵，如此可使於本技術領域中具有通常知識者更佳地瞭解本揭露之態樣。本技術領域中具有通常知識者應當理解他們可輕易地以本揭露為基礎設計或修改其他製程及結構，以完成相同之目的及/或達到與本文介紹之實施例或範例相同之優點。本技術領域中具有通常知識者亦需理解，這些等效結構並未脫離本揭露之精神及範圍，且在不脫離本揭露之精神及範圍之情況下，可對本揭露進行各種改變、置換以及變更。

10:半導體裝置 20:MRAM陣列 30:MRAM單元 40:MTJ 42:上方磁板 44:下方磁板 46:絕緣層 50:電晶體結構 BL1~BLN:位元線 WL1~WLM:字元線 100:方法 102~122:操作 200:半導體裝置 202:半導體基板 204:互連結構 206:ILD層 208:金屬化圖案 210:介電層 212:介電層 214:介電層 216:通孔孔洞 218:阻障層 220:填充金屬 222:底部電極通孔(BEVA) h1:距離 310:研磨墊 320:漿料 330:力 223:氧化物粒子 h2:深度 R:邊緣至中心距離 312:研磨墊 322:漿料 332:力 350:回蝕刻製程 h3:距離 224:底部電極層 226:TiN層 228:TaN層 230:MTJ層堆疊 232:種晶層 234:鐵磁釘扎層 236:穿隧層 238:鐵磁自由層 240:覆蓋層 250:頂部電極層 252:底部層 254:中間層 256:頂部層 250’:頂部電極 224’:底部電極 230’:MTJ 260:介電間隔物層 260’:間隔物 262:介電層 900:邏輯區域 901:MRAM區域 902:邏輯電晶體 904:MRAM單元 906:MTJ 908:頂部電極 910:底部電極 911:電晶體 912:BEVA 916:間隔物 920:MRAM陣列 M1~M4:金屬化層 V1~V4:互連 ILD0~ILD4:ILD層 ESL1~ESL4:蝕刻停止層

本揭露自後續實施方式及圖式可更佳地理解。須強調的是，依據產業之標準作法，各種特徵並未按比例繪製，並且僅用於說明之目的。事實上，各種特徵之尺寸可能任意增加或減少以使論述清楚。第1A圖以及第1B圖顯示了具有整合於其中之MRAM單元的半導體裝置的透視圖。第2圖係根據本揭露實施例所示，用於形成具有整合於其中之MRAM單元的半導體裝置的方法的流程圖。第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11圖、第12圖、第13圖、第14圖、第15圖、第16圖、第17圖、第18圖、第19圖、第20圖、第21圖以及第22圖係根據一些實施例所示，於根據第2圖之方法的製造製程期間，半導體結構的截面圖。第23圖係根據一些實施例所示，包含MRAM裝置與邏輯裝置的積體電路。

200:半導體裝置

202:半導體基板

204:互連結構

206:ILD層

208:金屬化圖案

210:介電層

212:介電層

214:介電層

218:阻障層

220:填充金屬

222:底部電極通孔(BEVA)

232:種晶層

234:鐵磁釘扎層

236:穿隧層

238:鐵磁自由層

240:覆蓋層

250’:頂部電極

224’:底部電極

230’:MTJ

260’:間隔物

262:介電層

Claims

一種記憶體裝置的製造方法，包括：在一基板上方形成一介電層，上述基板中具有一金屬線；在上述介電層中形成一通孔孔洞，進而曝露上述金屬線；在上述通孔孔洞中以及上述介電層的一頂部表面上方沉積一填充金屬；對上述填充金屬執行一第一化學機械研磨製程，進而曝露上述介電層的上述頂部表面；對上述填充金屬的一頂部表面執行一表面處理，進而形成上述填充金屬的一凹面頂部表面，其中上述表面處理不同於上述第一化學機械研磨製程；在上述填充金屬的上述凹面頂部表面上方形成一底部電極層，使得上述底部電極層具有厚於一週邊部分的一中央部分，其中上述底部電極層的上述中央部分具有一凸面底部表面，且上述凸面底部表面與上述填充金屬的上述凹面頂部表面直接接合；在上述底部電極層上方形成一記憶體堆疊；在上述記憶體堆疊上形成一頂部電極層；以及圖案化上述頂部電極層、上述記憶體堆疊以及上述底部電極層，進而形成一記憶體單元。
如請求項1之記憶體裝置的製造方法，其中上述表面處理為一第二化學機械研磨製程。
如請求項2之記憶體裝置的製造方法，其中上述第一化學機械研磨製程以及上述第二化學機械研磨製程，在研磨墊柔軟度、施壓於上述基板的力與漿體材料成分中的一者上有所不同。
如請求項1之記憶體裝置的製造方法，其中上述填充金屬的上述凹面頂部表面具有一邊緣至中心距離以及一深度，上述深度對上述邊緣至中心距離的一比值處於自約0.2至約1.0的範圍。
一種記憶體裝置的製造方法，包括：提供一基板；在上述基板上形成一介電層；在上述介電層中形成一通孔孔洞；在上述通孔孔洞中與上述介電層上方沉積一第一金屬層；對上述第一金屬層執行一第一平坦化製程，進而曝露上述介電層的一頂部表面並且在上述通孔孔洞中形成一金屬通孔，其中上述金屬通孔的一頂部表面是凸面的；對上述金屬通孔的上述頂部表面執行一表面處理製程，其中上述金屬通孔的上述頂部表面在執行上述表面處理製程之後呈凹面；在上述金屬通孔以及上述介電層上方沉積一第二金屬層；以及對上述第二金屬層執行一第二平坦化製程，其中上述第二金屬層之直接位於上述金屬通孔上方的部分，厚於上述第二金屬層的其他部分並且具有一凸面底部表面，其中上述凸面底部表面與上述金屬通孔之呈凹面的上述頂部表面直接接合。
如請求項5之記憶體裝置的製造方法，更包括：在沉積上述第一金屬層之前，於上述通孔孔洞中沉積一順應性阻障層；其中在執行上述表面處理製程之後，上述順應性阻障層之與上述介電層接合的一第一側壁，處於與上述介電層之上述頂部表面相同的高度，而上述順應性阻障層之與上述金屬通孔接合的一第二側壁，低於上述介電層的上述頂部表面。
如請求項5之記憶體裝置的製造方法，更包括：在上述第二金屬層上形成一磁穿隧接面堆疊；在上述磁穿隧接面堆疊上形成一第三金屬層；以及圖案化上述第三金屬層、上述磁穿隧接面堆疊以及上述第二金屬層，進而形成複數磁穿隧接面單元。
一種記憶體裝置，包括：一基板，包括具有一金屬線的一金屬間介電層；一介電層，位於上述基板上方；一底部電極通孔，穿過上述介電層並與上述金屬線接觸；一底部電極，位於上述底部電極通孔上方，其中上述底部電極之直接位於上述底部電極通孔上方的一中央部分，厚於上述底部電極的一邊緣部分，其中上述底部電極的上述中央部分具有一凸面底部表面，且上述凸面底部表面與上述底部電極通孔的一凹面頂部表面直接接合；一磁穿隧接面元件，位於上述底部電極上方；以及一頂部電極，位於上述磁穿隧接面元件上方。
如請求項8之記憶體裝置，更包括複數金屬氧化物粒子，在上述底部電極通孔的上述凹面頂部表面與上述底部電極之上述中央部分的上述凸面底部表面之間堆疊。
如請求項8之記憶體裝置，其中上述底部電極包括與上述底部電極通孔接合的一底部層以及上述底部層上方的一頂部層，上述底部層與上述頂部層包括不同的材料成分，且上述底部層的一頂部表面具有一凹面輪廓。