CN109994601B

CN109994601B - 一种制作磁性随机存储器电路连接的方法

Info

Publication number: CN109994601B
Application number: CN201810005182.XA
Authority: CN
Inventors: 张云森
Original assignee: Shanghai Information Technologies Co ltd
Current assignee: Shanghai Information Technologies Co ltd
Priority date: 2018-01-03
Filing date: 2018-01-03
Publication date: 2023-04-28
Anticipated expiration: 2038-01-03
Also published as: CN109994601A

Abstract

本发明提供了一种制作磁性随机存储器电路连接的方法，包括如下步骤：(1)提供带金属通孔的CMOS基底，对金属通孔进行部分回刻蚀，然后制作顶电极、磁性隧道结、底电极；(2)同时在存储区域制备位线沟槽和在逻辑区域制备逻辑沟槽/逻辑通孔；(3)金属填充位线沟槽、逻辑沟槽和逻辑通孔并磨平；(4)在存储区域和逻辑区域制作第一复合保护层、铝垫、第二复合保护层。本发明采用自对准的方式对底电极进行刻蚀，通过调整自对准掩模的侧壁厚度，从而可以精确控制底电极的尺寸。在沉积底电极材料之前，对CMOS铜通孔进行部分回刻蚀，有效地避免了由于CMOS铜通孔的表面损伤带来的器件失效。

Description

一种制作磁性随机存储器电路连接的方法

技术领域

本发明涉及一种制作磁性随机存储器(MRAM，Magnetic Radom Access Memory)电路连接的方法，属于磁性随机存储器制造技术领域。

背景技术

近年来，采用磁性隧道结(MTJ，Magnetic Tunnel Junction)的MRAM被人们认为是未来的固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点。铁磁性MTJ通常为三明治结构，其中有：磁性记忆层，它可以改变磁化方向以记录不同的数据；位于中间的绝缘的隧道势垒层；磁性参考层，位于隧道势垒层的另一侧，它的磁化方向不变。

为能在这种磁电阻元件中记录信息，使用基于自旋动量转移或称自旋转移矩(STT，Spin Transfer Torque)转换技术的写方法，这样的MRAM称为STT-MRAM。根据磁极化方向的不同，STT-MRAM又分为面内STT-MRAM和垂直STT-MRAM(即pSTT-MRAM)，后者有更好的性能。依此方法，即可通过向磁电阻元件提供自旋极化电流来反转磁性记忆层的磁化强度方向。此外，随着磁性记忆层的体积的缩减，写或转换操作需注入的自旋极化电流也越小。因此，这种写方法可同时实现器件微型化和降低电流。

同时，鉴于减小MTJ元件尺寸时所需的切换电流也会减小，所以在尺度方面pSTT-MRAM可以很好的与最先进的技术节点相契合。因此，期望是将pSTT-MRAM元件做成极小尺寸，并具有非常好的均匀性，以及把对MTJ磁性的影响减至最小，所采用的制备方法还可实现高良莠率、高精确度、高可靠性、低能耗，以及保持适于数据良好保存的温度系数。同时，非易失性记忆体中写操作是基于阻态变化，从而需要控制由此引起的对MTJ记忆器件寿命的破坏与缩短。然而，制备一个小型MTJ元件可能会增加MTJ电阻的波动，使得pSTT-MRAM的写电压或电流也会随之有较大的波动，这样会损伤MRAM的性能。

在现在的MRAM制造工艺中，磁性隧道结(MTJ)和位线(Bit line)之间的连接，通常采用位线通孔(BLV，Bit Line Via)和与磁性隧道结一次成型的顶电极(TE，TopElectrode)直接相连接；然而，在这种工艺条件下，经常会出现位线通孔和磁性隧道结光刻对准不是很精确，这样位线通孔会直接接到磁性隧道结(MTJ)/底电极(BE)的侧壁，而不是磁性隧道结顶电极(TE)的顶部，这将会直接导致磁性隧道结BE和TEV的直接连通，从而造成短路现象。

为了更精细的缩微化要求，在目前的pSTT-MRAM集成到CMOS电路的工艺中，一般采用在CMOS通孔上直接进行制作，然而，MTJ的图形尺寸一般都要比CMOS通孔的尺寸小；在这种工艺条件下，那么在刻蚀磁性隧道结及其底电极的时候，离子轰击将不可避免的对CMOS通孔带来损伤，特别是采用Cu作为CMOS通孔填充材料。

发明内容

为了解决上述技术问题，本发明提供了一种制作磁性随机存储器电路连接的方法，包括如下步骤：

步骤一、提供表面抛光的带金属通孔的CMOS基底，对金属通孔进行部分回刻蚀，然后在基底上依次沉积底电极金属层、磁性隧道结多层膜和顶电极膜层，刻蚀形成顶电极、磁性隧道结、底电极；

步骤二、同时在存储区域制备位线沟槽和在逻辑区域制备逻辑沟槽/逻辑通孔；

步骤三、金属填充位线沟槽、逻辑沟槽/逻辑通孔并磨平；

步骤四、在存储区域和逻辑区域制作第一复合保护层、铝垫、第二复合保护层。

进一步地，回刻蚀采用CH₄或H₂为主要气体的干法刻蚀工艺。

进一步地，在底电极金属层沉积之后，采用平坦化工艺对其进一步优化处理，直至获得亚纳米级的表面平整度。

进一步地，步骤一中，顶电极和磁性隧道结刻蚀完成后，沉积一层自对准掩模覆盖层在顶电极和磁性隧道结周围，并覆盖未被刻蚀的底电极金属层；采用反应离子刻蚀工艺，去掉覆盖在底电极金属层之上的自对准掩模覆盖层，留下保护磁性隧道结侧壁的自对准掩模覆盖层。底电极刻蚀完成后，在顶电极、磁性隧道结和底电极的周围沉积刻蚀阻挡覆盖层。

进一步地，步骤二中，采用先沟槽再通孔工艺步骤或者采用先通孔再沟槽的工艺步骤进行刻蚀。

进一步地，第一复合保护层分为第一保护层和第一应力释放层的两层结构，第一保护层的厚度为50nm～150nm，第一保护层的成分为SiN；第一应力释放层的厚度为150nm～500nm，第一应力释放层成分为SiO₂。

进一步地，采用反应离子刻蚀工艺对第一复合保护层进行开口，开口停止在位线金属上。

进一步地，首先沉积厚度500nm～2000nm的铝在第一复合保护层的顶部，并覆盖第一复合保护层的开口；然后分别在存储区域和逻辑区域刻蚀形成铝垫。

进一步地，第二复合保护层分为第二应力释放层和第二保护层的两层结构，第二应力释放层的厚度为200nm～800nm，第二应力释放层成分为SiO₂，第二保护层的厚度为400nm～2000nm，第二保护层的成分为SiN。

进一步地，采用反应离子刻蚀工艺对第二复合保护层进行开口，并停止在铝垫之上。

本发明的有益效果：采用自对准的方式对磁性隧道结底电极(BE)进行刻蚀，通过调整自对准掩模的侧壁厚度，从而可以精确控制磁性隧道结底电极的尺寸，使之大于存储区域CMOS通孔的尺寸。在沉积底电极材料之前，对CMOS通孔进行部分回刻蚀，有效的避免了由于CMOS铜通孔的表面损伤带来的器件失效。

附图说明

结合附图，并通过参考下面的详细描述，将会更容易地对本发明由更完整的理解并且更容易地理解其伴随的优点和特征，其中：

图1(a)至图1(b)是本发明一个较佳实施例中刻蚀形成顶电极、磁性隧道结、底电极，并覆盖刻蚀阻挡覆盖层后的示意图；

图2(a)至图2(f)是本发明一个较佳实施例中采用先沟槽再通孔的工艺步骤的示意图；

图3(a)至图3(f)是本发明一个较佳实施例中采用先通孔再沟槽的工艺步骤的示意图；

图4是本发明一个较佳实施例中在沟槽和通孔中填充金属后的示意图；

图5(a)至图5(d)是本发明一个较佳实施例中制作第一复合保护层、铝垫、第二复合保护层的工艺步骤示意图。

附图标记说明：100-表面抛光的带金属通孔(V_x(x>＝1))的CMOS基底，101-CMOS电介质，102-CMOS电介质，1031-存储区域CMOS通孔金属扩散阻挡层，1032-逻辑区域CMOS通孔金属扩散阻挡层，1041-存储区域CMOS通孔金属，1042-逻辑区域CMOS通孔金属，200-被密封磁性隧道结阵列，201-底电极金属层，202-磁性隧道结多层膜，203-顶电极膜层(硬掩模层)，204-自对准掩模覆盖层，205-刻蚀阻挡覆盖层，301-磁性隧道结电介质层，302-电介质覆盖层，303-刻蚀硬掩模，304-沟槽刻蚀含碳膜层，305-沟槽刻蚀抗反射层，306-沟槽刻蚀光刻胶，3071-存储区域位线沟槽，3072-逻辑区域逻辑沟槽，308-通孔刻蚀含碳膜层，309-通孔刻蚀抗反射层，310-通孔刻蚀光刻胶，311-逻辑区域逻辑通孔，3121-存储区域金属填充扩散阻挡层，3122-逻辑区域金属填充扩散阻挡层，3131-存储区域金属填充，3132-逻辑区域金属填充，401-第一保护层，402-第一应力释放层，4031-存储区域第一复合保护层开口，4032-逻辑区域第一复合保护层开口，4041-存储区域铝垫，4042-逻辑区域铝垫，405-第二应力释放层，406-第二保护层，4071-存储区域第二复合保护层开口，4072-逻辑区域第二复合保护层开口，4081-存储区域封装连接锡球，4082-逻辑区域封装连接锡球。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。需说明的是，本发明附图均采用简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明的一种制作磁性随机存储器电路连接的方法。在存储区域，采用自对准的方式对磁性隧道结底电极(BE)进行刻蚀，通过调整自对准掩模的侧壁厚度，从而可以精确控制磁性隧道结底电极的尺寸，使之大于存储区域CMOS通孔的尺寸；在存储区域，为了避免在后续的磁性隧道结(MTJ)及其BE的刻蚀工艺中，由于反应离子刻蚀(反应离子刻蚀，Reactive Ion Etching)或离子束刻蚀(离子束刻蚀，Ion Beam Etching)的离子轰击(IonBombardment)对CMOS通孔的损伤；在逻辑区域，为了避免后续的VIA的刻蚀工艺中，由于反应离子刻蚀的离子轰击对CMOS通孔的损伤，优选在沉积底电极材料之前，对CMOS通孔进行部分回刻蚀，有效的避免了由于CMOS铜通孔的表面损伤带来的器件失效。

为了避免位线通孔和磁性隧道结单元由于光刻套准不是很精准带来的短路问题，在存储区域，采用位线和顶电极直接相连的方式，并控制后面的位线沟槽(BLT，Bit LineTrench)的刻蚀工艺，使这种风险达到最小；然后，采用双镶嵌(DD，Dual Damascene)工艺，在存储区域对位线沟槽(BLT，Bit Line Trench)，在逻辑区域，对逻辑通孔(LV，Logic Via)和逻辑沟槽(LT，Logic Trench)进行一次铜填充以降低工艺成本。最后，在存储区域和逻辑区域，分别制作双层保护层，即：第一复合保护层(PAS1，Passviation1)和第二复合保护层(PAS1，Passivation2)和连接封装引线的铝垫(Al Pad)。

本发明包括但不只限于制备磁性随机存储器(MRAM)，也不限于任何工艺顺序或流程，只要制备得到的产品或装置与以下优选工艺顺序或流程制备得到的相同或相似方法，其具体步骤如下：

步骤一：提供表面抛光的带金属通孔(V_x(x>＝1))的CMOS基底100，并进行少量的CMOS通孔回刻蚀，然后，沉积底电极金属层201并对其平坦化，接着，沉积磁性隧道结多层膜202和顶电极膜层203，并对磁性隧道结多层膜202和底电极金属层201进行图案化制作，如图1(a)和图1(b)所示；其中，CMOS通孔的材料一般为Cu。

其具体步骤如下：

步骤1.1：对CMOS通孔金属填充1041与CMOS通孔金属填充1042进行少量回刻蚀，之后沉积底电极金属层201并对其进行平坦化处理，直至获得亚纳米级的表面平整度。亚纳米级是指从几埃到几十埃的范围。

其中，回刻工艺一般采用CH₄或H₂为主要气体的干法刻蚀工艺。底电极(BE)金属层201包含Ta、TaN、Ti、TiN、W或WN等材料，其厚度范围为20nm～80nm，一般采用物理气相沉积(PVD，Physical Vapor Deposition)等的方式实现。

步骤1.2：沉积磁性隧道结多层膜202和顶电极膜层(硬掩模层)203，并对其图案化处理使磁性隧道结图案转移到磁性隧道结多层膜202顶部。

其中，磁性隧道结(MTJ)多层膜202的总厚度为15nm～40nm，可以是由参考层、势垒层和记忆层的依次向上叠加的Bottom Pinned结构或者是由记忆层、势垒层和参考层的依次向上叠加的Top Pinned结构。

进一步地，参考层具有磁极化不变性，根据其是面内型(iSTT-MRAM)或垂直(pSTT-MRAM)结构有所不同。面内型(iSTT-MRAM)的参考层一般具有(IrMn或PtMn)/CoFe/Ru/CoFe/CoFeB结构，其优选总厚度为10～30nm；垂直型(pSTT-MRAM)的参考层一般具有TbCoFe或[Co/Pt]/Co/Ru/[CoPt]/CoFeB_m超晶格多层膜结构，通常下面需要一层种子层，例如Ta/Pt，其优选参考层总厚度为8～20nm。

进一步地，势垒层为非磁性金属氧化物，优选MgO或Al₂O₃，其厚度为0.5nm～3nm。

更进一步地，可以采用双层MgO的结构。

进一步地，记忆层具有可变磁极化，根据其是面内型(iSTT-MRAM)或垂直(pSTT-MRAM)结构又所不同。面内型iSTT-MRAM的记忆层一般为CoFe/CoFeB或CoFe/NiFe，其优选厚度为2nm～6nm，垂直型pSTT-MRAM记忆层一般为CoFeB、CoFe/CoFeB、Fe/CoFeB、CoFeB(Ta，W，Mo)/CoFeB，其优选厚度为0.8nm～2nm。

通常，在沉积磁性隧道结多层膜202之前，一般会沉积一层超薄种子层，以获得更好的磁性隧道结多层膜202的生长。

顶电极膜层(硬掩膜层)203的厚度为20nm～500nm，选择Ta、TaN、W或WN等以期在卤素电浆中获得更好刻轮廓。

采用一次光刻一次刻蚀(LE，lithography-etching)或者两次光刻两次刻蚀(LELE，lithography-etching-lithography-etching)的方法完成对磁性隧道结的定义和硬掩模层203的反应离子(RIE)刻蚀，并同时采用反应离子刻蚀或湿法工艺除去残留的聚合物，以使图案转移到磁性隧道结多层膜202的顶部。

步骤1.3：刻蚀磁性隧道结多层膜202，并停止在底电极金属层201的顶部，沉积自对准掩模覆盖层204。并使底电极自对准磁性隧道结进行刻蚀，最后沉积刻蚀阻挡覆盖层205在被刻蚀的顶电极203、磁性隧道结202和底电极201的周围。

其中，采用反应离子刻蚀(RIE，Reactive Ion Etching)和/或者离子束刻蚀(IBE，Ion Beam Etching)的方法完成对磁性隧道结多层膜202的刻蚀，并使刻蚀停止在底电极金属层201的顶部；离子束刻蚀主要采用Ar、Kr或者Xe等作为离子源；反应离子刻蚀主要采用CH₃OH、CH₄/Ar、C₂H₅OH、CH₃OH/Ar或者CO/NH₃等作为主要刻蚀气体。

采用化学气相沉积(CVD，Chemical Vapor Deposition)或原子层沉积(ALD，Atomic Layer Deposition)等方式，沉积一层自对准掩模覆盖层204在被刻蚀顶电极203和磁性隧道结202周围，并覆盖未被刻蚀的底电极金属层201，严格控制工艺参数，以使得覆盖在底电极201上的自对准掩模覆盖层204厚度最小，并且在后续的自对准刻蚀中有足够的侧墙保护；更进一步，采用反应离子刻蚀工艺，去掉覆盖在底电极201之上的自对准掩模覆盖层204，以留下保护磁性隧道结侧壁的自对准掩模覆盖层204。其中，自对准掩模覆盖层204一般选择无NH₃原料气体的SiN。

采用反应离子刻蚀或者离子束刻蚀工艺，自对准进行底电极金属层201的刻蚀，并维持一部分过刻蚀，使磁性隧道结单元阵列之间进行有效的隔断；

最后，一般采用化学气相沉积或原子层沉积工艺，进行刻蚀阻挡覆盖层205的沉积，其成分主要是SiC、SiN或SiCN等。

步骤二：采用反应离子刻蚀工艺刻蚀，同时在存储区域制备位线沟槽(BLT)和在逻辑区域制备逻辑沟槽(LT)/逻辑通孔(LV)；其中，刻蚀过程可以采用先沟槽再通孔(TFVL，Trench First Via Last)工艺步骤，也可以采用先通孔再沟槽(VFTL，Via First TrenchLast)的工艺步骤；

如果采用先沟槽再通孔的工艺步骤，其具体形成步骤如下：

步骤2.1.1：依次沉积磁性隧道结电介质层301、电介质覆盖层302和刻蚀硬掩模303，并采用三层结构(即，沟槽刻蚀含碳膜层304、沟槽刻蚀抗反射层305和沟槽刻蚀光刻胶(PR，Photo Resist)306)对位线沟槽(BLT)和逻辑沟槽(LT)进行图形化定义，如图2(a)所示。其中，磁性隧道结电介质层301一般为SiO₂、SiON或者低电介常数(low-k)电介质，电介质覆盖层302一般为SiO₂，刻蚀硬掩模303一般为SiN或TiN等。

低介电常数(low-k)电介质是指介电常数(k)低于二氧化硅(k＝3.9)的材料，在具体实施时，low-k材料可以是含氢硅酸盐(Hydrogen Silsequioxane，HSQ，k＝2.8～3.0)，含有Si-CH₃官能基的含甲基硅酸盐类(Methylsilsesquioxane，MSQ，k＝2.5～2.7)，综合含氢硅酸盐类HSQ和含甲基硅酸盐类MSQ所合成的混合式有机硅氧烷聚合物(Hybrid OrganicSiloxane Polymer，HOSP)薄膜(k＝2.5)，多孔SiOCH薄膜(k＝2.3～2.7)，甚至可以采用超低介电常数(k<2.0)的多孔性硅酸盐(Porous Silicate)等有机类高分子化合物及介电常数(k)为1.9的多孔SiOCH薄膜。

步骤2.1.2：反应离子刻蚀沟槽，在存储区域，停止在刻蚀阻挡覆盖层205之上，如图2(b)所示。其中，反应离子刻蚀工艺一般选择C/F含量较高的气体，比如：C₄F₈或C₄F₆等，注意观察反应离子刻蚀刻蚀腔体中的光学发射谱线(OES，Optical Emission Spectroscopy)信号的变化，尽量减少过刻蚀，并留下充足的刻蚀阻挡覆盖层205在顶电极(TE)203的顶部。

步骤2.1.3：通孔刻蚀含碳膜层308回填被刻蚀的位线沟槽3071和逻辑沟槽3072，并以通孔刻蚀含碳膜层308、通孔刻蚀抗反射层309和通孔刻蚀光刻胶310三层结构图形化定义逻辑区域通孔图案，如图2(c)所示。

步骤2.1.4：反应离子刻蚀通孔，在逻辑区域，停止在刻蚀阻挡覆盖层205之上，如图2(d)所示。其中，反应离子刻蚀工艺一般选择C/F含量较高的气体，比如：C₄F₈或C₄F₆等，注意观察反应离子刻蚀刻蚀腔体中的光学发射谱线(OES，Optical Emission Spectroscopy)信号的变化。

步骤2.1.5：采用灰化工艺除去反应离子刻蚀通孔刻蚀过程中残留的聚合物和通孔刻蚀含碳膜层308，如图2(e)所示。

步骤2.1.6：并以刻蚀硬掩模303为掩模，反应离子刻蚀此刻蚀阻挡覆盖层205，如图2(f)所示。

如果采用先通孔再沟槽的工艺步骤，其具体形成步骤如下：

步骤2.2.1：依次沉积磁性隧道结电介质层301、电介质覆盖层302和刻蚀硬掩模303，并采用三层结构(即：通孔刻蚀含碳膜层308、通孔刻蚀抗反射层309和通孔刻蚀光刻胶(PR，Photo Resist)310)对逻辑通孔(LV)进行图形化定义，如图3(a)所示。其中，磁性隧道结电介质层301一般为SiO₂、SiON或者低电介常数(low-k)电介质，电介质覆盖层302一般为SiO₂，刻蚀硬掩模303一般为SiN或TiN等。

步骤2.2.2：反应离子刻蚀刻蚀通孔，在逻辑区域，使未被刻蚀的逻辑通孔(LV)和存储区域未被刻蚀的位线槽(BLT)的高度大致相同，并除去刻蚀材料的聚合物，如图3(b)所示。其中，反应离子刻蚀工艺一般选择C/F含量较高的气体，比如：C₄F₈或C₄F₆等，注意观察反应离子刻蚀刻蚀的刻蚀时间，以控制逻辑通孔的深度。

步骤2.2.3：沟槽刻蚀含碳膜层304回填被刻蚀的逻辑通孔311，并以沟槽刻蚀含碳膜层304、沟槽刻蚀抗反射层305和沟槽刻蚀光刻胶306三层结构图形化定义存储区域和逻辑区域沟槽图案，如图3(c)所示。

步骤2.2.4：反应离子刻蚀上述刻蚀硬掩模303，使沟槽图案顺利转移到电介质覆盖层302的顶部，并在刻蚀硬掩模上形成位线沟槽3071和逻辑沟槽3072的开口，刻蚀完成之后，采用灰化工艺除去残留的沟槽刻蚀含碳膜层304和聚合物，如图3(d)。

步骤2.2.5：以刻蚀硬掩模303为刻蚀掩模，在存储区域和逻辑区域，采用反应离子刻蚀工艺，同时形成位线沟槽(BLT)3071和逻辑沟槽(LT)3072/逻辑通孔(LV)311，如图3(e)所示；采用灰化工艺除去反应离子刻蚀通孔刻蚀过程中残留的聚合物和通孔刻蚀含碳膜层308。其中，反应离子刻蚀工艺一般选择C/F含量较高的气体，比如：C₄F₈或C₄F₆等，注意观察反应离子刻蚀刻蚀腔体中的光学发射谱线(OES，Optical Emission Spectroscopy)信号的变化，以使刻蚀停止在刻蚀阻止覆盖层205之上。

步骤2.2.6：并以刻蚀硬掩模303为掩模，反应离子刻蚀上述蚀刻蚀阻挡覆盖层205，如图3(f)所示。

步骤三：双镶嵌工艺(DD，Dual Damascene)填充通孔和沟槽铜金属，形成存储区域金属填充3131和逻辑区域金属填充3132，并采用化学机械抛光(CMP)将其磨平知道电介质覆盖层302的顶部，如图4所示；其中，通常在电镀(ECP，Electro Chemical Plating)铜之前，都会事先沉积一层Ti/TiN或Ta/TaN作为存储区域金属填充扩散阻挡层3121和逻辑区域金属填充扩散阻挡层3222，以及沉积铜种子层。

步骤四：在存储区域和逻辑区域，分别制作双层保护层，即：第一复合保护层(PAS1，Passviation1)和第二复合保护层(PAS1，Passivation2)和连接封装引线的铝垫(AlPad)。其具体步骤如下：

步骤4.1：制作第一复合保护层(PAS1)，并形成存储区域第一复合保护层开口4031和逻辑区域第一复合保护层开口4032，如图5(a)所示。其中，第一复合保护层分为两层结构，即：第一保护层401，其厚度为50nm～150nm，其成分为SiN；第一应力释放层402，其厚度为150nm～500nm，其成分为SiO₂等；采用电介质刻蚀(DE，Dielectric Etching)的反应离子刻蚀工艺对齐进行开口，并停止在位线金属连线上。

步骤4.2：制作存储区域铝垫(Al Pad)4041和逻辑区域铝垫4042，如图5(b)所示。首先：采用沉积工艺沉积500nm～2000nm的Al在第一复合保护层的顶部，并覆盖第一复合保护层开口。作为优选，在沉积之前，一般会沉积一层TaN或TiN等，其厚度为20nm～100nm；然后，采用刻蚀工艺，分别在存储区域和逻辑区域形成存储区域铝垫4041和逻辑区域铝垫4042，其中，刻蚀气体可以采用Cl₂、BCl₃、CH₄、C₂H₄、CHF₃、NF₃或CF₄等中的几种。

步骤4.3：制作第二复合保护层(PAS2)，并对齐开口，存储区域铝垫4041上可以连接到后续的存储区域封装连接锡球4081。逻辑区域铝垫4042上可以连接到后续的逻辑区域封装连接锡球4082。

封装Sn球，如图5(c)和图5(d)所示；其中，第二复合保护层分为两层结构，即：第二应力释放层405，其厚度为200nm～800nm，其成分为SiO₂；第二保护层406，其厚度为400nm～2000nm，其成分为SiN等。采用电介质刻蚀(DE，Dielectric Etching)的反应离子刻蚀工艺形成存储区域第二复合保护层开口4071和逻辑区域第二复合保护层开口4072，并分别停止在存储区域铝垫4041和逻辑区域铝垫4042之上。

以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。

Claims

1.一种制作磁性随机存储器电路连接的方法，其特征在于，包括如下步骤：

步骤一、提供表面抛光的带金属通孔的CMOS基底，对所述金属通孔进行部分回刻蚀，然后在所述基底上依次沉积底电极金属层、磁性隧道结多层膜和顶电极膜层，刻蚀形成顶电极、磁性隧道结、底电极；

步骤三、金属填充所述位线沟槽、所述逻辑沟槽/所述逻辑通孔并磨平；

步骤四、在存储区域和逻辑区域制作第一复合保护层、铝垫、第二复合保护层；

其中，步骤一中，在所述底电极金属层沉积之后，采用平坦化工艺对所述底电极金属层作进一步优化处理，直至获得亚纳米级的表面平整度；所述顶电极和所述磁性隧道结刻蚀完成后，沉积一层自对准掩模覆盖层在所述顶电极和所述磁性隧道结周围，并覆盖未被刻蚀的所述底电极金属层，严格控制工艺参数，以使得覆盖在底电极上的自对准掩模覆盖层厚度最小，并且在后续的自对准刻蚀中有足够的侧墙保护；采用反应离子刻蚀工艺，去掉覆盖在所述底电极金属层之上的自对准掩模覆盖层，留下保护所述磁性隧道结侧壁的自对准掩模覆盖层。

2.根据权利要求1所述的一种制作磁性随机存储器电路连接的方法，其特征在于，所述回刻蚀采用CH₄或H₂为主要气体的干法刻蚀工艺。

3.根据权利要求1所述的一种制作磁性随机存储器电路连接的方法，其特征在于，所述底电极刻蚀完成后，在所述顶电极、所述磁性隧道结和所述底电极的周围沉积刻蚀阻挡覆盖层。

4.根据权利要求1所述的一种制作磁性随机存储器电路连接的方法，其特征在于，步骤二中，采用先沟槽再通孔工艺步骤或者采用先通孔再沟槽的工艺步骤进行刻蚀。

5.根据权利要求1所述的一种制作磁性随机存储器电路连接的方法，其特征在于，所述第一复合保护层分为第一保护层和第一应力释放层的两层结构，所述第一保护层的厚度为50nm～150nm，所述第一保护层的成分为SiN；所述第一应力释放层的厚度为150nm～500nm，所述第一应力释放层成分为SiO₂。

6.根据权利要求5所述的一种制作磁性随机存储器电路连接的方法，其特征在于，采用反应离子刻蚀工艺对所述第一复合保护层进行开口，所述开口停止在位线金属上。

7.根据权利要求6所述的一种制作磁性随机存储器电路连接的方法，其特征在于，首先沉积厚度500nm～2000nm的铝在所述第一复合保护层的顶部，并覆盖所述第一复合保护层的开口；然后分别在所述存储区域和所述逻辑区域刻蚀形成所述铝垫。

8.根据权利要求7所述的一种制作磁性随机存储器电路连接的方法，其特征在于，所述第二复合保护层分为第二应力释放层和第二保护层的两层结构，所述第二应力释放层的厚度为200nm～800nm，所述第二应力释放层成分为SiO₂，所述第二保护层的厚度为400nm～2000nm，所述第二保护层的成分为SiN。

9.根据权利要求8所述的一种制作磁性随机存储器电路连接的方法，其特征在于，采用反应离子刻蚀工艺对所述第二复合保护层进行开口，并停止在所述铝垫之上。