TW202221951A - 半導體裝置 - Google Patents

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台灣積體電路製造股份有限公司
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Abstract

本揭露提供了包括磁性穿隧接面（magnetic tunneling junction, MTJ）元件的方法及裝置。第一間隔層鄰接MTJ元件的側壁。第一間隔層具有低介電常數（低k）的氧化物組成。第二間隔層設置在第一間隔層上並且具有低k氮化物組成。

Description

半導體裝置
本發明實施例是關於一種半導體裝置，特別是關於一種具有具有間隔物元件的MRAM裝置。
積體電路（integrated circuit, IC）產業已歷經了指數成長。IC材料及設計的技術性進步已產生了數個世代的ICs，其中各世代都比前一世代具有更小且更複雜的電路。在IC演進的歷程中，功能密度（即單位晶片面積的互連裝置數目）通常會增加，而幾何尺寸（即可使用製程生產的最小元件（或線））卻減少。此微縮化(scaling down)的製程通常藉由提高生產效率及降低相關成本來提供效益。這種微縮化也已增加了ICs加工及製造的複雜性。
一些IC設計及製造的一項進步是非揮發性記憶體（non-volatile memory, NVM）的開發，尤其是磁性隨機存取記憶體（magnetic random-access memory, MRAM）的開發。在一些實現中，MRAM可提供與揮發性靜態隨機存取記憶體（static random-access memory, SRAM）相當的性能，並具有與揮發性動態隨機存取記憶體（dynamic random-access memory, DRAM）更低的功耗，並且具有相當的密度。相較於NVM快閃記憶體，MRAM可提供更快的存取時間，並且隨著時間承受較少的劣化。MRAM單元是由包括兩個鐵磁層的磁性穿隧接面（magnetic tunneling junction, MTJ）所形成，上述兩個鐵磁層是由薄的絕緣阻障所隔開，並藉由位於兩個鐵磁層之間的電子穿隧絕緣阻障來工作。儘管形成MRAM裝置的現有方法通常已足以滿足其預期目的，但並非在所有面向都令人完全滿意。舉例而言，需要提供適用於高頻應用的MRAM裝置及其製造方法。
本發明實施例提供一種半導體裝置，包括：第一磁性穿隧接面（magnetic tunneling junction, MTJ）元件及第二MTJ元件，位於半導體基板上方；第一間隔層，鄰接第一MTJ元件及第二MTJ元件的側壁，其中第一間隔層具有低介電常數（low-k）氧化物組成；及第二間隔層，位於第一間隔層上，其中第二間隔層具有低介電常數氮化物組成。
本發明實施例提供一種半導體裝置，包括：底電極板；第一磁性穿隧接面（magnetic tunneling junction, MTJ）元件，位於底電極板上；頂電極板，位於第一MTJ元件上方；第一間隔層，鄰接第一MTJ元件、底電極板、及頂電極板的側壁，其中第一間隔層包括矽、氮、以及碳或硼中的至少一種；及第二間隔層，位於第一間隔層上，其中第二間隔層為下列的至少其一：矽或氧、以及氟或碳中的至少一種。
本發明實施例提供一種半導體裝置的形成方法，包括：提供結構，具有底電極材料層、磁性穿隧接面（magnetic tunnel junction, MTJ）堆疊、及頂電極材料層；形成遮罩元件於結構上方；蝕刻底電極材料層、MTJ堆疊、及頂電極材料層，以形成複數個MTJ元件；沉積氮化物材料的保形層於該些MTJ元件上；蝕刻氮化物材料的保形層，以形成多個第一間隔物元件於複數個MTJ元件的側壁上；及沉積低介電常數氧化物材料層於該些第一間隔物元件上並夾設在該些MTJ元件之間，低介電常數氧化物材料層包括矽、氧、以及至少一種摻質。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件及其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一及第二元件直接接觸的實施例，也可能包含額外的元件形成在第一及第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明及清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在…之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。更進一步，當使用“約”、“大約”等描述一個數字或一個數字範圍時，用語係根據本領域具有通常知識者所理解的知識，意圖概括包括所述數字之合理範圍內（例如在所述的數字+/- 10％之內）的數字，除非另有定義。 舉例而言，用語“約5nm”概括從4.5nm至5.5nm、4.0nm至5.0nm的尺寸範圍。
本揭露總體上關於半導體裝置及製造方法。本揭露特別是關於提供一種具有MRAM裝置的半導體裝置。
在一些實施例中，提供MRAM裝置於半導體裝置的記憶體裝置區（或MRAM區）中，且提供邏輯裝置於半導體裝置的邏輯裝置區（或邏輯區）中。記憶體裝置區可包括以行列形成陣列的MRAM單元（或MRAM裝置）。同一行中的MRAM單元連接至共同字元線（common word line），且同一列中的MRAM單元連接至共同位元線（common bit line）。陣列可連接至邏輯區的邏輯裝置。
儘管藉由以下附圖繪示出三個MRAM裝置的半導體裝置的一部分，但是記憶體陣列可為任何尺寸。在於半導體基板（例如，場效應電晶體）上形成一些裝置之後，提供上方的多層內連線（multi-layer interconnect, MLI），其中可形成複數個MRAM裝置。MRAM裝置可包括連接至例如磁性穿隧接面（magnetic tunnel junction, MTJ）元件的（多個）記憶體層的頂電極及底電極。本揭露的實施例藉由引入間隔物材料減小鄰近的MRAM裝置之間的電容來減小半導體裝置的電容。在一些實施方式中，可藉由提高速度及減少Rc延遲來提高裝置對高頻應用的適用性。本文所述的一面向為具有低介電常數之材料圍繞MTJ元件的配置。
第1圖係根據一個實施例，繪示出用於形成包括MRAM裝置的半導體裝置之方法100的一實施例的流程圖。方法100僅為示例，且不意圖將本揭露作出除了請求項中明確記載範圍之外的限制。可在方法100之前、期間、及之後提供額外操作，且對於方法的額外實施例可替換、移除、或移動所述的一些操作。後文結合第3圖至第12圖的半導體裝置200來描述方法100，其係根據方法100繪示出在製造步驟期間半導體裝置的一部分的各種剖面圖（或各自的俯視圖）。第13圖提供了可使用方法100的一個或多個步驟來製造的半導體裝置的實施例。
方法100從方框102處開始，其中接收（received）具有內連線結構（或其一部分）的半導體結構。半導體結構可包括半導體基板。在半導體基板上可形成一些裝置，例如具有相關的（associated）閘極、源極、及汲極部件的場效應電晶體（field effect transistors, FET）。設置在半導體結構上的也可為多層內連線（或MLI）的一層或多層，其包括水平延伸的導線（例如，金屬化層）及垂直延伸的導電導孔。MLI可內連（interconnect）至形成在基板上的一個或多個裝置（例如，FETs）。在一實施例中，MLI的至少一個金屬化層形成在半導體結構上，而MLI的其他金屬化層可在後文所述製造的MRAM裝置之後（例如，在上方）形成。換言之，MRAM裝置設置在MLI的金屬化層內。
參照第2圖的示例，提供了半導體結構202，包括基板204及MLI的上方層或其一部分，由介電層206及金屬化層208來表示。各種其他層及部件（例如，FETs）可設置在半導體結構202上，包括如後文參考第13圖所述的，但是為了易於理解在此未具體繪示。
在一些實施例中，半導體結構202包括基底基板（base substrate）204，其可為但不限於矽基板（例如矽晶圓）。替代地，基板204包括另一種元素半導體、化合物半導體、及合金半導體、或其組合，上述元素半導體例如鍺；上述化合物半導體包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；上述合金半導體包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；。在另一替代方案中，半導體基板204為絕緣體上覆矽（silicon-on-insulator, SOI）。在其他替代方案中，半導體基板204可包括摻雜的磊晶層、梯度半導體層、及/或位於不同類型的另一半導體層之上的半導體層，例如位於矽鍺層上的矽層。半導體基板204可包括或可不包括例如p井、n井、或其組合等的摻雜區。如前文所述，半導體基板204可在其上形成複數個閘極結構、及相應的源極/汲極部件、及/或其他半導體裝置，包括各種被動及主動微電子裝置，例如電阻器、電容器、電感器、二極管、p型場效電晶體（p-type field effect transistors, PFETs）、n型場效電晶體（n-type field effect transistors, NFETs）、金屬氧化物半導體場效電晶體（metal-oxide semiconductor field effect transistors, MOSFETs）、互補式金屬氧化物半導體（complementary metal-oxide semiconductor, CMOS）電晶體、雙極性接面電晶體（bipolar junction transistors, BJT）、橫向擴散MOS（laterally diffused MOS, LDMOS）電晶體、高壓電晶體、高頻電晶體、其他合適的組件、或其組合。
MLI結構形成在半導體基板204上，包括露出的層間介電（inter-layer dielectric, ILD）層206及在ILD層206中水平延伸之露出的導線208。ILD層206可為氧化物、未摻雜的矽酸鹽玻璃、或摻雜的氧化矽、碳摻雜氧化物、或極低k介電材料，上述氧化物例如二氧化矽、四乙氧基矽烷（tetraethyl orthosilicate, TEOS）氧化物，上述摻雜的氧化矽例如硼磷矽酸鹽玻璃（borophosphosilicate glass, BPSG）、摻氟矽酸鹽玻璃（fluoride-doped silicate glass, FSG）、磷矽酸鹽玻璃（phosphosilicate glass, PSG）、摻硼矽酸鹽玻璃（boron doped silicon glass, BSG）、熔融矽玻璃（fused silica glass, FSG）、磷矽酸鹽玻璃（phosphoric silicate glass, PSG）、硼矽酸鹽玻璃(borosilicate glass, BSG) ，上述極低k介電材料例如多孔碳摻雜二氧化矽。金屬線208可由例如鋁（aluminum, Al）、Cu、或其組合的金屬所製成。ILD層206及/或金屬線208可包括多層結構。在一些實施例中，在第n個金屬化處提供金屬線208，n可為1、或大於1的任何整數。在一實施例中，n為4，其對應於在半導體結構202上形成之電晶體上方的第四（4）金屬層。
ILD層206可藉由PE-CVD、F-CVD、或其他合適的方法來形成。在一些實施例中，在沉積ILD層206之後，在ILD層206內蝕刻開口，並且隨後填充導電材料以提供金屬層208。其他製造製程也是可能的，包括鑲嵌或雙鑲嵌製程。
MLI結構例如包括ILD層206及金屬層208，其電性耦合各種裝置（例如，形成在半導體結構202上的p型電晶體及/或n型電晶體、電阻器、電容器、及/或電感器）及/或組件（例如，p型電晶體及/或n型電晶體的閘極電極及/或源極/汲極部件），使得各種裝置及/或組件可按半導體200之設計要求指定的方式工作。MLI結構包括介電層及導電層（例如，金屬層）的組合，例如前文所述的那些被設置為形成各種內連線結構。將導電層設置為形成垂直內連線部件及/或水平內連線部件，上述垂直內連線部件例如裝置級（device-level）接觸件及/或導孔，上述水平內連線部件例如導線，例如金屬線208。垂直內連線部件通常在MLI部件的不同層（或不同平面）中連接的水平內連線部件。在操作期間，將內連線部件配置為在裝置及/或半導體裝置200的組件之間發送信號（route signals）及/或分配信號（例如，時鐘信號、電壓信號及/或接地信號）至裝置及/或半導體裝置200的組件。
繼續參照方法100的方框104，其中在半導體結構上形成底電極。在一實施例中，底電極包括底電極導孔（bottom electrode via, BEVA）結構及上方的底電極層，底電極層也稱作板（plate）。
參照第2圖的示例，繪示出BEVA結構210。BEVA結構210可形成在複數個介電層212內，介電層212繪示為子層212a、212b、212c及212d。在一些實施方式中，介電層212包括複數個不同的介電質組成。在一實施例中，介電層212包括碳氮化矽（silicon carbonitride, SiCN）層212a、氧化鋁（aluminum oxide, AlO x）層212b、未摻雜的氧化矽玻璃（undoped silicon oxide glass, USG）層212c、及蓋層212d，其毯覆沉積於半導體結構202的頂表面上方。在一實施例中，蓋層212d可為富含矽的氧化物（silicon-rich oxide, SRO）、碳氧化矽（silicon oxycarbide）、其組合、及/或其他合適的材料。介電層212可藉由多種技術來形成，包括化學氣相沉積（chemical vapor deposition, CVD）、低壓CVD（low-pressure CVD, LP-CVD）、電漿增強CVD（plasma-enhanced CVD, PE-CVD）、濺鍍、及物理氣相沉積（physical vapor deposition, PVD）等。所示的配置僅為例示性的，並且可提供其他（多個）介電層212。介電層212適合於在MRAM裝置陣列的每個MRAM裝置的鄰近BEVA 210之間提供隔離 。
在一些實施方式中，在沉積形成介電層212的介電材料的堆疊之後，在介電層212上方形成例如硬遮罩材料及/或光敏材料的遮罩元件。然後根據遮罩元件所提供的圖案進行蝕刻製程，以在介電層212中形成開口。可藉由適當的乾式蝕刻操作來進行蝕刻製程。蝕刻製程可在介電層212中形成露出金屬線208之頂表面的開口或溝槽。方框104可更包括在介電層212中蝕刻的開口內形成BEVA結構210。
在一實施例中，BEVA結構210包括阻障層210a、底導電層210b、及頂導電層210c。然而，提供從金屬線208至後文所述的底電極層之合適的導電路徑的其他配置也是可能的。在一實施例中，阻障層210a可包括例如下列導電材料：鈦（titanium, Ti ）、氮化鈦（titanium nitride, TiN ）、鉭（tantalum, Ta ）、氮化鉭（tantalum nitride, TaN ）、鈷（cobalt, Co ）、其組合、及/或其他合適的材料。可藉由例如原子層沉積（atomic layer deposition, ALD）、CVD、PVD、或其他合適方法的製程來沉積阻障層210a。然後在開口內並在阻障層上方形成底導電材料210b。底導電材料210b可藉由例如下列各種技術形成：高密度離子化金屬電漿（ionized metal plasma, IMP）沉積、高密度感應耦合電漿（inductively coupled plasma, ICP）沉積、濺鍍、CVD、PVD、LP-CVD、PE- CVD、ALD、及/或其他合適的製程。在一實施例中，底導電材料210b為銅或其他合適的材料。底導電材料210b可僅填充介電層212中的開口的一部分，在這樣的實施方式中，BEVA可更包括形成在底導電材料210b上方的上（upper）導電材料210c。在一實施例中，上導電材料210c包括與底導電材料210b不同的材料。上導電材料210c可藉由例如下列各種技術來形成：高密度IMP沉積、高密度ICP沉積、濺鍍、CVD、PVD、LP-CVD、PE-CVD、ALD、及/或其他合適的沉積製程。在一實施例中，BEVA 210的上導電材料210c為鎢（tungsten, W）或其他合適的材料。在沉積用於上導電材料的材料之後，可進行例如化學機械拋光（chemical mechanical polishing, CMP）的平坦化製程，以為BEVA 210提供實質上平坦的頂表面。在其他實施例中，BEVA 210以及上導電材料210c及底導電材料210b可具有相同的組成，並且可包括鎢、鈦、鉭、氮化鎢、氮化鈦、氮化鉭、其組合、或其他合適的金屬或金屬化合物。
在形成BEVA 210之後，在方框104的一些實施方式中，將提供MRAM裝置的底電極層或板的導電材料沉積在BEVA 210上方。參照第2圖，提供了底電極層214。底電極214包括例如下列導電材料：TiN、TaN、Ti、Ta、其組合、及/或其他合適的材料。可藉由例如ALD、CVD、PVD、電鍍、或其他合適方法的製程來沉積底電極層214。在一些實施例中，在方框104中，將底電極層214的材料保形地沉積在結構202上方；並且隨後可如後文所述使用MTJ元件對材料進行圖案化。
然後，繼續參照方法100的方框106，其中在半導體結構上提供材料的磁性穿隧接面（magnetic tunnel junction, MTJ）堆疊。材料的MTJ堆疊可提供複數個疊層，其隨後被圖案化以形成MTJ元件。
參照第2圖的示例，將MTJ層216繪示為位於底電極層214上方。MTJ層216可包括複數個層。儘管為了易於理解而繪示出三層-216a、216b及216c，但是MTJ層216的疊層的實施例可包括許多額外層。在一實施例中，MTJ層216包括繪示為216a及216c的兩個鐵磁層，其由繪示為216b的薄絕緣層所隔開，上述薄絕緣層也稱作穿隧阻障層。兩個鐵磁層之一（例如，鐵磁層216a）可為釘扎至MTJ層216之反鐵磁層的磁性層，而另一個鐵磁層（例如，鐵磁層216c）為“自由”磁性層，可將其磁場更改為兩個或多個值之一，以儲存兩個或多個相應數據狀態之一。
形成的MTJ（由MTJ層216的圖案化所提供）使用穿隧磁阻（tunnel magnetoresistance, TMR）以在上鐵磁層及下鐵磁層上儲存磁場。對於足夠薄的絕緣層厚度（例如，約100埃（Å）或更小），電子可從一個鐵磁層（216a）穿隧至另一個鐵磁層（216c）。可以多種方式將數據寫入單元。在一種方法中，電流在上鐵磁層及下鐵磁層之間流動（passed），這感應出自由磁性層（例如，鐵磁層216c）中的磁場。在另一種方法中，利用自旋力矩轉移（spin-transfer-torque, STT），其中自旋對準或極化的電子流（polarized electron flow）用於相對於釘扎磁性層（例如，鐵磁層216a）改變自由磁性層（例如，鐵磁性層216c）內的磁場。可使用其他寫入數據的方法。然而，各種數據寫入方法包括相對於釘扎磁性層改變自由磁性層內的磁場。
繼續討論操作中之隨後形成的MTJ元件，由於磁性穿隧效應（magnetic tunnel effect），MTJ的電阻根據儲存在鐵磁層（216a、216c）中的磁場而變化。舉例而言，當MTJ的鐵磁層的磁場在方向上對準時，提供低電阻狀態（即，邏輯“ 0”狀態）。如果切換磁性自由層（例如，鐵磁層216c）的磁場，則鐵磁層中的磁場彼此相對，這導致高電阻狀態（即，邏輯“ 1”狀態）。因此，藉由測量MTJ元件的鐵磁性板之間的電阻，耦合至MTJ元件的讀取電路可決定“ 0”及“ 1”數據狀態。
同樣地，除了鐵磁層及穿隧絕緣層之外，MTJ元件也可包括許多層，但不限於蓋層、反鐵磁層、其他釘扎層、釘扎層、阻障層、多層鐵磁層、合成反鐵磁（synthetic anti-ferromagnetic, SAF）結構、金屬層（例如，Ru）、及/或其他合適的層。藉由適當的層生長技術來沉積MTJ堆疊216的每一層。一些合適的生長技術包括濺鍍沉積、分子束磊晶（molecular beam epitaxy, MBE）、 脈衝式雷射沉積（pulsed laser deposition, PLD）、ALD、電子束（electron beam, e-beam）磊晶、化學CVD、或更包括LP-CVD、原子層化學氣相沉（atomic layer CVD, ALCVD）、超高真空化學氣相沉（ultrahigh vacuum CVD, UHVCVD）、減壓化學氣相沉（reduced pressure CVD, RPCVD）之衍生的CVD製程、其組合、及/或其他合適的沉積技術。
在一些實施例中，MTJ堆疊216的鐵磁性電極層216a及/或216c包括Fe、Co、Ni、FeCo、CoNi、CoFeB、FeB、FePt、FePd、CoFeTa、NiFe、CoFe、CoPt、CoPd、 FePt、以及Ni、Co及Fe的其他合金、及/或其他合適的磁性材料。在一些實施例中，MTJ堆疊216的阻障層216b可包括例如氧化鎂（magnesium oxide, MgO）、氧化鋁（aluminum oxide）（例如，Al 2O 3）、NiO、GdO、Ta 2O 5、MoO 2、TiO 2、WO 2、其組合、及/或或其他合適的材料。在各種實施例中，MTJ堆疊216具有在約200Å至約400Å的範圍內的總高度。可共形地沉積MTJ疊層216，並且隨後對其進行圖案化，以形成如後文所述之單獨的MTJ元件。
繼續參照方法100至方框108，其中在半導體結構上的MTJ堆疊上方形成頂電極材料層或板。頂電極材料層可提供用於從上側接觸（accessing）MTJ元件的導電材料，而（前文所述之）底電極層可提供用於從下側接觸MTJ元件的導電材料。參照第2圖的示例，頂電極材料層218形成在MTJ堆疊216上方。頂電極材料層218為導電材料。在一實施例中，合適的組成包括TiN、TaN、Ti、Ta、其組合、及/或其他合適的材料。可藉由例如ALD、CVD、PVD、或其他合適方法的製程來沉積頂電極材料層218。在一些實施例中，在沉積之後，可以一種或多種平坦化製程（例如，CMP製程）來將頂電極材料層218平坦化。在一些實施例中，底電極材料層214及頂電極材料層218包括不同的導電材料。頂電極材料層218可被保形地沉積並且隨後被圖案化，以形成如後文所述之單獨的MTJ元件。
然後，繼續參照方法100至方框110，其中以一個或多個步驟將頂電極材料、MTJ堆疊、及/或底電極層圖案化，以形成半導體裝置中所提供之MRAM裝置陣列中的每個MRAM裝置。圖案化可包括使用光學微影製程來形成定義MRAM裝置的遮罩元件、根據遮罩元件的圖案來蝕刻頂電極材料、MTJ堆疊、及/或底電極層、以及在蝕刻後從結構移移除遮罩元件。各種圖案化方法都是可能的，包括後文所述那些。
在一些實施方式中，如第3圖的示例所示，在頂電極層218上方形成硬遮罩層302。硬遮罩層302可包括一個或多個圖案化層。在一些實施例中，硬遮罩層包括例如下列介電材料：氧化矽、氮化矽、氮氧化矽、非晶碳（amorphous carbon, APF）、或其合適的組合。可藉由例如CVD或其他合適方法的製程來沉積硬遮罩層。
可如第4圖及第5圖所示藉由光學微影及蝕刻製程來提供硬遮罩層302的圖案化。光學微影及蝕刻製程可首先在硬遮罩層302上方形成光阻層402並將光阻層402圖案化（第4圖）。光阻層402可包括至少一個光敏層（photosensitive layer）的多層阻劑，其是用於將圖案化的阻劑層402作為蝕刻遮罩來圖案化例如硬遮罩層302的下方層。光阻層402可包括例如所示實施例的底部抗反射塗層（bottom anti-reflective coating, BARC）層402a、中間層402b、及光敏層402c的層。例示性光學微影製程可包括對光敏層402c進行的微影曝光（lithographic exposure），光學微影曝光將所選區域暴露於輻射。曝光導致在光阻的曝光區中發生化學反應。曝光後，將顯影劑施加到光阻上。顯影劑溶解或以其他方式移除在正光阻顯影製程的情況下的曝光區、或者在負光阻顯影製程的情況下的未曝光區。合適的正顯影劑包括TMAH（tetramethyl ammonium hydroxide）、KOH、及NaOH，且合適的負顯影劑包括例如下列溶劑：乙酸正丁酯、乙醇、己烷、苯、及甲苯。在光阻顯影之後，藉由選擇性地蝕刻穿過位於顯影的光敏層402c中的開口，將在光敏層402c（參照第4圖）中形成的圖案轉移至中間層402b、及/或BARC層402a，導致圖案化的多層阻劑。圖案化的光敏層402c可具有從俯視圖來看實質圓形的柱體（pillar）的形式。圖案化的光敏層402c提供柱體的陣列，每個柱體定義裝置200的MRAM裝置的陣列中的MRAM裝置。隨後，如第5圖所示，可根據光阻402的圖案藉由蝕刻製程來移除硬遮罩層302的露出部分，上述蝕刻製程例如濕式蝕刻、乾式蝕刻、反應離子蝕刻（Reactive Ion Etching, RIE）、灰化、及/或其他蝕刻方法。在圖案化硬遮罩層302之後，可移除光阻層402。
在圖案化之後或在圖案化（多個）硬遮罩層302的同時，使用圖案化的硬遮罩層302及/或圖案化的光阻層402作為蝕刻遮罩來圖案化頂電極材料層218。為了便於說明，將圖案化的頂電極材料標註為頂電極層或板218’（第5圖）。將頂電極材料層218圖案化可使用乾式蝕刻、濕式蝕刻、或其他合適的蝕刻製程。舉例而言，乾式蝕刻製程可實施含氧氣體、含氟氣體（例如，CF 4、SF 6、CH 2F 2、CHF 3及/或C 2F 6）、含氯氣體（例如，Cl 2、CHCl 3、CCl 4及/或BCl 3）、含溴氣體（例如HBr及/或CHBr 3）、含碘氣體、其他合適的氣體、及/或電漿、其組合、及/或其他合適的蝕刻劑。作為另一示例，濕式蝕刻製程可包括在下列濕蝕刻劑中蝕刻：稀氫氟酸（diluted hydrofluoric acid, DHF）；氫氧化鉀（KOH）溶液；氨; 含氫氟酸（HF）、硝酸（HNO 3）、乙酸（CH 3COOH）的溶液；其組合、及/或其他合適的濕蝕刻劑。在一些實施例中，蝕刻製程是在例如約900W至約1200W範圍內的電源功率、約0V至約500V範圍內的偏壓、約10sccm至約200sccm範圍內的氣流、約15
Figure 02_image001
至約55
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範圍內的溫度製程參數下的RIE製程。蝕刻劑氣體可包括Cl 2、SiCl 4、BCl 3、NF 3、N 2、H 2、CH 4、HBr、He、Ar、或其組合。在蝕刻以形成頂電極層218’之後，可移除圖案化的硬遮罩層302。
可繼續參照方框110，包括蝕刻製程以蝕刻穿過MTJ堆疊216及底電極材料層214以形成如第6圖所示之MTJ元件216’及底電極層或板214’。在一些實施方式中，以與將頂電極層218’圖案化相同的蝕刻製程來蝕刻MTJ堆疊216及/或底電極材料層214。在一些實施方式中，在形成頂電極層218’時，在分開的蝕刻製程中進行對MTJ堆疊216及/或底電極層214的蝕刻。在一實施例中，將MTJ疊層216及/或底電極材料層214圖案化的蝕刻製程為等向性乾式蝕刻製程。在一實施例中，對MTJ堆疊216及/或底電極層214的蝕刻為離子束蝕刻（ion beam etch, IBE）製程。在蝕刻的一些實施方式中，在MTJ堆疊216及/或底電極214的蝕刻製程（例如，IBE）期間提供頂電極層218’的圓化(rounding)，其結果為第6圖中所示之圓化的 (rounded)頂電極層218”。如第6圖中所示之頂電極層218的圓化可為在其上沉積之隨後的層提供有利的表面，例如避免可能在上方層中造成不連續性風險的邊角(corner)。如隨後的製程步驟中所示，可移除圓化的頂部。
如前文所述，蝕刻可定義出頂電極層218”、MTJ元件216’、及底電極層214’的柱體（例如，圓柱形圖案）結構的陣列，陣列中插有開口602。此柱體陣列定義了各個MRAM裝置，上述各個MRAM裝置使用適合的位元線及字元線（例如，在MLI中）以陣列形式內連，以存取MRAM裝置進行讀寫操作。
在一些實施例中，前文所述之蝕刻製程繼續延伸至介電層212中。如第6圖所示，開口602延伸至介電層212中。開口602可包括介電層212的漸縮的(tapered)側壁。在一些實施方式中，相較於上方層（例如，電極層214），漸縮的側壁導致介電材料的蝕刻速率差異（例如，減小）、及/或調整蝕刻製程以提供漸縮的側壁。在一實施例中，圖案化的MTJ元件216’及/或底電極層214’的側壁也為漸縮的。漸縮對於隨後的間隙填充製程可能是有益的，例如提供填充的容易性。可選擇介電層212的蝕刻深度以確保鄰近的MRAM裝置之間的隔離。介電層212的蝕刻深度可藉由蝕刻參數來控制，例如蝕刻時間終點設定（etch time end point settings）。
繼續參照方法100至方框112，其中在包括MTJ元件的半導體結構上方形成第一間隔物材料。第一間隔物材料可保形地沉積在半導體結構上。參照第7圖的示例，形成第一間隔物材料702。可藉由CVD或ALD製程來沉積第一間隔物材料。在一些實施方式中，第一間隔物材料702的厚度t1在約500至550埃（Å）之間。
在一實施例中，第一間隔物材料的介電常數在約7以下。在一實施例中，第一間隔物材料的介電常數在約4至7之間。在一實施例中，第一間隔物材料為具有介電常數低於氮化矽的介電常數的材料，因此在本文中稱作低k（low-k）氮化物材料。一種例示性組成包括矽、碳、及氮，例如摻雜碳的氮化矽或碳氮化矽（silicon carbon nitride） 。在一實施例中，組成為化學計量的碳氮化矽（Si 1.5C 1.5N 4）。在一實施例中，組成為摻雜碳的氮化矽（SiN：C）。在一實施例中，包括Si、C、N材料的第一間隔物材料具有在約4與5之間的介電常數。在一實施例中，SiN：C具有在約13至18原子重量％之間的碳的摻質濃度。在一些實施方式中，碳的原子量百分比在約5％至30％之間。在一些實施例中，如果碳濃度升高至30％以上，則材料的蝕刻選擇性可能會劣化，這會對所期望之輪廓產生不利影響。如果碳濃度降至最小值（例如5％）以下，則寄生電容可能會增加。
另一例示性組成為包括矽、氮、及硼的介電質組成。在一實施例中，組成為摻雜硼（boron, B）（SiN：B）的氮化矽。在一實施例中，SiN：B組成具有約4至7的介電常數。材料的摻質濃度可在約13至18原子％之間，上述摻質例如硼B。其他例示性組成包括摻雜其他合適的摻質的氮化矽，上述摻質例如氟（fluorine, F）。類似於前文關於碳所討論的，將硼的濃度提供在5％至30％之外可能會有缺點。在一實施例中，藉由CVD製程在原位摻雜合適的摻質（例如，F、B、C）來形成第一間隔物材料。在一實施例中，第一間隔物材料包括SiN：C或SiCN，並且使用例如矽源（例如，矽烷）、氮源（例如，氨、氮）、及碳源的多前驅物（multi-precursors），上述碳源例如有機基團，上述有機基團例如烷烴（例如CH 3、CH 4）。舉例而言，SiH 4、NH 3（或N 2）、CH 4；SiH(CH 3) 3、NH 3; 及/或合適的前驅物。在一些實施例中，藉由包括原位引入摻質的原子層沉積（atomic layer deposition, ALD）來沉積第一間隔物材料。
應注意的是，第一間隔物材料為鄰接（abuts）MTJ元件216’的氮基（nitride-based）組成。在一些實施例中，氮基組成鄰接MTJ元件的（多個）鐵電層。這有利地避免了MTJ元件216’暴露於氧原子，因此避免了MTJ元件216’的部分所不期望的氧化。選擇第一間隔物材料的介電常數以實現MRAM裝置陣列的電容所期望的改善。較低介電常數的氮化物材料受外部施加的電場影響的趨勢較小。因此，第一間隔物材料適合在鄰近的MRAM元件之間提供絕緣，提供鄰近裝置之間的寄生電容的減小。
然後，繼續參照方法100至方框114，其中蝕刻第一間隔物材料以形成鄰近於MTJ裝置的第一間隔物元件。在一實施例中，使用乾式蝕刻製程來蝕刻第一間隔物材料。乾式蝕刻製程可實施含氟氣體（例如，CF 4、SF 6、CH 2F 2、CHF 3及/或C 2F 6）作為蝕刻劑氣體。在另一個實施例中，含氟蝕刻劑氣體為CHF 3。在一些實施例中，乾式蝕刻製程可使用載體氣體來輸送蝕刻劑氣體。載體氣體包括氮氣、氬氣、氦氣、氙氣、其他合適的載體氣體成分或其組合。可調整蝕刻製程的各種參數，以實現對間隔物材料的選擇性蝕刻，例如蝕刻劑氣體的流速、蝕刻劑氣體的濃度、載體氣體的濃度、射頻源（RF source,）的功率、偏壓、壓力、蝕刻製程的持續時間、在蝕刻製程期間維持在處理腔室中的溫度、在蝕刻期間晶圓的溫度、其他合適的蝕刻參數或其組合。在一些實施例中，蝕刻製程包括複數個步驟。在一些實施方式中，在不使用裝置的記憶體區中的遮罩元件的情況下進行第一間隔物材料的蝕刻。
參照第8A圖及第8B圖的示例，蝕刻第一間隔物材料702（第7圖）以形成第一間隔物元件702’。第一間隔物元件702’沿著MTJ元件216’及底電極層214’的側壁延伸。第一間隔物元件延伸至介電層212之間的開口602中。第一間隔物元件702’部分地鄰接頂電極層218”的側壁延伸。
在一些實施方式中，在蝕刻以形成第一間隔物元件之後，第一間隔物元件的剩餘厚度t2為約50至150Å。在一些實施例中，蝕刻製程提供了沿著介電層212的漸縮側壁的厚度減小的第一間隔物材料。在一實施例中，在介電層212中形成的溝槽606的底部的端點（terminal point）為第一間隔物材料的空隙（void）。換言之，第一MTJ元件的間隔物元件702’不與第二鄰近MTJ元件的間隔物元件702’相連（contiguous with）。可選擇第一間隔物元件的厚度，使得其足以保護MRAM元件的側壁，特別是MTJ元件216’的側壁。如果厚度太小，則氧氣可能會滲透（penetrate）到第一間隔物材料中，而所不期望地氧化MTJ元件216’。也可選擇第一間隔物元件的厚度，使得提供足夠的間隔以用於後續層的足夠的間隙（gap）填充，並且提供足夠的第二間隔物材料（例如，具有較低的k值）以改善鄰近的MRAM元件之間的絕緣。
繼續參照方法100至方框116，其中沉積蝕刻停止層。參照第9A圖及第9B圖的示例，形成蝕刻停止層802。在一些實施方式中，蝕刻停止層802延伸至半導體結構的邏輯區。在一實施例中，蝕刻停止層802為氧化鋁。提供對例如後文所述之第二間隔物介電層的蝕刻選擇性的其他組成也是可能的。
然後，繼續參照方法100至方框118，其中在包括MRAM組件的半導體結構上方形成第二間隔物材料。第二間隔物材料可藉由CVD製程（例如，PE-CVD、流動式化學氣相沉積（flowable chemical vapor deposition, F-CVD）或其他合適的方法）、ALD製程、及/或其他合適的沉積方法來形成。第二間隔物材料可為具有相較於氧化矽而言更低的介電常數的氧化物，在本文中被稱作低k氧化物。在一實施例中，第二間隔物材料具有約2至4之間的介電常數。在一些實施例中，第二間隔物材料1002的介電常數比第一間隔物材料702的介電常數小15％至80％。
在一實施例中，第二間隔物材料包括矽、氧、碳材料，例如碳摻雜的氧化矽（SiO：C）。在進一步的實施例中，SiO：C材料可具有約2.8至3.5的介電常數。在一實施例中，SiO：C材料中碳摻質的原子量在約13至18原子量％之間。在一實施例中，第二間隔物材料包括矽、氧、碳、及氫、或SiO：CH。在進一步的實施例中，SiO：CH材料可具有約2至2.8之間的介電常數。在一實施例中，SiO：CH材料中的碳摻質的原子濃度在約13至18原子量％之間，且SiO：CH材料中的氫摻質在約3至5原子量％之間。如果碳濃度增加太多，則在一些實施例中，材料的蝕刻選擇性可能具有劣化（degrading）的風險，這不利地影響了所期望之輪廓。如果碳濃度降至最小值（例如5％）以下，則寄生電容可能會增加。
在一實施例中，第二間隔物材料包括矽、氧、及氟摻質、或SiO：F。在進一步的實施例中，SiO：F材料可具有約3.5至小於4之間的介電常數。氟摻質可具有與前文所述之碳實質相同的原子量百分比。
在一實施例中，可將第二間隔物材料沉積為約400至450Å之間的厚度t3。可選擇厚度，使得足夠的材料過填充（overfills）MRAM裝置之間的間隙。在一實施例中，由於下方MTJ元件的形貌（topography），第二間隔物材料形成非保形（non-conformal）層。
繼續參照方法100至方框120，其中蝕刻第二間隔物材料以露出頂電極。在一實施例中，使用乾式蝕刻製程來蝕刻第二間隔物材料。乾式蝕刻製程可實施含氟氣體（例如，CF 4、SF 6、CH 2F 2、CHF 3、及/或C 2F 6）作為蝕刻劑氣體。在進一步的實施例中，含氟蝕刻劑氣體為CHF 3。在一些實施例中，乾式蝕刻製程可使用載體氣體來輸送蝕刻劑氣體。載體氣體包括氮氣、氬氣、氦氣、氙氣、其他合適的載體氣體成分或其組合。可調整蝕刻製程的各種參數，以實現對間隔物材料的選擇性蝕刻，例如蝕刻劑氣體的流速、蝕刻劑氣體的濃度、載體氣體的濃度、射頻源（RF source,）的功率、偏壓、壓力、蝕刻製程的持續時間、在蝕刻製程期間維持在處理腔室中的溫度、在蝕刻期間晶圓的溫度、其他合適的蝕刻參數或其組合。在一些實施例中，選擇性蝕刻製程選擇性地移除第二間隔物材料，而實質上不蝕刻頂電極及/或蝕刻停止層。在一些實施例中，蝕刻製程包括複數個步驟。
參照第11A圖的示例，回蝕刻第二間隔物材料層1002以形成第二間隔層1002’。回蝕刻的第二間隔層1002’露出頂電極218”。在一實施例中，第二間隔物材料1002’提供了上電極層218”，上電極層218”在第二間隔層1002’的頂表面上方延伸距離d1。在一些實施例中，距離d1在20Å至100Å之間。在進一步的實施例中，距離d1在約50Å至65Å之間。選擇距離d1，使得足夠的面積可用於隨後與頂電極層218”的接觸、頂電極的接觸電阻是可接受的（例如，這取決於所得頂電極的厚度）、以及為MTJ元件提供足夠的保護餘度（margin）。在一實施例中，蝕刻停止層802為第二間隔物材料1002的回蝕刻提供了停止（stop）。
繼續參照方法100至方框122，其中在頂電極上方形成金屬化層。金屬化層相較於金屬化層208可為更高層級的金屬。舉例而言，在一實施例中，提供金屬化層208於金屬線層級M n處，且在頂電極上方形成的金屬化層（1204）為金屬線層級M n+2。
參照第12圖的示例，位於間隔層1002’上方的層間介電（inter-layer dielectric, ILD）層1202，例如在第12圖中所示。ILD層1202可實質上類似於ILD層206。ILD層1202可包括四乙氧基矽烷（tetraethyl orthosilicate, TEOS）氧化物、未摻雜的矽酸鹽玻璃、或摻雜的氧化矽，上述摻雜的氧化矽例如硼磷矽酸鹽玻璃（borophosphosilicate glass, BPSG）、熔融矽玻璃（fused silica glass, FSG）、磷矽酸鹽玻璃（phosphosilicate glass, PSG）、硼矽酸鹽玻璃(borosilicate glass, BSG) 、及/或其他合適的介電材料。可藉由PE-CVD、F-CVD、或其他合適的方法來形成ILD層1202。在一些實施例中，ILD層1202是由低k介電層或極低k介電層所形成，將ILD 202形成至厚度約為2500Å。如果使用極低k介電層，則可在沉積極低k介電層之後進行固化製程以增加其孔隙率（porosity）、降低k值、並提高機械強度。可在ILD層1202上進行一個或多個平坦化（例如，CMP）製程。
舉例而言，方框122可在ILD層1202中形成導孔溝槽及開口（未繪示），並且在其中沉積導電材料以提供內連線，例如落在電極218’上的頂電極導孔（top electrode via, TEVA）1204，例如在第12圖。在一實施例中，TEVA 1204從電極218’的頂部偏移（offset from），使得TEVA 1204的底表面的一部分與蝕刻停止層802及第二間隔層1002’交界（interfaces）。金屬線1205可為提供水平佈線（routing）（例如，M n+2）的金屬線。金屬線1205為金屬內連線層的一部分，例如MRAM單元陣列中的位元線（例如，位元線BL）。頂電極導孔1204將MRAM單元電性連接至金屬內連線層。在一些實施例中，頂電極導孔1204及金屬線1205包括Cu或W。可藉由鑲嵌或雙鑲嵌製程來形成頂電極導孔1204及金屬線1205。在一些實施例中，頂電極導孔1204實質上類似於BEVA 210。TEVA 1204及金屬線1205為如前文所述之MLI的一部分。在一實施例中，金屬線1205提供位元線與BEVA 210至金屬線208，其提供字元線。
然後，繼續參照方法100至方框124，其中進行例如下列的進一步的步驟：提供MLI的額外金屬化層、形成（多個）鈍化層以及進行更多的後段產線（back-end-of-line, BEOL）製程。
因此，在一些實施例中提供的方法100是在半導體結構上形成具有MTJ元件的MRAM裝置的實施例，其在一些實施方式中可提供減小的電容。MTJ元件之間的介電常數的減小提供鄰近MTJ元件陣列之間的電容減小。在一些實施方式中，藉由第一及/或第二間隔物元件的配置及材料選擇來提供電容的減小。為MTJ元件提供的第一及/或第二間隔物元件允許了更高頻率操作。
現在參照第13圖，提供了半導體裝置1300的實施例。半導體裝置可與上述繪示的半導體裝置200實質相似，並且提供由相同的參考數值指代的相似組件，以便於參照可等同地應用於裝置1300的上述描述。裝置1300繪示為在記憶體區1300A及鄰近邏輯區1300B中具有複數個MRAM裝置201，上述複數個MRAM裝置201繪示為201a、201b、201c。提供邏輯裝置於邏輯區1300B中，並且可用於實現用於存取MRAM裝置201的MRAM陣列的寫/讀邏輯或進行其他功能。
每個MRAM區1300A及邏輯區1300B可具有形成場效應電晶體（field effect transistors, FETs）的相似的電晶體結構。結構包括在半導體基板204上的閘極結構107、及鄰近的源極部件103、及汲極部件105。閘極107位於源極103及汲極105之間並在其下方定義通道區。接觸插塞113形成在層間介電質（inter-layer dielectric, ILD）109中，並且可電性耦合至例如汲極105的末端FET。ILD109可與前文的ILD1202或ILD206實質相似。接觸插塞113連接至MLI 1308，其可與前文參照第1圖之方法100描述的MLI實質相似。ILD 109可藉由用於形成這樣的層的各種技術來形成，例如化學氣相沉積（chemical vapor deposition, CVD）、低壓CVD（low-pressure CVD, LP-CVD）、電漿增強CVD（plasma-enhanced CVD, PE-CVD）、濺鍍、及物理氣相沉積（physical vapor deposition, PVD）、熱成長（thermal growing）等。ILD 109可由例如下列多種介電材料所形成：氧化物、氮化物、低k材料、及/或其他合適的材料。在一些實施例中，ILD 109可包括額外層，例如接觸蝕刻停止層（contact etch stop layers, CESL）。FETs的電晶體結構中的電晶體可為平面電晶體或非平面電晶體，例如FinFET或全繞式閘極（gate-all-around, GAA）。在一些實施例中，提供淺溝槽隔離（shallow trench isolation, STI）111，以定義並電性隔離鄰近的電晶體。
半導體裝置200包括位於電晶體結構上方的內連線結構1308（MLI）。內連線結構1308包括三個鄰近的金屬層M n、M n+1、M n+2、及其他未繪示的金屬層。金屬層208為位於電晶體結構的頂表面上方的第n個金屬層，而金屬層1304及1206分別為第（n + 1）個金屬層及第（n + 2）個金屬層。因此，在一些實施例中，金屬層208、1304、及1206也被稱作金屬層M n、M n+1及M n+2。數字n可為任何自然數。舉例而言，n可為3、4、5、6、或其他自然數。在本實施例中，包括相應的MTJ元件216’的MRAM單元201被實現在金屬層M n+1中。
金屬層M n在MRAM區1300A及邏輯區1300B中均包括ILD層206及金屬線208。ILD層206可為氧化物、低k介電材料、或極低k介電材料，上述氧化物例如二氧化矽，上述低k介電材料例如碳摻雜的氧化物，上述極低k介電材料例如多孔碳摻雜的二氧化矽，且ILD層206從記憶體區延伸至邏輯區。金屬線208可由例如鋁、銅、或其組合的金屬所製成。金屬層M n+2再次在MRAM區1300A及邏輯區1300B中包括ILD層1202及金屬線1206。ILD層1202可為氧化物、低k介電材料、或極低k介電材料，上述氧化物例如二氧化矽，上述低k介電材料例如碳摻雜的氧化物，上述極低k介電材料例如多孔碳摻雜的二氧化矽。金屬線1206可由例如鋁、銅、或其組合的金屬所製成。
金屬層M n+1在邏輯區1300B中包括ILD層1306及金屬線1304。導孔1302將金屬線1304內連至金屬線208。ILD層1306可為氧化物、低k介電材料、或極低k介電材料，上述氧化物例如二氧化矽，上述低k介電材料例如碳摻雜的氧化物，上述極低k介電材料例如多孔碳摻雜的二氧化矽。金屬線1304可由例如鋁、銅、或其組合的金屬所製成。與金屬線1304及導孔1302共平面的是分別包括MTJ元件216’及BEVA 210的記憶體區1300A中的組件。應注意的是，第一間隔物元件702’、第二間隔物1002’並未延伸至邏輯區1300B。
儘管無意於限制，但是本揭露的一個或多個實施例為半導體裝置及其形成提供了許多益處。舉例而言，本揭露的實施例形成MRAM陣列，其中提供了鄰接MTJ元件的低k氮化物組成間隔物元件及低k氧化物組成間隔物元件。這樣可允許MTJ元件之間降低的電容。再者，本揭露的實施例及組成可容易地集成至現有的半導體製造製程中。
在一例示性面向，本揭露是關於一種半導體裝置，包括：第一磁性穿隧接面（magnetic tunneling junction, MTJ）元件及第二MTJ元件，位於半導體基板上方。第一間隔層，鄰接第一MTJ元件及第二MTJ元件的側壁。第一間隔層具有低介電常數（low-k）氧化物組成。第二間隔層位於第一間隔層上，且具有低介電常數氮化物組成。
在進一步的實施例中，低介電常數氧化物組成包括矽、氧、以及氟或碳中的至少一種。在一實施例中，低k氧化物組成具有小於4的介電常數。在一實施例中，低介電常數氮化物組成包括矽、氮、以及碳或硼中的至少一種。在一些實施例中，低介電常數氮化物組成具有小於7的介電常數。在一實施例中，裝置更包括蝕刻停止層，位於第一間隔層及第二間隔層之間。在一些實施例中，低介電常數氮化物組成為摻雜碳的氮化矽，且低介電常數氧化物組成為摻雜碳的氧化矽。在一實施例中，低介電常數氮化物組成鄰接MTJ元件的鐵電層的表面。
在另一個例示性面向，本揭露是關於一種半導體裝置，包括：底電極板；第一磁性穿隧接面（magnetic tunneling junction, MTJ）元件，位於底電極板上；及頂電極板，位於第一MTJ元件上方。第一間隔層，鄰接第一MTJ元件、底電極板、及頂電極板的側壁。第一間隔層包括矽、氮、以及碳或硼中的至少一種。第二間隔層位於第一間隔層上，且為下列的至少其一：矽或氧、以及氟或碳中的至少一種。
在進一步的實施例中，蝕刻停止層，夾設在第一間隔層及第二間隔層之間。在一實施例中，第二間隔層包括矽、氧、碳，且更包括氫。第一間隔層具有為碳的約13％至18％之間的原子量。
在另一個例示性面向，本揭露是關於一種方法，包括提供結構，具有底電極材料層、磁性穿隧接面（magnetic tunnel junction, MTJ）堆疊、及頂電極材料層。形成遮罩元件於結構上方。蝕刻底電極材料層、MTJ堆疊、及頂電極材料層，以形成複數個MTJ元件。沉積氮化物材料的保形層於該些MTJ元件上。蝕刻氮化物材料的保形層，以形成多個第一間隔物元件於複數個MTJ元件的側壁上。沉積低介電常數氧化物材料層於該些第一間隔物元件上並夾設在該些MTJ元件之間，低介電常數氧化物材料層包括矽、氧、以及至少一種摻質。
在方法的進一步的實施例中，在蝕刻氮化物材料的保形層之後，沉積蝕刻停止層於該些第一間隔物元件上。在一實施例中，蝕刻停止層為氧化鋁。在一些實施方式中，方法包括藉由至少一離子束蝕刻（ion beam etch, IBE）製程來蝕刻底電極材料層、MTJ堆疊、及頂電極材料層。在一實施例中，沉積保形層的步驟是藉由原子層沉積（atomic layer deposition, ALD）來進行的。在一實施例中，沉積氮化物材料的保形層的步驟包括沉積矽、氮、以及至少一種碳或硼的摻質。在一實施例中，沉積低介電常數氧化物材料層的步驟包括沉積至少一種氟或碳的摻質。在一些實施方式中，方法更包括形成層間介電（inter-layer dielectric, ILD）層於低介電常數氧化物材料層上方。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:方法 102,104,106,108,110,112,114,116,118,120,122,124:方框 103:源極部件 107:閘極結構 111:淺溝槽隔離 113:接觸插塞 200:半導體裝置 202:半導體結構 204:基板 206:介電層 208:金屬化層 210:BEVA結構 210a:阻障層 210b:底部導電層 210c:頂部導電層 212:介電層 212a:子層 212b:子層 212c:子層 212d:子層 214:底電極 214’:底電極層 216:MTJ堆疊 216’:MTJ元件 216a:鐵磁層 216b:阻障層 216c:鐵磁層 218:頂電極材料層 218’:頂電極層 218”:頂電極層 302:硬遮罩層 402:光阻層 402a:底部抗反射塗層層 402b:中間層 402c:光敏層 602:開口 702:間隔物元件 702’:間隔物元件 802:蝕刻停止層 1002:第二間隔層 1002’:第二間隔層 1202:ILD層 1204:頂電極導孔 1205:金屬線 1206:金屬層 1300:半導體裝置 1300A:MRAM區 1300B:邏輯區 1302:導孔 1304:金屬線 1306:ILD層 1308:內連線結構 t1:厚度 t2:厚度 t3:厚度 d1:距離 M n:金屬線層 M n+1:金屬線層 M n+2:金屬線層
本揭露的各面向從以下詳細描述中配合附圖可最好地被理解。應強調的是，依據業界的標準做法，各種部件並未按照比例繪製且僅用於說明的目的。事實上，為了清楚討論，各種部件的尺寸可任意放大或縮小。 第1A圖、第1B圖係根據本揭露的一個或多個面向，繪示用於形成MRAM裝置之方法的實施例的流程圖。 第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8A圖、第9A圖、第10圖、第11A圖、及第12圖係根據一些實施例，繪示出根據第1圖的方法在製造製程期間半導體結構的實施例的剖面圖。 第8B圖、第9B圖、及第11B圖係根據一些實施例，繪示根據第1圖的方法在製造製程期間半導體結構的實施例的相應俯視圖。 第13圖係根據一實施例，繪示出具有MRAM裝置之半導體裝置的剖面圖。
200:半導體裝置
202:半導體結構
204:基板
206:介電層
208:金屬化層
210:BEVA結構
212:介電層
214’:底電極層
216’:MTJ元件
218”:頂電極層
702’:間隔物元件
802:蝕刻停止層
1002:第二間隔層
t3:厚度

Claims (1)

  1. 一種半導體裝置，包括： 一第一磁性穿隧接面（magnetic tunneling junction, MTJ）元件及一第二MTJ元件，位於一半導體基板上方； 一第一間隔層，鄰接該第一MTJ元件及該第二MTJ元件的側壁，其中該第一間隔層具有低介電常數（low-k）氧化物組成；及 一第二間隔層，位於該第一間隔層上，其中該第二間隔層具有低介電常數氮化物組成。
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