TWI798772B - 半導體結構及其形成方法 - Google Patents

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Abstract

半導體結構包括直接設置在第二金屬層上的第三金屬層，第二金屬層在第一金屬層上。第二金屬層包括在記憶體區域中的磁性穿隧接面(MTJ)裝置及在邏輯區域中的第一導電部件。MTJ裝置的每一個包括底電極及設置在底電極上的MTJ堆疊。第三金屬層包括電性連接至第一導電部件的第一導孔、及槽縫導孔，在MTJ裝置的MTJ堆疊上並與其電性連接。槽縫導孔佔據的空間從MTJ裝置的第一個橫向地連續延伸到的最後一個。第一導孔與槽縫導孔一樣薄或比槽縫導孔薄。第三金屬層更包括第二導電部件及第三導電部件，分別電性連接至第一導孔及槽縫導孔。

Description

半導體結構及其形成方法
本發明實施例是關於半導體結構，特別是關於具有磁性穿隧接面的半導體結構及其製造方法。
半導體積體電路產業經歷了指數型的成長。積體電路材料及設計的技術進步產生了數個世代的積體電路，其中每個世代具有比前一世代更小且更複雜的電路。在積體電路演進期間，功能密度(亦即，單位晶片面積的互連裝置數目)通常會增加而幾何尺寸(亦即，可使用製程生產的最小元件(或線))卻減少。此微縮化的過程通常提供增加生產效率與降低相關成本的助益。這樣的微縮化也增加了處理及製造積體電路的複雜度。
一些積體電路設計和製造的一項進步是非揮發性記憶體(NVM)，特別是磁性隨機存取記憶體(MRAM)。磁性隨機存取記憶體提供與揮發性靜態隨機存取記憶體(SRAM)相當的性能以及與揮發性動態隨機存取記憶體(DRAM)相當的具有較低功耗的密度。與非揮發性記憶體快閃記憶體相比，磁性隨機存取記憶體可以提供較快的存取時間並且隨著時間而遭受的衰退更少。磁性隨機存取記憶體單元由磁性穿隧接面(MTJ)形成，磁性穿隧接面 包括兩個鐵磁(ferromagnetic)層，這兩個鐵磁層被薄的絕緣阻障層分開，並藉由在兩個鐵磁層之間穿過絕緣阻障層的電子穿隧(tunneling)進行操作。先進技術節點中的磁性隨機存取記憶體單元的微縮受到微影及蝕刻技術的解析度限制的侷限。隨著磁性隨機存取記憶體單元的微縮，在某些情況下，磁性隨機存取記憶體單元的串聯電阻增加，導致較高的功耗。雖然現有的磁性隨機存取記憶體裝置的形成方法已大致合乎需求，但並非在所有方面都令人滿意的。因此，在此領域有改進的需要。
本發明實施例提供一種半導體結構，包括：第一金屬層；第二金屬層，設置在第一金屬層上，其中第二金屬層包括在記憶體裝置區域中的多個磁性穿隧接面裝置及在邏輯裝置區域中的第一導電部件，其中磁性穿隧接面裝置的每一個包括底電極及設置在底電極上的磁性穿隧接面堆疊；以及第三金屬層，直接設置在第二金屬層上，其中第三金屬層包括第一導孔，設置在第一導電部件上並電性連接至第一導電部件、及槽縫導孔，設置在磁性穿隧接面裝置上並電性連接至磁性穿隧接面裝置的每一個的磁性穿隧接面堆疊，其中槽縫導孔佔據一空間，從磁性穿隧接面裝置的第一個橫向地連續延伸到磁性穿隧接面裝置的最後一個，其中第一導孔的第一厚度等於或小於在磁性穿隧接面裝置的其中一個的磁性穿隧接面堆疊正上方的槽縫導孔的第二厚度，其中第三金屬層更包括第二導電部件，設置在第一導孔上並電性連接至第一導孔、及第三導電部件，設置在槽縫導孔上並電性連接至槽縫導孔。
本發明實施例提供一種半導體結構的形成方法，包括：提供一結 構，具有第一金屬層及設置在第一金屬層上的第二金屬層，其中第二金屬層包括在記憶體裝置區域中的多個磁性穿隧接面裝置及在邏輯裝置區域中的第一導電部件，其中磁性穿隧接面裝置的每一個包括底電極、設置在底電極上的磁性穿隧接面堆疊、及設置在磁性穿隧接面堆疊上的一頂電極；形成一或多層介電層於第二金屬層上；形成第一蝕刻遮罩於所述一或多層介電層上，其中第一蝕刻遮罩定義在第一導電部件上的第一孔洞及在磁性穿隧接面裝置上且從磁性穿隧接面裝置的第一個連續延伸到磁性穿隧接面裝置的最後一個的第二孔洞；透過第一孔洞及第二孔洞蝕刻所述一或多層介電層，以分別形成第一溝槽及第二溝槽於所述一或多層介電層中，其中第一溝槽露出第一導電部件且第二溝槽露出磁性穿隧接面裝置的每一個的一部分；沉積第一金屬材料至第一溝槽及第二溝槽中及所述一或多層介電層上；以及對第一金屬材料執行化學機械平坦化製程，使第一金屬材料的第一部分留在第一溝槽中，第一金屬材料的第二部分留在第二溝槽中，並從所述一或多層介電層的一頂面移除第一金屬材料。
本發明實施例提供一種半導體結構的形成方法，包括：提供一結構，具有第一金屬層及設置在第一金屬層上方的第二金屬層，其中第二金屬層包括在記憶體裝置區域中的多個磁性穿隧接面裝置及在邏輯裝置區域中的第一導電部件，其中磁性穿隧接面裝置的每一個包括底電極、設置在底電極上的磁性穿隧接面堆疊、及設置在磁性穿隧接面堆疊上的一頂電極；形成第一介電層於第二金屬層上及第二介電層於第一介電層上；形成第一溝槽及第二溝槽於第一介電層中，其中第一溝槽露出第一導電部件且第二溝槽露出磁性穿隧接面裝置的每一個的一部分；形成第三溝槽及第四溝槽於第二介電層中，其中第三溝槽位於第一導電部件正上方且第四溝槽位於磁性穿隧接面裝置正上方；沉積第 一金屬材料至第一溝槽、第二溝槽、第三溝槽、及第四溝槽中及第二介電層上；以及對第金屬材料執行一化學機械平坦化製程，使第一金屬材料的第一部分留在第一溝槽及第三溝槽中，第一金屬材料的第二部分留在第二溝槽及第四溝槽中，並從第二介電層的一頂面移除第一金屬材料。
100:半導體基板
100A:磁性隨機存取記憶體區域
100B:邏輯區域
101:電晶體結構
103:源極
105:汲極
107:閘極
108:接觸插塞
109:層間介電質
111:淺溝槽隔離
150:磁性穿隧接面
150’:頂面
152:上鐵磁板
154:下鐵磁板
160:凹陷
200:裝置
206:金屬間介電層
208:金屬線
210,212,214,215,216,226,230,232,234,236:介電層
213:金屬導孔
217,262A,262B:金屬線
218:阻障層
220:底電極導孔
222:底電極
224:間隔物
228:頂電極
249:磁性隨機存取記憶體單元
250:磁性隨機存取記憶體陣列
252:邏輯裝置
260,262,264:金屬材料
260’:底面
260A:槽縫導孔
260B:導孔
302,304,306:金屬層
308:互連結構
402,404,408:蝕刻遮罩
406A,406B,410A,410B:開口
500:方法
502,504,506,508,510,512,514:操作
516,518,520,522,524,526,528,530:操作
540,542,544:操作
d1,d2,d3:厚度
d4:深度
L1,L2:長度
W1:寬度
BL1,BL2,BLN:位元線
WL1,WL2,WLM:字元線
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。
第1A及1B圖繪示出半導體裝置的透視圖，半導體裝置具有整合在其中的磁性隨機存取記憶體。第1C圖是根據一實施例，繪示出第1A及1B圖中的半導體裝置的剖面圖。
第2A及2B圖是根據本發明的一實施例，繪示出半導體裝置的形成方法的流程圖，半導體裝置具有整合在其中的磁性隨機存取記憶體陣列。
第2C圖是根據本發明的替代實施例，繪示出半導體裝置的形成方法的流程圖，半導體裝置具有整合在其中的磁性隨機存取記憶體。
第3A、3B、3C、3D、3E、3F、3G、3H、3I、3J、3K、3K-1、3L、3M、3M-1、3N、3O、3P及3Q圖是根據一些實施例，依據第2A~2B圖的方法繪示出製程期間的半導體結構的剖面圖。
第4A、4B、4C、4D、4E、5A及5B圖是根據一些實施例，依據第2C圖的方法繪示出製程期間的半導體結構的剖面圖。
第6、7、8及9圖是根據一些實施例，繪示出半導體結構的剖面圖。
以下揭露提供了許多的實施例或範例，用於實施本發明實施例之不同元件。各元件及其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一及第二元件直接接觸的實施例，也可能包含額外的元件形成在第一及第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參照的元件符號及/或字母。如此重複是為了簡明及清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
此外，其中可能用到與空間相對用詞，例如「在......之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個(些)部件或特徵與另一個(些)部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，其中所使用的空間相對形容詞也將依轉向後的方位來解釋。另外，當使用「約」、「近似」及類似的用語描述數字或數字範圍時，除非另有說明，否則根據本發明所屬技術領域的通常知識參照所揭露的特定技術，此類用語涵蓋所述數字的一些變化(例如：+/-10%或其他變化)內的數字。舉例來說，「約5nm」可涵蓋4.5nm至5.5nm、4.0nm至5.0nm等等的尺寸範圍。
本發明實施例總體上關於半導體裝置及製造方法。特別地，本發明關於提供一種半導體裝置，具有磁性隨機存取記憶體及邏輯裝置整合在其中。磁性隨機存取記憶體設置在半導體裝置的磁性隨機存取記憶體裝置區(或 磁性隨機存取記憶體區域)中，且邏輯裝置設置在半導體裝置的邏輯裝置區(或邏輯區域)中。磁性隨機存取記憶體包括排列成列及成行的磁性隨機存取記憶體單元。同一列的磁性隨機存取記憶體單元連接到共同字元線，且同一行的磁性隨機存取記憶體單元連接到共同位元線。提供槽縫導孔作為位元線的一部分，以減少位元線上的串聯電阻。透過在邏輯區域中形成導孔的相同製程來製造槽縫導孔，以簡化製程。
第1A及1B圖繪示了具有磁性隨機存取記憶體陣列250的裝置(或半導體裝置或結構)200的透視圖。特別地，第1A圖繪示磁性隨機存取記憶體陣列250的構建塊(building block)一具有磁性穿隧接面150(或磁性穿隧接面堆疊150)的磁性隨機存取記憶體單元249。磁性穿隧接面150包括上鐵磁板152及下鐵磁板154，其被薄的絕緣層156分開，絕緣層156也稱為穿隧阻障層。兩個鐵磁板之一(例如，下鐵磁板154)是被釘扎至反鐵磁層的磁性層(也稱為固定(fixed)或釘扎(pinned)層(下鐵磁板154))，而另一個鐵磁板(例如，上鐵磁板152)是「自由」磁性層，可以使其磁場改變為兩個或更多個值之一以儲存兩個或更多個相應數據狀態之一(也稱為自由層(上鐵磁板152))。
磁性穿隧接面150用於穿隧磁阻效應(TMR)，以儲存在上鐵磁板152及下鐵磁板154上的磁場。對於足夠薄絕緣層156(例如，約10nm或更小的厚度)，電子可以從上鐵磁板152穿隧至下鐵磁板154。可以透過許多方式將數據寫入單元。在一種方法中，電流通過上鐵磁板152及下鐵磁板154之間，其誘發(induce)儲存在自由磁性層(例如，上鐵磁板152)中的磁場。在另一種方法中，利用自旋力矩轉移(STT)，其中使用自旋對準或極化的電子流來改變自由磁性層內相對於釘扎磁性層的磁場。可以使用其他寫入數據的方法。然而， 所有數據寫入方法都包括改變自由磁性層內相對於釘扎磁性層的磁場。
由於磁穿隧效應，磁性穿隧接面150的電阻(electrical resistance)根據儲存在上鐵磁板152及下鐵磁板154的磁場而改變。舉例而言，當上鐵磁板152及下鐵磁板154的磁場對齊(或在同一方向)時，磁性穿隧接面150處於低阻狀態(low-resistance state)(即邏輯「0」狀態))。當上鐵磁板152及下鐵磁板154的磁場方向相反時，磁性穿隧接面150處於高阻狀態(即邏輯「1」狀態)。上鐵磁板152的磁場的方向可以透過傳遞電流通過磁性穿隧接面150來改變。測量上鐵磁板152及下鐵磁板154之間的電阻，耦合至磁性穿隧接面150的讀取電路(read circuitry)可辨別「0」及「1」間的狀態。第1A圖進一步示出磁性穿隧接面150的上鐵磁板152耦合到位元線(bit line)，磁性穿隧接面150的下鐵磁板154耦合到電晶體結構101中的電晶體的源極(或汲極)，電晶體的汲極(或源極)耦接至供電線路(SL)，且電晶體的閘極耦接至字元線(word line，WL)。可以透過位元線、字元線及供電線路存取(例如讀取或寫入)磁性穿隧接面150。
第1B圖繪示了磁性隨機存取記憶體陣列250，其包括M列(字(word))及N行(位元(bit))的磁性隨機存取記憶體單元(或磁性隨機存取記憶體裝置)249。每個磁性隨機存取記憶體單元249包括磁性穿隧接面150。字元線WL1、WL2、......WLM延伸跨過磁性隨機存取記憶體單元249的相應列且位元線BL1、BL2、......BLN沿著磁性隨機存取記憶體單元249的行延伸。
第1C根據本發明的一些實施例，繪示裝置200沿磁性隨機存取記憶體陣列250的位元線方向(即第1B圖中的BB線)的剖面圖，在同一圖中繪示了磁性隨機存取記憶體陣列250及邏輯裝置252。參照第1C圖，磁性隨機存取記憶體陣列250設置在磁性隨機存取記憶體區域100A中，而邏輯裝置252設置在邏 輯區域100B中。邏輯裝置252可用於實現存取磁性隨機存取記憶體陣列250的寫/讀邏輯或執行其他功能。磁性隨機存取記憶體區域100A及邏輯區域100B具有在半導體基板100之中或之上的共同電晶體結構101。
在一些實施例中，半導體基板100可以是(但不限於)：矽基板(例如矽晶圓)。替代地(alternatively)，半導體基板100包括另一種元素半導體，例如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或前述之組合。在又一替代實施例中，半導體基板100是絕緣體上半覆導體(SOI)。在其他的替代實施例，半導體基板100可以包括摻雜的磊晶層、漸變半導體層、及/或覆蓋不同類型的另一半導體層的半導體層，如矽鍺層上的矽層。半導體基板100可以包括或可以不包括摻雜區域，例如p型井、n型井或前述之組合。
半導體基板100還包括重摻雜區域，例如至少部分在半導體基板100中的源極103及汲極105。閘極107位於半導體基板100的頂面上方以及源極103及汲極105之間。接觸插塞108形成在層間介電質(ILD)109中且可以電性耦合到電晶體結構101。在一些實施例中，層間介電質109形成在半導體基板100上。可以透過形成這些膜層的多種方式形成層間介電質109，例如化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿輔助化學氣相沉積(PECVD)、濺鍍及物理氣相沉積(PVD)、熱成長及類似製程。層間介電質109可以由多種介電材料形成，例如氧化物(例如，Ge氧化物)、氮氧化物(例如，GaP氮氧化物)、二氧化矽(SiO2)、含氮的氧化物(例如，含氮的SiO2)、氮摻雜氧化物(例如，N2佈植的SiO2)、氮氧化矽(SixOyNz)及類似材料。電晶體結構101中 的電晶體可以是平面電晶體或非平面電晶體，例如鰭式場效電晶體。
在一些實施例中，提供淺溝槽隔離(STI)111以定義且電性隔離相鄰的電晶體。多個淺溝槽隔離111形成在半導體基板100中。淺溝槽隔離111可以包括，例如：氧化物(例如，Ge氧化物)、氮氧化物(例如，GaP氮氧化物)、二氧化矽(SiO2)、含氮氧化物(例如含氮SiO2)、氮摻雜氧化物(例如，N2佈植的SiO2)、氮氧化矽(SixOyNz)及類似材料。淺溝槽隔離111也可由任何合適的「高介電常數」或「高K(high K)」材料形成，其中K大於或等於約8，例如氧化鈦(TixOy，例如TiO2)、氧化鉭(TaxOy，例如Ta2O5)及類似材料。替代地，淺溝槽隔離111也可由任何合適的「低介電常數」或「低k」介電材料形成，其中k小於或等於約4。
第1C圖還繪示了裝置200包括在電晶體結構101上的互連結構308。互連結構308包括三個鄰近的金屬層302、304、及306以及其他未示出的金屬層。金屬層302是電晶體結構101的頂面上的第N金屬層，而金屬層304及306分別是第(N+1)金屬層及第(N+2)金屬層。因此，在一些實施例中，金屬層302、304及306也稱為金屬層MN、MN+1及MN+2。數字N可以是任何自然數。舉例而言，N可以是3、4、5、6或另一個自然數。在本實施例中，磁性隨機存取記憶體單元249實施在金屬層304中。
金屬層302包括磁性隨機存取記憶體區域100A及邏輯區域100B兩者中的金屬間介電(IMD)層206及金屬線208。金屬間介電層206可以是氧化物，例如二氧化矽、低k介電材料，例如碳摻雜氧化物、或極低k介電材料，例如多孔碳摻雜二氧化矽。金屬線208可由金屬形成，例如鋁、銅或前述之組合。
金屬層304包括延伸穿過磁性隨機存取記憶體區域100A及邏輯區 域100B的介電層210(也稱為介電阻障層(DBL))。舉例而言，在各種實施例中，介電層210可以包括一或多種介電材料，例如Si3N4、SiON、SiC、SiCN或前述之組合。在磁性隨機存取記憶體區域100A中，金屬層304還包括被一或多層介電層210、212、214、216及226圍繞的磁性隨機存取記憶體單元249。在邏輯區域100B中，金屬層304還包括被一或多層介電層210及215圍繞的金屬導孔213及金屬線217。以下進一步描述金屬層304中的各種組成。
在一實施例中，介電層212包括基於金屬的(metal-based)介電材料(metal-based dielectric material)，例如氧化鋁(即AlOx，例如Al2O3)。在一實施例中，介電層214包括低k介電材料，例如基於氧化矽的低k介電材料。舉例而言，介電層214可以包括未摻雜的矽酸鹽玻璃(USG)、或摻雜的氧化矽，例如硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼摻雜的矽玻璃(BSG)及/或其他合適的介電材料。在一實施例中，介電層216包括一或多種基於氧化物的介電材料，例如二氧化矽、四乙氧基矽烷(TEOS)形成的氧化物、未摻雜的矽酸鹽玻璃或摻雜的氧化矽，例如硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、摻硼矽玻璃(BSG)及/或其他合適的介電材料。在一實施例中，介電層226包括不同於介電層216中的材料及頂電極228中的材料的介電材料(下文討論)。舉例而言，介電層226可以包括基於金屬的介電材料，例如氧化鋁(即AlOx，例如Al2O3)。
在本實施例中，每個磁性隨機存取記憶體單元249包括底電極導孔(BEVA)220及在底電極導孔220的側壁及底面上的導電阻障層(阻障層218)。導電阻障層(阻障層218)可以直接設置在金屬層302中的金屬線208的其中一個之上，其連接到電晶體結構101中的電晶體的源極及汲極部件的其中一個之上的 導孔(這樣的連接未在第1C圖中示出，但參見第1A圖)。底電極導孔220可以包括鎢、鈦、鉭、氮化鎢、氮化鈦、氮化鉭、前述之組合、或其他合適的金屬或金屬化合物。阻障層218可以包括氮化鈦、氮化鉭或其他合適的導電擴散阻障層(conductive diffusion barrier)。阻障層218設置在底電極導孔220與周圍的介電層210、221及214之間。
在本實施例中，每個磁性隨機存取記憶體單元249還包括設置在底電極導孔220上的底電極(BE)222、設置在底電極222上的磁性穿隧接面(或磁性穿隧接面堆疊)150以及設置在磁性穿隧接面150上的頂電極(TE)228。在一實施例中，底電極222及頂電極228中的每一個可以包括金屬氮化物，例如TaN、TiN、Ti/TiN、TaN/TiN、Ta或前述之組合。在一些實施例中，磁性穿隧接面150可以包括鐵磁層、磁性穿隧接面間隔物及蓋層。蓋層形成在鐵磁層上。每個鐵磁層可以包括鐵磁材料，其可以是金屬或金屬合金，例如：Fe、Co、Ni、CoFeB、FeB、CoFe、FePt、FePd、CoPt、CoPd、CoNi、TbFeCo、CrNi或類似材料。磁性穿隧接面間隔物可以包括非鐵磁(non-ferromagnetic)金屬，例如：Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru或類似材料。另一個磁性穿隧接面間隔物也可以包括絕緣體，例如：Al2O3、MgO、TaO、RuO或類似材料。蓋層可以包括非鐵磁材料，其可以是金屬或絕緣體，例如：Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru、Ir、Re、Os、Al2O3、MgO、TaO、RuO或類似材料。蓋層可以降低其相關聯的磁性隨機存取記憶體單元的寫入電流。鐵磁層可作為自由層(上鐵磁板152)(第1A圖)，其磁極性或磁取向可在其相關聯的磁性隨機存取記憶體單元249的寫入操作期間改變。鐵磁層及磁性穿隧接面間隔物可作為固定或釘扎層(下鐵磁板154)(第1A圖)，其 磁取向在其相關聯的磁性隨機存取記憶體單元249的操作期間可不被改變。根據其他實施例，考慮磁性穿隧接面150可包括反鐵磁(antiferromagnetic)層。
在本實施例中，每個磁性隨機存取記憶體單元249還包括在磁性穿隧接面150及底電極222的側壁上的間隔物224。間隔物224可以包括一或多種介電材料，例如氧化矽(SiOx)、氮化矽(SiNx)、氮氧化矽(SixOyNz)或類似材料。在本實施例中，介電層226設置在間隔物224上方及頂電極228的側壁上方。
在本實施例中，邏輯區域100B中的金屬層304包括金屬導孔213、金屬線217以及介電層210及215。金屬導孔213電性連接到在金屬層302中的一些金屬線208。介電層215可以是氧化物，例如二氧化矽、低k介電材料，例如碳摻雜氧化物、或極低k介電材料，例如多孔碳摻雜二氧化矽。金屬導孔213與金屬線217可由金屬形成，例如鋁、銅或前述之組合。
金屬層306包括被一或多層介電層230、232、234及236圍繞的金屬部件(槽縫導孔260A、導孔260B、金屬線262A、及金屬線262B)。介電層230、232、234及236延伸跨過磁性隨機存取記憶體區域100A及邏輯區域100B。金屬部件(槽縫導孔260A及金屬線262A)設置在磁性隨機存取記憶體區域100A中。金屬部件(導孔260B及金屬線262B)設置在邏輯區域100B中。以下進一步描述金屬層306中的各種組成。
在一實施例中，介電層230包括與介電層210中的材料相同或相似的材料。舉例而言，介電層230可以包括一或多種介電材料，例如：Si3N4、SiON、SiC、SiCN或前述之組合。在一實施例中，介電層232包括與介電層212中的材料相同或相似的材料。舉例而言，介電層232可以包括基於金屬的介電材料，例如 氧化鋁(即AlOx，例如Al2O3)或其他金屬氧化物。在一實施例中，介電層234包括低k介電材料，例如基於氧化矽的低k介電材料。舉例而言，介電層234可以包括未摻雜的矽酸鹽玻璃(USG)或摻雜的氧化矽，例如硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼摻雜的矽玻璃(BSG)及/或其他合適的介電材料。在一實施例中，介電層236包括一或多種基於氧化物的介電材料，例如二氧化矽、四乙氧基矽烷(TEOS)形成的氧化物、未摻雜的矽酸鹽玻璃或摻雜的氧化矽，例如硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、摻硼矽玻璃(BSG)及/或其他合適的介電材料。
在本實施例中，金屬部件中的導孔260B及金屬線262B分別是金屬導孔及金屬線。金屬導孔(導孔260B)與金屬線262B可由金屬形成，例如鋁、銅或前述之組合。在本實施例中，金屬部件中的槽縫導孔260A是槽縫導孔，其在形成導孔260B的相同製程中形成且包括與導孔260B相同的材料，且金屬部件中的金屬線262A是金屬線，其在形成金屬線262B的相同製程中形成且包括與金屬線262B相同的材料。槽縫導孔260A及金屬線262A是磁性隨機存取記憶體陣列250的位元線的一部分。槽縫導孔260A設置在共用同一位元線(見第1B圖)的一行磁性隨機存取記憶體單元249之上。在一些實施例中，槽縫導孔260A設置在共用相同位元線的多個鄰接的磁性隨機存取記憶體單元249(其可以是一行磁性隨機存取記憶體單元249的子集)上。當提及一行磁性隨機存取記憶體單元249時，以下的討論適用於兩種情況(一行或一行的子集)。在本實施例中，槽縫導孔260A直接設置於在一行中的每個磁性隨機存取記憶體單元249的頂電極228上並與其電性連接。在一些實施例中，槽縫導孔260A直接設置於在一行中的每個磁 性隨機存取記憶體單元249的磁性穿隧接面150上並與其電性連接。槽縫導孔260A連續地從在一行中磁性隨機存取記憶體單元249的第一個橫向延伸(沿著「x」方向或位元線方向)至磁性隨機存取記憶體單元249的最後一個。相比於在每個磁性隨機存取記憶體單元249上設置個別導孔的方法，具有接觸一行磁性隨機存取記憶體單元249的槽縫導孔260A有利地減少位元線的串聯電阻。
進一步地，如第1C圖所示，設置在相鄰磁性穿隧接面150之間的槽縫導孔260A的部分延伸到低於頂電極228的頂面，並且在一些實施例中，甚至延伸到低於磁性穿隧接面150的頂面(如之後討論的)。這有利地增加槽縫導孔的體積並且進一步降低位元線的串聯電阻。在本實施例中，導孔260B具有厚度d1，在磁性穿隧接面150正上方的槽縫導孔260A的部分具有厚度d2，且橫向地在兩個相鄰的磁性穿隧接面150之間的槽縫導孔260A具有厚度d3。在一實施例中，厚度d2等於或大於厚度d1，且厚度d3大於厚度d1。在一些實施例中，厚度d3等於或大於厚度d2。舉例而言，在一些實施例中，厚度d3比厚度d2大約5nm至約50nm。在一些示例中，厚度d2在40nm到80nm的範圍內，且厚度d3在45nm到130nm的範圍內。上述厚度d1、d2及d3是從相應的槽縫導孔260A及導孔260B的底面到介電層234的頂面測量的。此外，在一些實施例中，槽縫導孔的長度(即沿著「x」方向)在大約100nm到大約10000nm的範圍內，而槽縫導孔的寬度(即沿著「y」方向進入及離開第1C圖的頁面)在約20nm至約100nm的範圍。在多個實施例中，金屬線262A及262B具有大約相同的厚度。
第2A及2B圖是根據一實施例，繪示形成具有整合的磁性隨機存取記憶體陣列及邏輯裝置的半導體裝置200的方法500的流程圖。第2C圖繪示替代實施例中的方法500的某些操作的流程圖。方法500僅是示例，且不意圖將本揭 露作出除了請求項中明確記載範圍之外的限制。可以在方法500之前、期間及之後提供額外的操作，並且對於此方法的額外實施例，可以替換、消除或調換所描述的一些操作。以下結合第3A、3B、3C、3D、3E、3F、3G、3H、3I、3J、3K、3K-1、3L、3M、3M-1、3N、3O、3P、3Q、4A、4B、4C、4D、4E、5A、5B、6、7及8圖描述方法500，其中根據方法500繪示出在製造步驟期間的半導體裝置200的各種剖面圖。
在操作502，方法500(第2A圖)提供，或被提供裝置200，其具有金屬層302及設置在金屬層302上的各種介電層210、212、及214，如第3A所示圖。雖然在第3A圖未繪示，裝置200還包括設置在基板(例如第1C圖中的半導體基板100)之中或之上的電晶體結構(例如第1C圖中的電晶體結構101)。金屬層302為電晶體結構上方的第N金屬層，其中N為自然數。裝置200包括用於在其中形成磁性隨機存取記憶體陣列的磁性隨機存取記憶體區域100A及用於在其中形成邏輯裝置的邏輯區域100B。金屬層302包括磁性隨機存取記憶體區域100A及邏輯區域100B兩者中的金屬間介電層206及金屬線208。金屬間介電層206可以是氧化物，例如二氧化矽、低k介電材料，例如碳摻雜氧化物、或極低k介電材料，例如多孔碳摻雜二氧化矽。金屬線208可由金屬形成，例如鋁、銅或前述之組合。金屬間介電層206可以透過沉積製程形成，例如物理氣相沉積(PVD)或化學氣相沉積(CVD)，包括電漿輔助化學氣相沉積(PECVD)。金屬線208透過沉積製程形成，例如物理氣相沉積、化學氣相沉積、原子層沉積或電鍍製程。在一實施例中，介電層210可以包括一或多個介電材料，例如Si3N4、SiON、SiC、SiCN或前述之組合，並且可以使用物理氣相沉積、化學氣相沉積、原子層沉積或其他合適的製程將其沉積至約12nm至約20nm範圍內的厚度。在一實施 例中，介電層212包括基於金屬的介電材料，例如氧化鋁，並且可以使用化學氣相沉積、原子層沉積或其他合適的製程將其沉積至約2nm至約6nm範圍內的厚度。在一實施例中，介電層214包括基於氧化矽的介電材料，例如未摻雜的矽酸鹽玻璃(USG)，並且可以使用化學氣相沉積、物理氣相沉積或其他合適的製程將其沉積至約40nm至約100nm範圍內的厚度。
在操作504，方法500(第2A圖)形成底電極導孔220及阻障層218，其穿過介電層214、212及210並電性連接到磁性隨機存取記憶體區域100A中的一些金屬線208，如第3B圖所示。舉例而言，操作504可以使用微影及蝕刻製程在介電層214上方形成蝕刻遮罩，其中蝕刻遮罩提供對應於底電極導孔220及阻障層218的位置的開口並且覆蓋裝置200的其餘部分。在一實施例中，每個底電極導孔220對應於磁性隨機存取記憶體陣列250中的磁性隨機存取記憶體單元249。然後，操作504透過蝕刻遮罩來蝕刻介電層214、212及210以到達金屬層302，從而形成開口(或溝槽或孔洞)在介電層214、212及210中。隨後，操作504在開口的表面上沉積阻障層218且在阻障層218上方沉積底電極導孔220。此後，操作504可以對底電極導孔220及阻障層218進行化學機械平坦化(CMP)製程，從而移除介電層214頂面上的任何多餘材料。在一實施例中，阻障層218可以包括氮化鈦、氮化鉭或其他合適的導電擴散阻障層，並且可以使用原子層沉積、物理氣相沉積、化學氣相沉積或其他合適的沉積方法來沉積；且底電極導孔220可以包括鎢、鈦、鉭、氮化鎢、氮化鈦、氮化鉭、前述之組合或其他合適的金屬或金屬化合物，並且可以使用化學氣相沉積、物理氣相沉積、原子層沉積、電鍍或其他合適的沉積方法來沉積。
在操作506中，方法500(第2A圖)在介電層214、阻障層218、及 底電極導孔220上沉積底電極(BE)222、磁性穿隧接面(或磁性穿隧接面堆疊)150及頂電極(TE)228，如第3C圖所示。特別地，底電極222電性連接到底電極導孔220。在一實施例中，底電極222可以包括金屬氮化物，例如TaN、TiN、Ti/TiN、TaN/TiN、Ta或前述之組合，並且可以使用化學氣相沉積、原子層沉積或其他合適的沉積方法來沉積。在一些實施例中，底電極222可以形成為具有在大約1nm到大約8nm範圍內的厚度。磁性穿隧接面150可以使用化學氣相沉積、物理氣相沉積、原子層沉積或其他合適的沉積方法來沉積，並且在一些實施例中可以具有在大約20nm到大約50nm範圍內的厚度。在一實施例中，頂電極228可以包括金屬氮化物，例如TaN、TiN、Ti/TiN、TaN/TiN、Ta或前述之組合，並且可以使用化學氣相沉積、原子層沉積或其他合適的沉積方法來沉積。在一些實施例中，頂電極228可以形成為具有在大約10nm到大約25nm範圍內的厚度。
在操作508，方法500(第2A圖)將底電極222、磁性穿隧接面150及頂電極228圖案化為個別的(individual)磁性隨機存取記憶體單元249。舉例而言，使用微影及蝕刻製程，操作508可以形成蝕刻遮罩402，其覆蓋頂電極228對應於個別的磁性隨機存取記憶體單元249的區域並露出頂電極228的其餘部分，如第3D圖所示。然後，操作508透過蝕刻遮罩402來蝕刻頂電極228、磁性穿隧接面150、底電極222及介電層214，以形成個別的磁性隨機存取記憶體單元249，如第3E圖所示。蝕刻製程可以是濕蝕刻、乾蝕刻、反應離子蝕刻或其他合適的蝕刻方法。之後使用蝕刻、剝離、灰化或其他合適的方法移除蝕刻遮罩402。
在操作510，方法500(第2A圖)在磁性隨機存取記憶體單元249的側壁上形成間隔物224，如第3F圖所示。在一些實施例中，間隔物224被認為是磁性隨機存取記憶體單元249的一部分。舉例而言，操作510可以使用化學氣 相沉積、原子層沉積或其他合適的方法在磁性隨機存取記憶體區域100A及邏輯區域100B中的裝置200上方沉積毯覆介電層，然後非等向性地蝕刻毯覆介電層，以將其從介電層214的頂面及頂電極228的頂面移除。部分介電層留在磁性隨機存取記憶體單元249的側壁上，成為間隔物224。間隔物224可以包括一或多個介電材料，例如氧化矽(SiOX)、氮化矽(SiNX)、氮氧化矽(SixOyNz)、或類似材料。在各種實施例中，間隔物224可以包括一或多層介電材料。
在操作512，方法500(第2A圖)在間隔物224及介電層214上形成介電層(也稱為保護層)226，且形成介電層216於磁性隨機存取記憶體區域100A中的介電層226上，如第3G圖所示。舉例而言，操作512可以在磁性隨機存取記憶體區域100A及邏輯區域100B中沉積介電層226及介電層216；使用微影及蝕刻製程形成蝕刻遮罩，其中蝕刻遮罩覆蓋磁性隨機存取記憶體區域100A並露出邏輯區域100B；透過蝕刻遮罩來蝕刻介電層226及介電層216、214及212，直到在邏輯區域100B中露出介電層210；以及移除蝕刻遮罩。介電層226可以使用化學氣相沉積、原子層沉積、或其他合適的方法來沉積。可以使用化學氣相沉積、物理氣相沉積或其他合適的方法來沉積介電層216。可以使用濕蝕刻、乾蝕刻、反應離子蝕刻、或其他合適的方法來蝕刻介電層226及介電層216、214、及212。
在蝕刻介電層226及介電層216、214及212之後，操作512進一步在邏輯區域100B中形成介電層215，如第3H圖所示。介電層215可以是氧化物，例如二氧化矽、低k介電材料，例如碳摻雜氧化物、或極低k介電材料，例如多孔碳摻雜二氧化矽。介電層215可以使用化學氣相沉積、物理氣相沉積或其他合適的方法來沉積。操作512進一步執行化學機械平坦化製程，以平坦化介電層215及216、介電層226及頂電極228的頂面。
在操作514，方法500(第2A圖)在邏輯區域100B中形成金屬導孔213及金屬線217，如第31圖所示。金屬導孔213及金屬線217可以使用雙鑲嵌製程或其他合適的方法來形成。舉例而言，操作514可以蝕刻介電層215中的孔洞及/或溝槽以露出金屬線208的頂面，將一或多種金屬沉積到孔洞及/或溝槽中，並且對一或多種金屬進行化學機械平坦化製程。留在孔洞及/或溝槽中的一或多種金屬的部分成為金屬導孔213及金屬線217。金屬導孔213及金屬線217可以包括鋁、銅或其他合適的低電阻金屬，並且可以使用物理氣相沉積、化學氣相沉積、原子層沉積、電鍍或其他合適的方法來沉積。在完成操作514後，金屬線217的頂面與頂電極228的頂面實質上共平面。使用操作504至514，金屬層304因此形成在金屬層302上方。
在操作516，方法500(第2B圖)在磁性隨機存取記憶體區域100A及邏輯區域100B中的金屬層304上方沉積介電層230、232及234，如第3J圖所示。在一實施例中，介電層230可以包括一或多種介電材料，例如氮化物(例如，氮化矽)或碳化矽，並且可以使用原子層沉積、化學氣相沉積、物理氣相沉積或其他合適的方法來沉積。在一些實施例中，介電層230可以具有在大約10nm到大約15nm的範圍內的厚度。在一實施例中，介電層232可以包括基於金屬的介電材料，例如氧化鋁(即AlOx，例如Al2O3)，並且可以使用原子層沉積、化學氣相沉積、物理氣相沉積或其他合適的方法來沉積。在一些實施例中，介電層232可以具有在大約4nm到大約10nm的範圍內的厚度。在一實施例中，介電層234可以包括未摻雜的矽酸鹽玻璃(USG)、或摻雜的氧化矽，例如硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼摻雜的矽玻璃(BSG)及/或其他合適的介電材料，並且可以使用化學氣相沉積、物理氣 相沉積或其他合適的方法來沉積。在一些實施例中，介電層234可以具有在大約40nm到大約100nm範圍內的厚度。
在操作518，方法500(第2B圖)在介電層234上形成蝕刻遮罩404，例如第3J圖所示。蝕刻遮罩404在磁性隨機存取記憶體區域100A上方提供開口406A並且在邏輯區域100B上方提供開口406B。在一實施例中，蝕刻遮罩404包括在蝕刻製程中相對於介電層234、232及230具有蝕刻選擇性的材料。舉例而言，在一實施例中，蝕刻遮罩404可以包括阻劑圖案並且可以進一步包括在阻劑圖案下方的圖案化硬遮罩。舉例而言，在一實施例中，圖案化硬遮罩可以包括氮化鈦並且可以具有在大約10nm到大約40nm範圍內的厚度。操作518可以包括在介電層234上方沉積硬遮罩層、在硬遮罩層上方塗覆光阻、對光阻層進行微影(例如曝光及顯影)以形成阻劑圖案、以及透過阻劑圖案來蝕刻硬遮罩層以形成圖案化硬遮罩。圖案化硬遮罩及阻劑圖案共同形成蝕刻遮罩404。在本實施例中，每個開口406A對應於磁性隨機存取記憶體陣列250中的一行磁性隨機存取記憶體單元249。在一些實施例中，每個開口406A對應於磁性隨機存取記憶體陣列250中的一行磁性隨機存取記憶體單元249的子集。因此，每個開口406A通常比對應於單個導孔的開口406B長(沿「x」方向)。
在操作520，方法500(第2B圖)透過蝕刻遮罩404蝕刻介電層234、232及230，以露出磁性隨機存取記憶體區域100A中的磁性隨機存取記憶體單元249及邏輯區域100B中的金屬線217。第3K及3K-1圖繪示根據一實施例的所得裝置200。第3K圖沿第1B圖中的B-B線(即沿「x」方向)繪示裝置200，且第3K-1圖沿第1B圖中的A-A線(即沿著垂直於「x」方向的「y」方向)繪示裝置200。在一實施例中，操作520可以執行多道蝕刻製程，其被設計為分別蝕刻介電層 234、232及230中的每一個。舉例而言，操作520可以執行被設計為在對蝕刻遮罩404進行最少蝕刻或不蝕刻的情況下蝕刻介電層234的第一蝕刻製程，執行被設計為在對蝕刻遮罩404進行最少蝕刻或不蝕刻的情況下蝕刻介電層232的第二蝕刻製程，且執行被設計為在對蝕刻遮罩404進行最少蝕刻或不蝕刻的情況下蝕刻介電層230的第三蝕刻製程。所述多個蝕刻製程可包括濕蝕刻、乾蝕刻或濕蝕刻及乾蝕刻的組合。在一些實施例中，操作520中的蝕刻製程可以蝕刻多於一個介電層。當蝕刻介電層230時，進行輕微的過度蝕刻以確保露出磁性隨機存取記憶體單元249的頂面及金屬線217的頂面。
由於開口406A通常遠大於開口406B，介電層234、232及/或230的蝕刻可在磁性隨機存取記憶體區域100A及邏輯區域100B之間以不同的蝕刻速率進行(稱為蝕刻負載效果)。舉例而言，在磁性隨機存取記憶體區域100A中可以比在邏輯區域100B中更快地蝕刻介電層234(或232或230)。特別地，由於蝕刻負載效應，在磁性隨機存取記憶體區域100A中比在邏輯區域100B中更快地蝕刻介電層230。因此，介電層216也可被蝕刻，導致相鄰磁性隨機存取記憶體單元249之間的介電層216中的凹陷160。在一些實施例中，距離蝕刻前的介電層216的頂面，凹陷160可具有小於50nm的深度d4，例如約5nm至約50nm。如果深度d4太大(例如大於50nm)，則介電層216的損耗可能太多且相鄰的磁性隨機存取記憶體單元249之間的耦合電容可能會過高。在一些實施例中，透過控制各種蝕刻參數，凹陷160可以實質上等於0nm。在一些實施例中，凹陷160可以延伸低於磁性穿隧接面150的頂面。一些實施例中，頂電極228被部分地由蝕刻製程移除。在一些替代實施例中，頂電極228被完全移除並且磁性穿隧接面150的頂面被露出。如第3K及3K-1圖所示，操作520將開口406A及406B延伸到介電層 234/232/230中。特別地，開口(或溝槽)406A從磁性隨機存取記憶體陣列的同一行中的磁性隨機存取記憶體單元249中的第一個連續延伸到磁性隨機存取記憶體單元249中的最後一個(在一些實施例中，可能具有數百或數千個磁性隨機存取記憶體單元249)。在露出磁性隨機存取記憶體單元249及金屬線217之後，可以移除蝕刻遮罩404。
在操作522，方法500(第2B圖)在開口406A及406B中形成導孔。舉例而言，操作522可以將一或多種金屬材料260沉積到開口406A及406B中以及介電層234的頂面上，如第3L圖所示。一或多種金屬材料260也填充在凹陷160中。在透過操作518部分或完全移除頂電極228的實施例(例如第7圖及第8圖中所示)中，一或多種金屬材料260也填充在磁性穿隧接面150正上方及磁性隨機存取記憶體單元249的兩個相對側壁上的介電層226之間的空間。所述一或多種金屬材料260可包括阻障層或晶種層，具有Ta、TaN、Ti、TiN、或其他合適的導電材料及低電阻填充金屬，如銅、鋁或其他合適的金屬。
隨後，操作522對一或多種金屬材料260執行化學機械平坦化製程，以將它們從介電層234的頂面移除。根據一實施例，所得裝置200的結構示於第3M及3M-1圖。第3M圖沿第1B圖中的B-B線(即沿「x」方向)繪示裝置200，且第3M-1圖沿第1B圖中的A-A線(即沿著垂直於「x」方向的「y」方向)繪示裝置200。開口(或溝槽)406A中的一或多種金屬材料260的剩餘部分成為槽縫導孔260A。開口(或溝槽)406B中的一或多種金屬材料260的剩餘部分成為導孔260B。如第3M圖所示，槽縫導孔260A沿「x」方向具有長度L1。如第3M-1圖所示，槽縫導孔260A沿「y」方向具有寬度W1。在一些實施例中，長度L1在約100nm到約10000nm的範圍內，寬度W1在約20nm到約100nm的範圍內，並且導孔 260B沿著「x」方向的長度L2為約20nm至約60nm。在一些實施例中，長度L1與長度L2的比例大約為5到500。因此，槽縫導孔260A提供的串聯電阻遠低於導孔260B。在一些實施例中，磁性穿隧接面150沿「x」方向的長度在約20nm至約100nm的範圍內。在本實施例中，長度L1約等於或大於同一行中的磁性穿隧接面150的數量乘以磁性穿隧接面150的長度與磁性穿隧接面150的節距的總和。此外，槽縫導孔260A具有在磁性穿隧接面150正上方的厚度d2及在兩個相鄰磁性穿隧接面150之間的空間正上方的厚度d3，且導孔260B具有厚度d1。在一實施例中，厚度d2等於或大於厚度d1，且厚度d3大於厚度d1。在一些實施例中，厚度d3等於或大於厚度d2。舉例而言，在一些實施例中，厚度d3比厚度d2大約5nm至約50nm。在一些示例中，厚度d2在40nm到80nm的範圍內，且厚度d3在45nm到130nm的範圍內。
在操作524，方法500(第2B圖)在磁性隨機存取記憶體區域100A及邏輯區域100B中的槽縫導孔260A及導孔260B上及介電層234上沉積介電層236，如第3N所示。在一實施例中，介電層236包括一或多種基於氧化物的介電材料，例如二氧化矽、四乙氧基矽烷(TEOS)形成的氧化物、未摻雜的矽酸鹽玻璃、或摻雜的氧化矽，例如硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、摻硼矽玻璃(BSG)及/或其他合適的介電材料，並且可以使用化學氣相沉積、物理氣相沉積或其他合適的方法來沉積。然後，操作524在介電層236上方形成蝕刻遮罩408，如第3N圖所示。蝕刻遮罩408在槽縫導孔260A上方提供開口410A且在導孔260B上方提供開口410B。在一實施例中，蝕刻遮罩408包括在蝕刻製程中相對於介電層236具有蝕刻選擇性的材料。可以使用沉積、微影及蝕刻製程形成蝕刻遮罩408，如以上參考蝕刻遮罩404所討論的。
在操作526，方法500(第2B圖)透過蝕刻遮罩408來蝕刻介電層236，以露出磁性隨機存取記憶體區域100A中的槽縫導孔260A及邏輯區域100B中的導孔260B，如第3O圖所示。蝕刻製程可以使用濕蝕刻、乾蝕刻或濕蝕刻及乾蝕刻的組合。蝕刻製程將開口410A及410B延伸穿過介電層236，直到露出槽縫導孔260A的頂面及導孔260B的頂面。開口410A及410B沿「x」方向分別比槽縫導孔260A及導孔260B寬。隨後，移除蝕刻遮罩408。
在操作528，方法500(第2B圖)在開口410A及410B中形成金屬線。舉例而言，操作528可以將一或多種金屬材料262沉積到開口410A及410B中以及介電層236的頂面上方，如第3P圖所示。所述一或多種金屬材料262可包括阻障層或晶種層，具有Ta、TaN、Ti、TiN、或其他合適的導電材料及低電阻填充金屬，如銅、鋁或其他合適的金屬。
隨後，操作528對一或多種金屬材料262執行化學機械平坦化製程以將它們從介電層236的頂面移除。根據一實施例，所得裝置200的結構在第3Q圖中示出。開口(或溝槽)410A中的一或多種金屬材料262的剩餘部分成為金屬線262A。開口(或溝槽)410B中的一或多種金屬材料262的剩餘部分成為金屬線262B。金屬線262A沿「x」方向比槽縫導孔260A稍長。金屬線262B沿「x」方向比導孔260B稍長。使用操作516到528，金屬層306因此形成在金屬層304之上。
在操作530，方法500(第2B圖)對裝置200執行進一步的製造，例如在金屬層306上方形成一或多個金屬層、形成鈍化層(一或多層)以及執行更多後段製程。
第2A圖及2C繪示替代實施例中的方法500，在以下簡要描述。參考第2C圖，在完成以上討論的操作514之後，方法500進行到操作540，沉積介電 層230、232、234及236，如第4A圖中所示。然後，在操作542，方法500(第2C圖)蝕刻介電層236以形成開口(或溝槽)410A及410B，如第4B圖所示。舉例而言，操作542可以形成蝕刻遮罩，例如第3N圖所示的蝕刻遮罩408，然後透過蝕刻遮罩來蝕刻介電層236直到露出介電層234。隨後移除蝕刻遮罩。在操作544，方法500(第2C圖)蝕刻介電層234、232及230以形成開口(或溝槽)406A及406B，如第4C圖所示。舉例而言，操作544可以形成蝕刻遮罩，例如第3J圖所示的蝕刻遮罩404，然後透過蝕刻遮罩來蝕刻介電層234、232及230，直到露出磁性穿隧接面150及金屬線217。隨後移除蝕刻遮罩。此操作類似於操作520。然後，在操作546，方法500(第2C圖)形成槽縫導孔260A、導孔260B以及金屬線262A及262B。舉例而言，操作546可以將一或多種金屬材料264沉積到開口406A、406B、410A及410B中，以及在介電層236的頂面之上，如第4E圖所示。一或多種金屬材料264也填充在凹陷160中。然後，操作546對一或多種金屬材料264執行化學機械平坦化製程以將它們從介電層236的頂面移除。裝置200的所得結構如第4E圖所示。開口(或溝槽)406A、406B、410A及410B中的一或多種金屬材料264的剩餘部分分別成為槽縫導孔260A、導孔260B、金屬線262A及金屬線262B。然後，在操作530，方法500(第2C圖)進行進一步的製造。
在另一實施例中，可以在操作542之前執行操作544。舉例而言，在操作540已沉積介電層230、232、234及236之後，方法500可以進行到操作544，蝕刻介電層230、232、234及236，以形成開口(或溝槽)406A及406B，如第5A圖所示。此操作類似於操作520。然後，方法500可以進行到操作542，蝕刻介電層236以形成開口(或溝槽)410A及410B，如第5B圖所示。此後，方法500可以進行到操作546，以形成如上所討論的槽縫導孔260A、導孔260B以及金屬線262A 及262B。
第6圖繪示裝置200的實施例，其中操作520(或操作544)中的蝕刻製程過蝕刻相鄰磁性穿隧接面150之間的介電層216，使得磁性穿隧接面150的頂面150’高於相鄰磁性穿隧接面150之間的空間中的槽縫導孔260A的底面260’。這有利地增加槽縫導孔260A的總體積以降低串聯電阻。
第7圖繪示了裝置200的一個實施例，其中操作520中(或操作544中)的蝕刻製程部分地移除頂電極228，使得槽縫導孔260A的一部分橫向設置在磁性穿隧接面150的兩個相對側壁上的保護層之間。這有利地增加槽縫導孔260A的總體積以降低串聯電阻。
第8圖繪示了裝置200的一個實施例，其中操作520中(或操作544中)的蝕刻製程完全移除頂電極228，使得槽縫導孔260A的一部分橫向設置在磁性穿隧接面150的兩個相對側壁上的保護層之間以及直接在磁性穿隧接面150的頂部上。這有利地增加槽縫導孔260A的總體積以降低串聯電阻。
第9圖繪示了裝置200的一實施例，其中多個槽縫導孔260A透過共同金屬線262A連接，以用作位元線或位元線的一部分。由於槽縫導孔260A的存在，位元線的串聯電阻大大地降低。在各種實施例中，裝置200中的位元線可以包括一個槽縫導孔260A或多個槽縫導孔260A(例如兩個、三個、四個等等)，這取決於設計考量，例如遮罩製作的複雜性及裝置200中的各種區域之間的蝕刻平衡。在第9圖中，相鄰磁性隨機存取記憶體單元249之間的介電層216中的凹陷可忽略(約0nm)。換言之，槽縫導孔260A的底面與介電層216的頂面實質上是平面的。在替代實施例中，相鄰磁性隨機存取記憶體單元249之間的介電層216中的凹陷可以在大約5nm到大約50nm的範圍內，例如第7及8圖中描繪的實施例 (換言之，槽縫導孔260A的底部延伸至低於介電層216的頂面)。此外，在第9圖所示的實施例中，頂電極228具有頂面，其與槽縫導孔260A的底面及介電層216的頂面實質上共平面。在替代實施例中，頂電極228可以被部分或完全移除且其中的空間以槽縫導孔260A填充，例如第7及8圖描繪的實施例。
非限制性的，本發明的一或多個實施例為半導體裝置及其形成提供了許多益處。舉例而言，本發明的實施例提供半導體裝置，在磁性隨機存取記憶體區域中具有磁性隨機存取記憶體陣列。磁性隨機存取記憶體陣列提供槽縫導孔，槽縫導孔連續地延伸於磁性隨機存取記憶體陣列中的一行磁性隨機存取記憶體單元的上方且具有一厚度，此厚度等於或大於在邏輯區域中的同一金屬層中的導孔。槽縫導孔有利地降低此行磁性隨機存取記憶體單元的位元線的串聯電阻。此外，此半導體裝置的形成可以輕易地整合到現有的半導體製程中。
在一示例方面，本揭露關於半導體結構，包括：第一金屬層、第二金屬層，設置在第一金屬層上、第三金屬層，直接設置在第二金屬層上。第二金屬層包括在記憶體裝置區域中的多個磁性穿隧接面裝置及在邏輯裝置區域中的第一導電部件。磁性穿隧接面裝置的每一個包括底電極及設置在底電極上的磁性穿隧接面堆疊。第三金屬層包括第一導孔，設置在第一導電部件上並電性連接至第一導電部件、及槽縫導孔，設置在磁性穿隧接面裝置上並電性連接至磁性穿隧接面裝置的每一個的磁性穿隧接面堆疊。槽縫導孔佔據一空間，從磁性穿隧接面裝置的第一個橫向地連續延伸到磁性穿隧接面裝置的最後一個。第一導孔的第一厚度等於或小於在磁性穿隧接面裝置的其中一個的磁性穿隧接面堆疊正上方的槽縫導孔的第二厚度。第三金屬層更包括第二導電部件，設置在第一導孔上並電性連接至第一導孔、及第三導電部件，設置在槽縫導孔上並 電性連接至槽縫導孔。
在半導體結構的一實施例中，槽縫導孔及第一導孔皆包括銅。在進一步的實施例中，第二導電部件及第三導電部件皆包括銅。
在半導體結構的一實施例中，第二金屬層包括介電部件，橫向地設置在磁性穿隧接面裝置的相鄰兩個之間，且在介電部件正上方的槽縫導孔的第三厚度大於第二厚度。在進一步的實施例中，第三厚度比第二厚度大約5nm至約50nm。
在半導體結構的一實施例中，磁性穿隧接面裝置中的其中一個更包括頂電極，垂直地位於槽縫導孔與磁性穿隧接面裝置中的所述其中一個的磁性穿隧接面堆疊之間。在另一實施例中，槽縫導孔的一部分延伸至低於磁性穿隧接面裝置的其中一個的磁性穿隧接面堆疊的頂面的水平。
在另一實施例中，磁性穿隧接面裝置的每一個更包括：間隔物，位於相應的磁性穿隧接面裝置的磁性穿隧接面堆疊的多個側壁上、及保護層，位於間隔物的多個側壁上，其中槽縫導孔的一部分設置在橫向地位於磁性穿隧接面裝置中的相鄰兩個的保護層之間的空間中。在一進一步的實施例中，部分槽縫導孔的底面實質上是平坦的。
在另一示例方面，本揭露關於半導體結構的形成方法，包括：提供結構，具有第一金屬層及設置在第一金屬層上的第二金屬層，其中第二金屬層包括在記憶體裝置區域中的多個磁性穿隧接面裝置及在邏輯裝置區域中的第一導電部件，其中磁性穿隧接面裝置的每一個包括底電極、設置在底電極上的磁性穿隧接面堆疊、及設置在磁性穿隧接面堆疊上的頂電極。所述方法更包括：形成一或多層介電層於第二金屬層上；形成第一蝕刻遮罩於所述一或多層介電 層上，其中第一蝕刻遮罩定義在第一導電部件上的第一孔洞及在磁性穿隧接面裝置上且從磁性穿隧接面裝置的第一個連續延伸到磁性穿隧接面裝置的最後一個的第二孔洞；以及透過第一孔洞及第二孔洞蝕刻所述一或多層介電層，以分別形成第一溝槽及第二溝槽於所述一或多層介電層中，其中第一溝槽露出第一導電部件且第二溝槽露出磁性穿隧接面裝置的每一個的一部分。所述方法更包括：沉積第一金屬材料至第一溝槽及第二溝槽中及所述一或多層介電層上；以及對第一金屬材料執行化學機械平坦化製程，使第一金屬材料的第一部分留在第一溝槽中，第一金屬材料的第二部分留在第二溝槽中，並從所述一或多層介電層的頂面移除第一金屬材料。
在一實施例中，所述方法更包括：形成第二介電層於所述一或多層介電層上及第一金屬材料第一部分及第二部分上；形成第二蝕刻遮罩於第二介電層上，其中第二蝕刻遮罩定義在第一金屬材料的第一部分上的第三孔洞及在第一金屬材料的第二部分上的第四孔洞；透過第三孔洞及第四孔洞蝕刻第二介電層，以分別形成第三溝槽及第四溝槽於第二介電層中，其中第三溝槽及第四溝槽露出第一金屬材料的第一部分及第二部分；以及沉積第二金屬材料至第三溝槽及第四溝槽中及第二介電層上。在一進一步的實施例中，所述方法更包括：對第二金屬材料執行另一化學機械平坦化製程，使第二金屬材料的第一部分留在第三溝槽中，第二金屬材料的第二部分留在第四溝槽中，並從第二介電層的頂面移除第二金屬材料。
在所述方法的一實施例中，第二金屬層更包括多個介電部件，橫向地位於鄰近的磁性穿隧接面裝置之間，且所述一或多層介電層的蝕刻部分地移除介電部件。在所述方法的另一實施例中，所述一或多層介電層的蝕刻部分 地移除磁性穿隧接面裝置的至少一個的頂電極。在所述方法的又一實施例中，所述一或多層介電層的蝕刻完全移除磁性穿隧接面裝置的至少一個的頂電極。
在又一示例方面，本揭露關於半導體結構的形成方法，包括：提供結構，具有第一金屬層及設置在第一金屬層上方的第二金屬層，其中第二金屬層包括在記憶體裝置區域中的多個磁性穿隧接面裝置及在邏輯裝置區域中的第一導電部件，其中磁性穿隧接面裝置的每一個包括一底電極、設置在底電極上的磁性穿隧接面堆疊、及設置在磁性穿隧接面堆疊上的頂電極。所述方法更包括形成第一介電層於第二金屬層上及第二介電層於第一介電層上；形成第一溝槽及第二溝槽於第一介電層中，其中第一溝槽露出第一導電部件且第二溝槽露出磁性穿隧接面裝置的每一個的一部分；形成第三溝槽及第四溝槽於第二介電層中，其中第三溝槽位於第一導電部件正上方且第四溝槽位於磁性穿隧接面裝置正上方；沉積第一金屬材料至第一溝槽、第二溝槽、第三溝槽、及第四溝槽中及第二介電層上；以及對第一金屬材料執行化學機械平坦化製程，使第一金屬材料的第一部分留在第一溝槽及第三溝槽中，第一金屬材料的第二部分留在第二溝槽及第四溝槽中，並從第二介電層的頂面移除第一金屬材料。
在所述方法的一實施例中，第二金屬層更包括多個介電部件，橫向地位於鄰近的磁性穿隧接面裝置之間，且第一溝槽及第二溝槽的形成部分地移除介電部件。在所述方法的另一實施例中，在第三溝槽及第四溝槽的形成之後執行第一溝槽及第二溝槽的形成。在所述方法的一實施例中，第一溝槽及第二溝槽的形成部分地移除磁性穿隧接面裝置的至少一個的頂電極。在所述方法的又一實施例中，第一溝槽及第二溝槽的形成完全移除磁性穿隧接面裝置的至少一個的頂電極。
以上概述數個實施例之特徵，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程及結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程及結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神及範圍之下，做各式各樣的改變、取代及替換。
100A:磁性隨機存取記憶體區域
100B:邏輯區域
150:磁性穿隧接面
200:裝置
206:金屬間介電層
208:金屬線
210,212,214,215,216,226,230,232,234,236:介電層
217,262A,262B:金屬線
218:阻障層
220:底電極導孔
222:底電極
224:間隔物
228:頂電極
260A:槽縫導孔
260B:導孔
302,304,306:金屬層

Claims (14)

  1. 一種半導體結構，包括：一第一金屬層；一第二金屬層，設置在該第一金屬層上，其中該第二金屬層包括在一記憶體裝置區域中的多個磁性穿隧接面(MTJ)裝置及在一邏輯裝置區域中的一第一導電部件，其中該些磁性穿隧接面裝置的每一個包括一底電極及設置在該底電極上的一磁性穿隧接面堆疊；以及一第三金屬層，直接設置在該第二金屬層上，其中該第三金屬層包括一第一導孔，設置在該第一導電部件上並電性連接至該第一導電部件、及一槽縫導孔(slot via)，設置在該些磁性穿隧接面裝置上並電性連接至該些磁性穿隧接面裝置的每一個的該磁性穿隧接面堆疊，其中該槽縫導孔佔據一空間，從該些磁性穿隧接面裝置的第一個橫向地連續延伸到該些磁性穿隧接面裝置的最後一個，其中該第一導孔的一第一厚度等於或小於在該些磁性穿隧接面裝置的其中一個的該磁性穿隧接面堆疊正上方的該槽縫導孔的一第二厚度，其中該第三金屬層更包括一第二導電部件，設置在該第一導孔上並電性連接至該第一導孔、及一第三導電部件，設置在該槽縫導孔上並電性連接至該槽縫導孔。
  2. 如請求項1之半導體結構，其中該第二金屬層包括一介電部件，橫向地設置在該些磁性穿隧接面裝置的相鄰兩個之間，且在該介電部件正上方的該槽縫導孔的一第三厚度大於該第二厚度。
  3. 如請求項2之半導體結構，其中該第三厚度比該第二厚度大約5nm至約50nm。
  4. 如請求項1-3中任一項之半導體結構，其中該些磁性穿隧接面裝 置中的其中一個更包括一頂電極，垂直地位於該槽縫導孔與該些磁性穿隧接面裝置中的所述其中一個的該磁性穿隧接面堆疊之間。
  5. 如請求項1-3中任一項之半導體結構，其中該些磁性穿隧接面裝置的每一個更包括：一間隔物，位於相應的磁性穿隧接面裝置的該磁性穿隧接面堆疊的多個側壁上、及一保護層，位於該間隔物的多個側壁上，其中該槽縫導孔的一部分設置在橫向地位於該些磁性穿隧接面裝置中的相鄰兩個的該保護層之間的一空間中，其中該槽縫導孔的該部分的一底面實質上是平坦的。
  6. 如請求項1-3中任一項之半導體結構，其中該槽縫導孔的一部分延伸至低於該些磁性穿隧接面裝置的其中一個的該磁性穿隧接面堆疊的一頂面的水平。
  7. 一種半導體結構的形成方法，包括：提供一結構，具有一第一金屬層及設置在該第一金屬層上的一第二金屬層，其中該第二金屬層包括在一記憶體裝置區域中的多個磁性穿隧接面裝置及在一邏輯裝置區域中的一第一導電部件，其中該些磁性穿隧接面裝置的每一個包括一底電極、設置在該底電極上的一磁性穿隧接面堆疊、及設置在該磁性穿隧接面堆疊上的一頂電極；形成一或多層介電層於該第二金屬層上；形成一第一蝕刻遮罩於所述一或多層介電層上，其中該第一蝕刻遮罩定義在該第一導電部件上的一第一孔洞及在該磁性穿隧接面裝置上且從該些磁性穿隧接面裝置的第一個連續延伸到該些磁性穿隧接面裝置的最後一個的一第二孔洞；透過該第一孔洞及該第二孔洞蝕刻所述一或多層介電層，以分別形成一第一 溝槽及一第二溝槽於所述一或多層介電層中，其中該第一溝槽露出該第一導電部件且該第二溝槽露出該些磁性穿隧接面裝置的每一個的一部分；沉積一第一金屬材料至該第一溝槽及該第二溝槽中及所述一或多層介電層上；以及對該第一金屬材料執行一化學機械平坦化製程，使該第一金屬材料的一第一部分留在該第一溝槽中，該第一金屬材料的一第二部分留在該第二溝槽中，並從所述一或多層介電層的一頂面移除該第一金屬材料。
  8. 如請求項7之半導體結構的形成方法，更包括：形成一第二介電層於所述一或多層介電層上及該第一金屬材料該第一部分及該第二部分上；形成一第二蝕刻遮罩於該第二介電層上，其中該第二蝕刻遮罩定義在該第一金屬材料的該第一部分上的一第三孔洞及在該第一金屬材料的該第二部分上的一第四孔洞；透過該第三孔洞及該第四孔洞蝕刻該第二介電層，以分別形成一第三溝槽及一第四溝槽於該第二介電層中，其中該第三溝槽及該第四溝槽露出該第一金屬材料的該第一部分及該第二部分；以及沉積一第二金屬材料至該第三溝槽及該第四溝槽中及該第二介電層上。
  9. 如請求項8之半導體結構的形成方法，更包括對該第二金屬材料執行另一化學機械平坦化製程，使該第二金屬材料的一第一部分留在該第三溝槽中，該第二金屬材料的一第二部分留在該第四溝槽中，並從該第二介電層的一頂面移除該第二金屬材料。
  10. 如請求項7之半導體結構的形成方法，其中該第二金屬層更包 括多個介電部件，橫向地位於鄰近的該些磁性穿隧接面裝置之間，且所述一或多層介電層的蝕刻部分地移除該些介電部件。
  11. 如請求項7-10中任一項之半導體結構的形成方法，其中所述一或多層介電層的蝕刻部分地移除該些磁性穿隧接面裝置的至少一個的該頂電極。
  12. 如請求項7-10中任一項之半導體結構的形成方法，其中所述一或多層介電層的蝕刻完全移除該些磁性穿隧接面裝置的至少一個的該頂電極。
  13. 一種半導體結構的形成方法，包括：提供一結構，具有一第一金屬層及設置在該第一金屬層上方的一第二金屬層，其中該第二金屬層包括在一記憶體裝置區域中的多個磁性穿隧接面裝置及在一邏輯裝置區域中的一第一導電部件，其中該些磁性穿隧接面裝置的每一個包括一底電極、設置在該底電極上的一磁性穿隧接面堆疊、及設置在該磁性穿隧接面堆疊上的一頂電極；形成一第一介電層於該第二金屬層上及一第二介電層於該第一介電層上；形成一第一溝槽及一第二溝槽於該第一介電層中，其中該第一溝槽露出該第一導電部件且該第二溝槽露出該些磁性穿隧接面裝置的每一個的一部分；形成一第三溝槽及一第四溝槽於該第二介電層中，其中該第三溝槽位於該第一導電部件正上方且該第四溝槽位於該些磁性穿隧接面裝置正上方；沉積一第一金屬材料至該第一溝槽、該第二溝槽、該第三溝槽、及該第四溝槽中及該第二介電層上；以及對該第一金屬材料執行一化學機械平坦化製程，使該第一金屬材料的一第一部分留在該第一溝槽及該第三溝槽中，該第一金屬材料的一第二部分留在該第 二溝槽及該第四溝槽中，並從該第二介電層的一頂面移除該第一金屬材料。
  14. 如請求項13之半導體結構的形成方法，其中在該第三溝槽及該第四溝槽的形成之後執行該第一溝槽及該第二溝槽的形成。
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