TW201806114A - 非連續互連金屬層之間之嵌入式記憶體裝置 - Google Patents
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Abstract
本揭露係關於一種積體電路(IC)。該IC包括一記憶體區域及一邏輯區域。一下金屬層安置於一基板上方，且包括在該記憶體區域內之一第一下金屬線。一上金屬層上覆該下金屬層，且包括在該記憶體區域內之一第一上金屬線。一記憶體胞安置於該第一下金屬線與該第一上金屬線之間，且包括一平坦底部電極。該平坦底部電極鄰接該下金屬層之一第一下金屬通路。藉由形成該平坦底部電極且透過該下金屬通路將該平坦底部電極連接至該下金屬層，無需額外BEVA平坦化及/或圖案化程序。因此，減小損壞該等下金屬線之風險，藉此提供更可靠讀取/寫入操作及/或更佳效能。
Description
本發明之實施例係關於一種非連續互連金屬層之間之嵌入式記憶體裝置。
許多現代電子裝置含有經組態以儲存資料之電子記憶體。電子記憶體可係揮發性記憶體或非揮發性記憶體。非揮發性記憶體能夠在無電力的情況下儲存資料，而揮發性記憶體不能。歸因於相對簡單結構及其等與互補式金屬氧化物半導體(CMOS)邏輯製程之相容性，磁阻式隨機存取記憶體(MRAM)及電阻式隨機存取記憶體(RRAM)係下一代非揮發性記憶體技術之有前景的候選者。隨著按比例調整(即，減小)晶片上組件之大小，裝置「縮小」允許工程師將更多組件及更多對應功能整合至更新一代之IC上。在最近技術節點中，此已允許非揮發性記憶體與邏輯裝置一起整合在一積體晶片上。
根據本發明之一實施例，一種包含一記憶體區域及一邏輯區域之積體電路(IC)包括：一基板；一下金屬層，其安置於該基板上方，且包括在該記憶體區域內之一第一下金屬線及在該邏輯區域內之一第二下金屬線；一上金屬層，其上覆該下金屬層，且包括在該記憶體區域內之一第一上金屬線及在該邏輯區域內之一第二上金屬線；及一記憶體胞，其安置於該第一下金屬線與該第一上金屬線之間，且包括一平坦底部電極及一頂部電極，該頂部電極與該底部電極藉由一電阻切換元件而分離；其中該記憶體胞分別透過鄰接該平坦頂部電極之一第一下金屬通路連接至該第一下金屬線，及透過鄰接該頂部電極之一第一上金屬通路連接至該第一上金屬線。 根據本發明之實施例，一種包含一記憶體區域及一邏輯區域之積體電路(IC)包括：一基板；一互連結構，其安置於該基板上方，該互連結構包括堆疊於彼此上方且由層間介電(ILD)材料圍繞之複數個金屬層，該複數個金屬層包含由複數個金屬通路連接之複數個金屬線；複數個記憶體胞，其等配置於該記憶體區域內且配置於彼此非連續之該互連結構之一下金屬層與一上金屬層之間，一記憶體胞包括：一底部電極，其安置於該下金屬層之一下金屬通路及圍繞該下金屬通路之一下ILD層上；一電阻切換元件，其安置於該底部電極上方；及一頂部電極，其安置於該電阻切換元件上方且鄰接一上金屬通路；其中該底部電極、該電阻切換元件及該頂部電極具有彼此對準之傾斜側壁。 根據本發明之實施例，一種用於製造一積體電路之方法包括：形成跨在一基板上方之一下層間介電(ILD)層內之一記憶體區域及一邏輯區域延伸的一下金屬層；在該記憶體區域內之該下金屬層之一下金屬線上形成一下金屬通路且形成圍繞該下金屬通路之一下低介電係數層；在該下金屬通路及該下低介電係數層上方相繼形成一底部電極層、一電阻切換層及一頂部電極層；圖案化該底部電極層、該電阻切換層及該頂部電極層以形成一記憶體胞之一底部電極、一電阻切換元件及一頂部電極且自該邏輯區域移除；及在該頂部電極上形成一上金屬通路且形成圍繞該上金屬通路之一上低介電係數層。
下列揭露提供用於實施所提供標的物之不同構件之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不旨在限制。例如，在下列描述中之一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成直接接觸之實施例，且亦可包含其中額外構件可形成在該第一構件與該第二構件之間，使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各個實例中重複參考數字及/或字母。此重複係用於簡化及清楚之目的且本身並不指示所論述的各種實施例及/或組態之間的關係。 此外，為便於描述，空間相對術語(諸如「底下」、「下方」、「下」、「上方」、「上」及類似者)在本文中可用以描述一個元件或構件與另一(些)元件或構件之關係，如圖中所繪示。除圖中描繪之定向之外，該等空間相對術語亦意欲涵蓋裝置在使用或操作中之不同定向。設備可以其他方式定向(旋轉90度或成其他定向)且本文中使用之空間相對描述詞同樣可相應地解釋。 半導體製造中之一趨勢係在一單一基板上整合不同類型之裝置以達成更高整合。一個實例係一基板，其具有在其中形成邏輯裝置之一邏輯區域及在其中形成磁性隨機存取記憶體(MRAM)或電阻式隨機存取記憶體(RRAM)裝置之一記憶體區域。為形成此等記憶體胞(其等在上覆該基板之一互連結構內形成)，可將一底部電極層過量填充至該互連結構之一層間介電層之一製備開口中及上方，且可使用一化學機械拋光(CMP)及/或一圖案化程序來平坦化該底部電極層且形成一底部電極通路(亦稱為BEVA)。然而，在此等製程中，化學機械拋光(CMP)無法產生在整個基板上方之一平坦表面。例如，當該底部電極層(其具有一相對較高結構完整性且趨於相對良好地「抵抗」CMP)存在於該記憶體區域上方但不在該邏輯區域上方延伸時，一金屬互連線(其與該底部電極層相比，具有一相對較低結構完整性)可曝露於邏輯區域中之CMP。由於此金屬互連線在結構上比該底部電極弱，故在該底部電極上執行CMP可導致該邏輯區域中之該等金屬互連線之「凹陷」。因此，在針對記憶體裝置之底部電極平坦化之後，在該邏輯區域中之該等金屬互連線之部分最終可比在該記憶體區域中薄，甚至可能被移除。因此，此等受侵蝕金屬線可劣化所得IC之可靠度。另外，隨著按比例調整晶片上組件之大小，互連金屬層之高度及金屬間介電層之厚度亦縮小。因此，將一記憶體裝置放置於兩個鄰近金屬層之間可係不適用的。 本揭露係關於一種具有放置於兩個非連續金屬層之間且鄰接兩個互連金屬通路之一嵌入式記憶體裝置之改良積體電路及相關聯製造方法。在一些實施例中，該積體電路包括一記憶體區域及一邏輯區域。一下金屬層安置於一基板上方，且包括在該記憶體區域內之一第一下金屬線及在該邏輯區域內之一第二下金屬線。一上金屬層上覆該下金屬層，且包括在該記憶體區域內之一第一上金屬線及在該邏輯區域內之一第二上金屬線。一記憶體胞安置於該第一下金屬線與該第一上金屬線之間，且包括一平坦底部電極及一頂部電極，該頂部電極與該底部電極藉由一電阻切換元件而分離。該記憶體胞分別透過鄰接該平坦底部電極之一第一下金屬通路連接至該第一下金屬線且透過鄰接該頂部電極之一第一上金屬通路連接至該第一上金屬線。藉由形成該平坦底部電極且透過該下金屬通路將該平坦底部電極連接至該下金屬層，無需額外BEVA平坦化及/或圖案化程序。因此，減小損壞該等下金屬線之風險，藉此提供更可靠讀取/寫入操作及/或更佳效能。 圖1A及圖1B分別展示根據一些實施例之安置於一基板101上方之積體電路(IC) 100a及100b之剖面圖。如圖1A及圖1B中所展示，一互連結構105安置於一基板101上方且跨一記憶體區域124及一邏輯區域126延伸。記憶體區域124可對應於安置於互連結構105中之一記憶體胞(例如，記憶體胞130)陣列，而邏輯區域126可耦合邏輯裝置(諸如，該基板101中形成之電晶體)來支撐該等記憶體胞之操作。 在一些實施例中，互連結構105包括由一下層間介電(ILD)層104圍繞之一下金屬層128及由一上ILD層146圍繞之一上金屬層152。下金屬層128及上金屬層152可包括銅。下金屬層128包括彼此橫向對準之複數個下金屬線，諸如在記憶體區域124處之一第一下金屬線102a及在邏輯區域126處之一第二下金屬線102b。下金屬層128進一步包括安置於該等下金屬線上方之複數個下金屬通路，諸如耦合至第一下金屬線102a之一第一下金屬通路112a及耦合至第二下金屬線102b之一第二下金屬通路112b。在一些實施例中，直接沿下金屬線102a、102b及下ILD層104之上表面安置一下蝕刻停止層106及/或一保護襯層108。在具有與下金屬通路112a、112b之頂部表面對準之一上表面之保護襯層108上方安置一下低介電係數層110。下蝕刻停止層106可包括碳化矽、氮化矽或其之組合。保護襯層108可包括諸如TEOS (原矽酸四乙酯)之介電材料。上金屬層152上覆下金屬層128及下ILD層104。上金屬層152可包括彼此橫向對準之複數個上金屬線，諸如在記憶體區域124處之一第一上金屬線150a及在邏輯區域126處之一第二上金屬線150b。複數個上金屬通路分別耦合至複數個上金屬線，包含一第一上金屬通路148a耦合至第一上金屬線150a及一第二上金屬通路148b耦合至第二上金屬線150b。在一些實施例中，圍繞上金屬通路148a、148b之一下部分安置一上蝕刻停止層142及/或一保護襯層144。 在記憶體區域124內，一記憶體胞130安置於第一下金屬通路112a與第一上金屬通路148a之間。在一些實施例中，記憶體胞130包括鄰接第一下金屬通路112a之一底部電極132、在底部電極132上方之一電阻切換元件134及在電阻切換元件134上方之一頂部電極136。底部電極132可具有平坦頂部表面及平坦底部表面及傾斜側壁。底部電極132之該等側壁可與電阻切換元件134及頂部電極136之側壁共面。在一些實施例中，電阻切換元件134包括一磁性穿隧接面(MTJ)，該磁性穿隧接面(MTJ)包含一底部鐵磁性層134a、安置於底部鐵磁性層134a上方之一穿隧阻障層134b及安置於穿隧阻障層134b上方之一頂部鐵磁性層134c。在一些實施例中，底部電極132及頂部電極136可包括氮化鈦(TiN)、氮化鉭(TaN)、鉭(Ta)及/或鈦(Ti)，而下金屬通路112a及上金屬通路148a可包括銅。在一些實施例中，跨圍繞記憶體胞130之下部分之記憶體區域124及邏輯區域126安置一底部蝕刻停止層118。記憶體胞130之一剩餘上部分係由一間隔層120及/或一記憶體介電層122所圍繞，而邏輯區域126之一剩餘上部分係由一ILD層138所圍繞。 在一些實施例中，參考圖1A，在邏輯區域126內之上金屬層152與下金屬層128之間安置一中間金屬層140。中間金屬層140包括鄰接第二上金屬通路148b及第二下金屬通路112b，且具有實質上等於記憶體胞130之一高度之一高度之一中間金屬線137。在一些實施例中，中間金屬線137及第二上金屬線150b可具有一實質上相等高度a1
。第二下金屬線102可具有比中間金屬線137及第二上金屬線150b之高度a1
小之一高度a2
。在一些實施例中，上金屬通路148a、148b及下金屬通路112a、112b可具有一實質上相等高度b1
。針對一些進一步按比例調整節點，諸如7 nm節點及超過7 nm節點，可將該等金屬線(例如，137、150)之高度a1
減小至實質上等於該等對應金屬通路(例如，112、148)之高度b1
，而在一些當前積體電路中，一金屬線可具有大於一對應金屬通路之一高度之一高度。藉由在非連續金屬層(例如，金屬層152及金屬層128)之間且直接在兩層金屬通路(例如，金屬通路148a及112a)之間形成記憶體胞130，減小記憶體胞尺寸限制且無需額外BEVA結構。 在一些替代實施例中，參考圖1B，在上金屬層152與下金屬層128之間安置多個中間金屬層140’。例如，一第一中間金屬線139及一第二中間金屬線143安置於第二上金屬通路148b與第二下金屬通路112b之間且藉由一中間金屬通路141連接。在一些實施例中，中間金屬線143、139可具有高度ax
、ax+1
。高度ax
或ax+1
可實質上等於第二上金屬線150b之高度a1
或第二下金屬線102b之高度a2
。上金屬通路148a、148b及下金屬通路112a、112b可具有一實質上相等高度b1
。中間金屬通路141可具有一高度bx
。高度bx
可實質上等於高度b1
或一金屬通路在第二下金屬線102b下方之一高度。藉由併入記憶體胞130來橫跨一個以上中間金屬層，可進一步減小其等之間之金屬層及ILD層之尺寸而不受該等記憶體胞限制影響。 圖2繪示根據一些替代實施例之一積體電路(IC) 200之一剖面圖。如圖2中所展示，IC 200包括一基板101及安置於基板101上方且跨一記憶體區域124及一邏輯區域126延伸之一互連結構105。互連結構105可包含複數個金屬層或其他導電層，諸如彼此堆疊且安置於基板101上方之第一金屬互連層202、第二金屬互連層204、第三金屬互連層206、第四金屬互連層128、第五金屬互連層140及第六金屬互連層152。可藉由層間介電(ILD)材料(例如，104、138、146)(諸如二氧化矽或一或多種種類之低介電係數材料)及蝕刻停止層及保護層(例如，118、142、144)(諸如碳化矽、氮化矽或其他介電層)將該等金屬互連層中之金屬彼此分離。在一些實施例中，在記憶體區域124內之第四互連金屬層128與第六互連金屬層152之間安置一記憶體胞130。在一些實施例中，記憶體胞130包括一底部電極132及一頂部電極136及將頂部電極136與底部電極132分離之一電阻切換元件134。在一些實施例中，記憶體胞130係一磁阻式隨機存取記憶體(MRAM)胞及電阻切換元件134可包括具有由一穿隧阻障層分離之一底部鐵磁性層及一頂部鐵磁性層之一磁性穿隧接面(MTJ)結構。在一些其他實施例中，記憶體胞130係一電阻式隨機存取記憶體(RRAM)胞且電阻切換元件134可包括一RRAM介電層。在邏輯區域126內之第四互連金屬層128與第六互連金屬層152之間之第五金屬互連層140內安置一中間金屬線137。在一些實施例中，跨圍繞記憶體胞130及中間金屬線137之下部分的記憶體區域124及邏輯區域126安置一底部蝕刻停止層118。記憶體胞130之一剩餘上部分係由一間隔層120及/或一記憶體介電層122所圍繞，而中間金屬線137之一剩餘上部分係由具有不同於記憶體介電層122之一介電材料之一ILD層138所圍繞。間隔層120可包括諸如TEOS (原矽酸四乙酯)之介電材料。 在一些實施例中，在記憶體區域124內，在基板101上方及隔離區域203之間配置一電晶體。該電晶體包含一源極區域221、一汲極區域239、一閘極電極233及一閘極介電質237。透過安置於一或多個ILD層104內之一接觸插塞219、一第一金屬互連線217及一第一金屬通路215將一源極線213 (SL)連接至源極區域221。將用於定址記憶體胞130之一字線(WL) 235耦合至閘極電極233。透過一接觸插塞205、第一金屬互連層202之金屬線201A及金屬通路222A、第二金屬互連層204之金屬線201B及金屬通路222B及第三金屬互連層206之金屬線201C及金屬通路222C及第四金屬互連層128之一第一下金屬線102a及一第一下金屬通路112a將記憶體胞130之底部電極132連接至汲極區域239。在一些實施例中，一第一上金屬通路148a將記憶體胞130之頂部電極136連接至作為配置於第六金屬互連層152內之一位元線(BL)的一第一上金屬線。 應瞭解，在此實例中，下金屬線102a、102b及下金屬通路112a、112b定位於第四金屬互連層128中，且上金屬線150a、150b定位於一第六金屬互連層152中。然而，此等金屬層之位置適於任何下非連續金屬互連層或上非連續金屬互連層。 圖3至圖13繪示展示形成一積體電路裝置之一方法之剖面圖的一些實施例。 如圖3之剖面圖300中所展示，一低介電係數層110經形成而上覆一下金屬層128且跨一記憶體區域124及一邏輯區域126延伸。在一些實施例中，藉由在一基板101上方形成一下ILD層104 (例如，氧化物、一低係數介電質或一超低係數介電質)，接著藉由一鑲嵌程序以形成下ILD層內之開口且將一金屬材料(例如，銅、鋁等)填充至該等開口中而形成下金屬層128。接著，可執行一平坦化程序以移除過量金屬材料而形成下金屬層128。下金屬層128經形成以具有在記憶體區域124處之一第一下金屬線102a及在邏輯區域126處之一第二下金屬線102b。在一些實施例中，下金屬層128可安置於一後端製程(BEOL)金屬互連堆疊內。可在下金屬層128與低介電係數層110之間形成一底部蝕刻停止層106及一保護層108。在一些實施例中，底部蝕刻停止層106可包括氮化矽(SiN)、碳化矽(SiC)或一類似複合物介電膜。在一些實施例中，保護層108可包括氮化矽、原矽酸四乙酯(TEOS)、富矽氧化物(SRO)或一類似複合物介電膜。在一些實施例中，可藉由一氣相沈積技術(例如，物理氣相沈積、化學氣相沈積等)形成底部蝕刻停止層106及保護層108。 如圖4之剖面圖400中所展示，在低介電係數層110上方形成且圖案化一遮罩層406。執行一蝕刻程序402以穿過低介電係數層、保護層108及底部蝕刻停止層106形成一第一凹槽404a及一第二凹槽404b，且到達下金屬層128上。遮罩層406可係具有對應於待形成之第一凹槽404a及第二凹槽404b之開口之一光阻層。在一些實施例中，可透過諸如一電漿蝕刻之一乾式蝕刻程序形成第一凹槽404a及第二凹槽404b。第一凹槽404a形成在記憶體區域124處而到達第一下金屬線102a且第二凹槽404b形成在邏輯區域126處而到達第二下金屬線102b。 如圖5之剖面圖500中所展示，將一金屬材料(例如，銅、鋁等)填充至該等開口(圖4之404a、404b)中。接著，執行一平坦化程序以移除過量金屬材料來形成一第一下金屬通路112a及一第二下金屬通路112b。 如圖6之剖面圖600中所展示，在下金屬通路112a、112b及下低介電係數層110上方相繼形成一底部電極層602、一電阻切換層604及一頂部電極層606。可藉由一系列氣相沈積技術(例如，物理氣相沈積、化學氣相沈積等)形成此等層。儘管圖式中未展示，但在一些實施例中，可在沈積底部電極層602之前沈積一擴散阻障層。可在頂部電極層606上形成一硬遮罩層及/或一光阻層(未展示)來促進記憶體胞之圖案化。在一些實施例中，電阻切換層604可包括一RRAM介電層，諸如在其之相對較高電阻狀態下之金屬氧化物複合物(諸如，氧化鉿(HfOx
)、氧化鋯(ZrOx
)、氧化鋁(AlOx
)、氧化鎳(NiOx
)、氧化鉭(TaOx
)或氧化鈦(TiOx
))及在其之相對較低電阻狀態下之一金屬(諸如，鈦(Ti)、鉿(Hf)、鉑(Pt)、釕(Ru)及/或鋁(Al))。在一些實施例中，電阻切換層604可包括具有由一穿隧阻障層分離之一底部鐵磁性層及一頂部鐵磁性層之一磁性穿隧接面(MTJ)結構。在各種實施例中，底部電極層602及頂部電極層606可包括一金屬氮化物(例如，氮化鈦(TiN)或氮化鉭(TaN))及/或一金屬(例如，鈦(Ti)或鉭(Ta))。 如圖7之剖面圖700中所展示，頂部電極層606、電阻切換層604及底部電極層602 (圖6中所展示)經圖案化以在記憶體區域124處形成一記憶體胞130之一頂部電極136、一電阻切換元件134及一底部電極132。在一些實施例中，頂部電極136、電阻切換元件134及底部電極132之側壁可傾斜及對準(例如，共面)。在一些其它實施例中，底部電極層602 (圖6中展示)可根據頂部電極136及電阻切換元件134，且根據與頂部電極136及電阻切換元件134並排之一額外間隔件(未展示)而圖案化。在一些實施例中，該圖案化程序可包括一乾式蝕刻程序，該乾式蝕刻程序可具有包含CF4
、CH2
F2
、Cl2
、BCl3
及/或其他化學品之一蝕刻劑化學物。 如圖8之剖面圖800中所展示，一底部蝕刻停止層118沿記憶體胞130之外側壁形成在低介電係數層110上方，且可延伸以覆蓋頂部電極136之一頂部表面。在一些實施例中，底部蝕刻停止層118係一保形介電襯層且可跨記憶體區域124及邏輯區域126延伸。底部蝕刻停止層118可包括氮化矽(SiN)、碳化矽(SiC)或一類似複合物介電膜。在一些實施例中，可藉由一氣相沈積技術(例如，物理氣相沈積、化學氣相沈積等)形成底部蝕刻停止層118。如上文所描述，在一些替代實施例中，底部蝕刻停止層118可在形成底部電極層602 (圖6中所展示)之前沈積在低介電係數層110上，且在形成記憶體胞130之後再次沈積。在此情況中，底部蝕刻停止層118可具有在底部電極132下方延伸之一下部分，如由虛線所展示。 如圖9之剖面圖900中所展示，在底部蝕刻停止層118上方形成一記憶體介電層122。在一些實施例中，一間隔層120可在形成記憶體介電層122之前，沿底部蝕刻停止層118之一上表面形成。在一些實施例中，間隔層120及記憶體介電層122可分別包括氮化矽、原矽酸四乙酯(TEOS)、富矽氧化物(SRO)或一類似複合物介電膜。在一些實施例中，可藉由一氣相沈積技術(例如，物理氣相沈積、化學氣相沈積等)分別形成間隔層120及記憶體介電層122。 如圖10之剖面圖1000中所展示，記憶體介電層122經圖案化且自該邏輯區域移除，且一ILD層138形成在記憶體區域124內之底部蝕刻停止層118上方。在一些實施例中，ILD層138可包括藉由一沈積程序(例如，CVD、PECVD、PVD等)形成之一氧化層、一低介電係數層或一超低介電係數層。 如圖11之剖面圖1100中所展示，接著執行一平坦化程序以移除過量ILD層138及/或記憶體介電層122。在一些實施例中，亦降低底部蝕刻停止層118及間隔層120，使得頂部電極136之一頂部表面曝露。可在形成ILD層138之前，在相同平坦化程序中或在個別平坦化程序中降低記憶體介電層122、底部蝕刻停止層118及間隔層120。 如圖12之剖面圖1200中所展示，穿過邏輯區域126內之ILD層138及底部蝕刻停止層118形成包含一中間金屬線140之一中間金屬層140。在一些實施例中，使用一鑲嵌程序來形成ILD層138內之開口且將一金屬材料(例如，銅、鋁等)填充至該等開口中。接著，可執行一平坦化程序以移除過量金屬材料。 如圖13之剖面圖1300中所展示，在記憶體胞130、中間金屬層140及ILD層138上方形成一上ILD層146及一上金屬層152。上金屬層152可包括透過一第一上金屬通路148a在記憶體區域124處耦合至記憶體胞130之一第一上金屬線150a，及透過一第二上金屬通路148b在邏輯區域126處耦合至中間金屬線140之一第二上金屬線150b。在一些實施例中，一上蝕刻停止層142及/或一保護襯層144圍繞上金屬通路148a、148b之一下部分安置。在一些實施例中，使用一鑲嵌程序(包含但不限於一雙鑲嵌程序)來形成中間金屬層140之通路及上金屬層152之金屬線。溝槽及導孔穿過上ILD層146形成，且接著使用一導電材料(例如，銅)填充。接著執行一平坦化。 圖14展示形成一快閃記憶體裝置之一方法1400之一流程圖的一些實施例。儘管已相對於圖3至圖13描述方法1400，然將瞭解，方法1400不限於圖3至圖13中所揭示之此等結構，而係可獨立於圖3至圖13中所揭示之該等結構。類似地，將瞭解，圖3至圖13中所揭示之此等結構不限於方法1400，而係可如獨立於方法1400之結構一樣獨立。同樣，儘管所揭示之方法(例如，方法1400)在下文經繪示且描述為一系列動作或事件，然將瞭解，不以限制意義解釋此等動作或事件之所繪示順序。例如，一些動作可以不同順序發生及/或與除本文中所繪示及/或所描述之彼等之外的其他動作或事件並行發生。此外，不需要所有所繪示之動作來實施本文之描述的一或多個態樣或實施例。另外，本文中所描繪之該等動作之一或多者可依一或多個單獨動作及/或階段實施。 在1402處，在包含在一記憶體區域及一邏輯區域內之複數個下金屬線之一基板上方形成一下金屬層。在一些實施例中，藉由在該基板上方形成一下ILD層，接著藉由一鑲嵌程序來形成在該下ILD層內之開口且將一金屬材料(例如，銅、鋁等)填充至該等開口中而形成該下金屬層。接著，一低介電係數層經形成而上覆該下金屬層。圖3繪示對應於動作1402之一剖面圖300之一些實施例。 在1404處，在該下金屬層之該等下金屬線上之該低介電係數層內形成一下金屬通路。在一些實施例中，藉由一鑲嵌程序形成下金屬通路。圖4至圖5繪示對應於動作1404之剖面圖400、500之一些實施例。 在1406處，在該下金屬通路及該下低介電係數層上方相繼形成包含一底部電極層、一電阻切換層及一頂部電極層之記憶體胞層。圖6繪示對應於動作1406之一剖面圖600之一些實施例。 在1408處，圖案化該等記憶體胞層以在一記憶體區域內形成一記憶體胞之一頂部電極、一電阻切換元件及一底部電極。圖7繪示對應於動作1408之一剖面圖700之一些實施例。 在1410處，一底部蝕刻停止層沿該記憶體胞之外側壁形成在該低介電係數層上方，且可延伸以覆蓋該頂部電極之一頂部表面。一記憶體介電層形成在該記憶體區域內之該底部蝕刻停止層上方。圖8至圖9繪示對應於動作1410之剖面圖800、900之一些實施例。 在1412處，一ILD層形成在該邏輯區域內之該底部蝕刻停止層上方。在一些實施例中，執行一平坦化程序使得該頂部電極、該記憶體介電層及該ILD層之上表面對準。圖10至圖11繪示對應於動作1412之剖面圖1000、1100之一些實施例。 在1414處，一中間金屬線穿過該邏輯區域內之該ILD層形成以達到該等下金屬線之一者上。圖12繪示對應於動作1414之一剖面圖1200之一些實施例。 在1416處，一第一上金屬通路及一第二上金屬通路經形成直接鄰接該記憶胞之該頂部電極或該中間金屬線。該等上金屬通路將該記憶體胞及該中間金屬線分別連接至在該等上金屬通路上方形成之上金屬線。圖13繪示對應於動作1416之一剖面圖1300之一些實施例。 將瞭解，儘管此文件通篇參考例示性結構來論述本文中所描述之方法之態樣，然該等方法不受限於所呈現之對應結構。確切而言，該等方法(及結構)被視為彼此獨立且能夠獨立且在無關於圖式中所描繪之特定態樣之任一者的情況下實踐。另外，可依任何適合方式(諸如，用旋塗、濺鍍、生長及/或沈積技術等)形成本文中所描述之層。 同樣，基於說明書及所附圖式之讀取及/或理解，熟習此項技術者可想到等效更改及/或修改。本文中之揭露包含此等修改及更改且通常不旨在限於此。例如，儘管本文中所提供之圖經繪示及描述為具有一特定摻雜類型，然將瞭解，如一般技術者將瞭解，可利用替代摻雜類型。 在一些實施例中，本揭露係關於一種包含一記憶體區域及一邏輯區域之積體電路(IC)。該IC包括一基板、安置於該基板上方之一下金屬層及上覆該下金屬層之一上金屬層。該下金屬層包括在該記憶體區域內之一第一下金屬線及在該邏輯區域內之一第二下金屬線。該上金屬層包括在該記憶體區域內之一第一上金屬線及在該邏輯區域內之一第二上金屬線。該IC進一步包括安置於該第一下金屬線與該第一上金屬線之間之一記憶體胞，且包括一平坦底部電極及一頂部電極，該頂部電極與該底部電極藉由一電阻切換元件而分離。該記憶體胞分別透過鄰接該平坦底部電極之一第一下金屬通路連接至該第一下金屬線，且透過鄰接該頂部電極之一第一上金屬通路連接至該第一上金屬線。 在另一實施例中，本揭露係關於一種包含一記憶體區域及一邏輯區域之積體電路(IC)。該IC包括一基板及安置於該基板上方之一互連結構。該互連結構包括安置於彼此上方且由層間介電(ILD)材料圍繞之複數個金屬層。藉由複數個金屬通路連接該複數個金屬層。該IC進一步包括配置於該記憶體區域內且配置於彼此非連續之該互連結構之一下金屬層與一上金屬層之間的複數個記憶體胞。一記憶體胞包括：安置於該下金屬層之一下金屬通路及一圍繞的下ILD層上之一底部電極；安置於該底部電極上方之一電阻切換元件；及安置於該電阻切換元件上方且鄰接一頂部金屬通路之一頂部電極。該底部電極、該電阻切換元件及該頂部電極具有彼此共面之傾斜側壁。 在又一實施例中，本揭露係關於一種製造一積體電路(IC)之方法。該方法包括形成跨在一基板上方之一下層間介電(ILD)層內之一記憶體區域及一邏輯區域延伸的一下金屬層及在該記憶體區域內之該下金屬層之一下金屬線上形成一下金屬通路且形成圍繞該下金屬通路之一下低介電係數層。該方法進一步包括在該下金屬通路及該下低介電係數層上方相繼形成一底部電極層、一電阻切換層及一頂部電極層；及圖案化該底部電極層、該電阻切換層及該頂部電極層以形成一記憶體胞之一底部電極、一電阻切換元件及一頂部電極且自該邏輯區域移除。該方法進一步包括在該頂部電極上形成一上金屬通路且形成圍繞該上金屬通路之一上低介電係數層。 上文概括若干實施例之特徵使得熟習此項技術者可更佳理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易使用本揭露作為設計或修改用於實行本文中介紹之實施例之相同目的及/或達成相同優點之其他程序及結構之一基礎。熟習此項技術者亦應認識到，此等等效構造並未脫離本揭露之精神及範疇，且其等可在不脫離本揭露之精神及範疇之情況下作出各種改變、置換及更改。
100a‧‧‧積體電路(IC)
100b‧‧‧積體電路(IC)
101‧‧‧基板
102a‧‧‧第一下金屬線/下金屬線
102b‧‧‧第二下金屬線/下金屬線
104‧‧‧下層間介電(ILD)層/ILD層
105‧‧‧互連結構
106‧‧‧下蝕刻停止層/底部蝕刻停止層
108‧‧‧保護襯層/保護層
110‧‧‧下低介電係數層/低介電係數層
112a‧‧‧第一下金屬通路/下金屬通路/金屬通路
112b‧‧‧第二下金屬通路/下金屬通路/金屬通路
118‧‧‧底部蝕刻停止層
120‧‧‧間隔層
122‧‧‧記憶體介電層
124‧‧‧記憶體區域
126‧‧‧邏輯區域
128‧‧‧下金屬層/第四金屬互連層/第四互連金屬層
130‧‧‧記憶體胞
132‧‧‧底部電極
134‧‧‧電阻切換元件
134a‧‧‧底部鐵磁性層
134b‧‧‧穿隧阻障層
134c‧‧‧頂部鐵磁性層
136‧‧‧頂部電極
137‧‧‧中間金屬線/金屬線
138‧‧‧層間介電(ILD)材料/ILD層
139‧‧‧第一中間金屬線/中間金屬線
140‧‧‧中間金屬層/第五金屬互連層/中間金屬線
140’‧‧‧中間金屬層
141‧‧‧中間金屬通路
142‧‧‧上蝕刻停止層
143‧‧‧第二中間金屬線/中間金屬線
144‧‧‧保護襯層/保護層
146‧‧‧上ILD層/層間介電(ILD)材料
148a‧‧‧第一上金屬通路/上金屬通路
148b‧‧‧第二上金屬通路/上金屬通路
150a‧‧‧第一上金屬線/上金屬線
150b‧‧‧第二上金屬線/上金屬線
152‧‧‧上金屬層/第六金屬互連層
200‧‧‧積體電路(IC)
201A‧‧‧金屬線
201B‧‧‧金屬線
201C‧‧‧金屬線
202‧‧‧第一金屬互連層
203‧‧‧隔離區域
204‧‧‧第二金屬互連層
205‧‧‧接觸插塞
206‧‧‧第三金屬互連層
213‧‧‧源極線
215‧‧‧第一金屬通路
217‧‧‧第一金屬互連線
219‧‧‧接觸插塞
221‧‧‧源極區域
222A‧‧‧金屬通路
222B‧‧‧金屬通路
222C‧‧‧金屬通路
233‧‧‧閘極電極
235‧‧‧字線
237‧‧‧閘極介電質
239‧‧‧汲極區域
300‧‧‧剖面圖
400‧‧‧剖面圖
402‧‧‧蝕刻程序
404a‧‧‧第一凹槽/開口
404b‧‧‧第二凹槽/開口
406‧‧‧遮罩層
500‧‧‧剖面圖
600‧‧‧剖面圖
602‧‧‧底部電極層
604‧‧‧電阻切換層
606‧‧‧頂部電極層
700‧‧‧剖面圖
800‧‧‧剖面圖
900‧‧‧剖面圖
1000‧‧‧剖面圖
1100‧‧‧剖面圖
1200‧‧‧剖面圖
1300‧‧‧剖面圖
1400‧‧‧方法
1402‧‧‧動作
1404‧‧‧動作
1406‧‧‧動作
1408‧‧‧動作
1410‧‧‧動作
1412‧‧‧動作
1414‧‧‧動作
1416‧‧‧動作
a1‧‧‧高度
a2‧‧‧高度
ax‧‧‧高度
ax+1‧‧‧高度
b1‧‧‧高度
bx‧‧‧高度
BL‧‧‧位元線
SL‧‧‧源極線
WL‧‧‧字線
100b‧‧‧積體電路(IC)
101‧‧‧基板
102a‧‧‧第一下金屬線/下金屬線
102b‧‧‧第二下金屬線/下金屬線
104‧‧‧下層間介電(ILD)層/ILD層
105‧‧‧互連結構
106‧‧‧下蝕刻停止層/底部蝕刻停止層
108‧‧‧保護襯層/保護層
110‧‧‧下低介電係數層/低介電係數層
112a‧‧‧第一下金屬通路/下金屬通路/金屬通路
112b‧‧‧第二下金屬通路/下金屬通路/金屬通路
118‧‧‧底部蝕刻停止層
120‧‧‧間隔層
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124‧‧‧記憶體區域
126‧‧‧邏輯區域
128‧‧‧下金屬層/第四金屬互連層/第四互連金屬層
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132‧‧‧底部電極
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134a‧‧‧底部鐵磁性層
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138‧‧‧層間介電(ILD)材料/ILD層
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200‧‧‧積體電路(IC)
201A‧‧‧金屬線
201B‧‧‧金屬線
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202‧‧‧第一金屬互連層
203‧‧‧隔離區域
204‧‧‧第二金屬互連層
205‧‧‧接觸插塞
206‧‧‧第三金屬互連層
213‧‧‧源極線
215‧‧‧第一金屬通路
217‧‧‧第一金屬互連線
219‧‧‧接觸插塞
221‧‧‧源極區域
222A‧‧‧金屬通路
222B‧‧‧金屬通路
222C‧‧‧金屬通路
233‧‧‧閘極電極
235‧‧‧字線
237‧‧‧閘極介電質
239‧‧‧汲極區域
300‧‧‧剖面圖
400‧‧‧剖面圖
402‧‧‧蝕刻程序
404a‧‧‧第一凹槽/開口
404b‧‧‧第二凹槽/開口
406‧‧‧遮罩層
500‧‧‧剖面圖
600‧‧‧剖面圖
602‧‧‧底部電極層
604‧‧‧電阻切換層
606‧‧‧頂部電極層
700‧‧‧剖面圖
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1200‧‧‧剖面圖
1300‧‧‧剖面圖
1400‧‧‧方法
1402‧‧‧動作
1404‧‧‧動作
1406‧‧‧動作
1408‧‧‧動作
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1414‧‧‧動作
1416‧‧‧動作
a1‧‧‧高度
a2‧‧‧高度
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BL‧‧‧位元線
SL‧‧‧源極線
WL‧‧‧字線
當結合附圖閱讀時，自以下詳細描述最佳理解本揭露之態樣。注意，根據產業中之標準實踐，各種構件未按比例繪製。事實上，為論述清楚起見，可任意增大或減小各種構件之尺寸。 圖1A繪示具有嵌入於一互連結構中之一記憶體胞之一積體電路(IC)的一些實施例之一剖面圖。 圖1B繪示具有嵌入於一互連結構中之一記憶體胞之一積體電路(IC)的一些替代實施例之一剖面圖。 圖2繪示具有嵌入於一互連結構中之一記憶體胞之一積體電路(IC)的一些替代實施例之一剖面圖。 圖3至圖13繪示展示製造一積體電路(IC)之一方法之一些實施例的剖面圖。 圖14繪示製造一積體電路(IC)之一方法之一些實施例的一流程圖。
100a‧‧‧積體電路(IC)
101‧‧‧基板
102a‧‧‧第一下金屬線/下金屬線
102b‧‧‧第二下金屬線/下金屬線
104‧‧‧下層間介電(ILD)層/ILD層
105‧‧‧互連結構
106‧‧‧下蝕刻停止層/底部蝕刻停止層
108‧‧‧保護襯層/保護層
110‧‧‧下低介電係數層/低介電係數層
112a‧‧‧第一下金屬通路/下金屬通路/金屬通路
112b‧‧‧第二下金屬通路/下金屬通路/金屬通路
118‧‧‧底部蝕刻停止層
120‧‧‧間隔層
122‧‧‧記憶體介電層
124‧‧‧記憶體區域
126‧‧‧邏輯區域
128‧‧‧下金屬層/第四金屬互連層/第四互連金屬層
130‧‧‧記憶體胞
132‧‧‧底部電極
134‧‧‧電阻切換元件
134a‧‧‧底部鐵磁性層
134b‧‧‧穿隧阻障層
134c‧‧‧頂部鐵磁性層
136‧‧‧頂部電極
137‧‧‧中間金屬線/金屬線
138‧‧‧層間介電(ILD)材料/ILD層
140‧‧‧中間金屬層/第五金屬互連層/中間金屬線
142‧‧‧上蝕刻停止層
144‧‧‧保護襯層/保護層
146‧‧‧上ILD層/層間介電(ILD)材料
148a‧‧‧第一上金屬通路/上金屬通路
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150a‧‧‧第一上金屬線/上金屬線
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152‧‧‧上金屬層/第六金屬互連層
a1‧‧‧高度
a2‧‧‧高度
b1‧‧‧高度
Claims (1)
- 一種包含一記憶體區域及一邏輯區域之積體電路(IC)，該積體電路(IC)包括： 一基板； 一下金屬層，其安置於該基板上方，且包括在該記憶體區域內之一第一下金屬線及在該邏輯區域內之一第二下金屬線； 一上金屬層，其上覆該下金屬層，且包括在該記憶體區域內之一第一上金屬線及在該邏輯區域內之一第二上金屬線；及 一記憶體胞，其安置於該第一下金屬線與該第一上金屬線之間，且包括一平坦底部電極及一頂部電極，該頂部電極與該底部電極藉由一電阻切換元件而分離； 其中該記憶體胞分別透過鄰接該平坦底部電極之一第一下金屬通路連接至該第一下金屬線，及透過鄰接該頂部電極之一第一上金屬通路連接至該第一上金屬線。
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