CN112242486A - 存储器元件的结构及其制造方法 - Google Patents

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马卓娜
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Abstract

本发明公开一种存储器元件的结构及其制造方法，其中该存储器元件的结构包括基板，有存储区域及逻辑区域。阻障层设置在所述基板上，覆盖所述存储区域及所述逻辑区域。图案化的内层介电层，仅在所述存储区域设置在所述阻障层上。第一通孔结构在所述存储区域形成于所述阻障层与所述图案化的内层介电层中。存储单元结构在所述存储区域，设置在所述图案化的内层介电层，与所述第一通孔结构接触。内连线结构在所述逻辑区域，设置在所述阻障层上。

Description

存储器元件的结构及其制造方法
技术领域
本发明涉及一种半导体制造技术，且特别是涉及存储器元件的结构及其制造方法。
背景技术
非挥发性存储器元件(memory device)在数字化的电子产品中，几乎是必要的配备。数字化的电子产品例如是计算机，移动电话、相机、录像机等等在日常生活中也是不可缺少的产品。因此，非挥发性存储器是普遍被需求。因应大量的数字数据的存储，存储器元件的存储密度也预期需要因应提升。减少存储器元件的使用面积是在设计研发上所需要考虑的。
非挥发性存储器的存储单元的结构可以有多种不同的设计，其中会因存储的方式不同而有对应的结构。为节省元件面积的使用，三明治堆栈结构的存储单元(memory cell)已被提出，其包含存储材料层，而此存储材料层被夹置在上电极层与下电极层之间。这种存储器依照存储材料层的特性，例如可变电阻式存储器元件(Resistive Memory Device)，其利用存储材料的电阻变化特性，依照施加电压的控制，可以有两个稳定状态的电阻值，如此可以用来存储一个位(bit)的数据。
关于三明治结构的存储器元件的整体制造中，其包含在存储区域及逻辑区域的多种元件的制造。存储单元被制造形成于存储区域，而控制元件被制造形成于逻辑区域，用于对存储单元的操作。
由于一些介电材料层在存储区域及逻辑区域会共用，而分别在此两个区域分别制造所要的元件，其中会涉及光刻与蚀刻的图案化工艺，其可能造成导电物质的残留，经长时间操作后可能导致元件之间的不当桥接，使得元件性能降低或损坏。
如何设计存储器元件的结构，同时减少制造时所产生的残留是研发过程中所需要考虑的问题。
发明内容
本发明提出存储器元件的结构及其制造方法。在存储区域及逻辑区域的多种元件的制造过程中，本发明在存储区域制造存储单元后，可以有效减少在逻辑区域上的金属残留物，至少可以增加在逻辑区域上的元件寿命。
依据一实施例，本发明提供一种存储器元件的结构。存储器元件的结构包括基板，有存储区域及逻辑区域。阻障层设置在所述基板上，覆盖所述存储区域及所述逻辑区域。图案化的内层介电层，仅在所述存储区域设置在所述阻障层上。第一通孔结构在所述存储区域形成于所述阻障层与所述图案化的内层介电层中。存储单元结构在所述存储区域，设置在所述图案化的内层介电层，与所述第一通孔结构接触。内连线结构在所述逻辑区域，设置在所述阻障层上
依据一实施例，对于所述的存储器元件的结构，所述图案化的内层介电层仅在所述存储区域设置在所述阻障层上通过光刻与蚀刻工艺移除所述图案化的内层介电层的初始内层介电层的一部分，以暴露出在所述逻辑区域内的所述阻障层。
依据一实施例，对于所述的存储器元件的结构，所述基板包括:硅基板；介电层设置在所述硅基板上；以及接触结构设置在所述介电层中，且接触到所述第一通孔结构的底部。
依据一实施例，对于所述的存储器元件的结构，所述阻障层是不含氧的介电材料层，且覆盖在所述接触结构上。
依据一实施例，对于所述的存储器元件的结构，所述存储单元结构是堆栈结构，包含存储材料层被夹置在下电极层与上电极层之间。
依据一实施例，对于所述的存储器元件的结构，所述存储单元结构包含电阻式存储器单元结构、相变化式存储器单元结构或磁阻式存储器单元结构。
依据一实施例，对于所述的存储器元件的结构，其还包括在所述堆栈结构的侧壁上的间隙壁。
依据一实施例，对于所述的存储器元件的结构，其还包括:介电层覆盖过在所述存储区域的所述存储单元结构；以及存储单元连接层设置在所述介电层中，与所述存储单元结构接触。
依据一实施例，对于所述的存储器元件的结构，其还包括:介电层设置在所述阻障层上，其中所述内连线结构形成在所述介电层中。所述内连线结构包括:第二通孔结构在所述阻障层与所述介电层中；以及内连线层，在所述介电层中，接触到所述第二通孔结构的顶部。
依据一实施例，对于所述的存储器元件的结构，所述介电层包括超低介电常数的材料。
依据一实施例，本发明还提供一种制造存储器元件的方法。此方法包括:提供基板，有存储区域及逻辑区域。依序形成阻障层及内层介电层在所述基板上，覆盖所述存储区域及所述逻辑区域。形成第一通孔结构，在所述存储区域的所述阻障层与所述内层介电层中。形成存储单元结构，在所述存储区域的所述内层介电层上，且与所述第一通孔结构接触。对所述内层介电层进行图案化工艺，以移除所述内层介电层的一部分，以暴露出所述阻障层在所述逻辑区域的部分。形成内连线结构在所述逻辑区域的所述阻障层上。
依据一实施例，对于所述的制造存储器元件的方法，所提供的所述基板包括:硅基板；介电层设置在所述硅基板上；以及接触结构设置在所述介电层中，且接触到所述第一通孔结构的底部。
依据一实施例，对于所述的制造存储器元件的方法，所述阻障层是由不含氧的介电材料层所形成，且覆盖在所述接触结构上。
依据一实施例，对于所述的制造存储器元件的方法，所述存储单元结构是堆栈结构，包含存储材料层被夹置在下电极层与上电极层之间。
依据一实施例，对于所述的制造存储器元件的方法，所述存储单元结构包含电阻式存储器单元结构、相变化式存储器单元结构或磁阻式存储器单元结构。
依据一实施例，对于所述的制造存储器元件的方法，此方法还包括形成间隙壁，在所述堆栈结构的侧壁上。
依据一实施例，对于所述的制造存储器元件的方法，此方法还包括:形成介电层，覆盖过在所述存储区域的所述存储单元结构；以及形成存储单元连接层在所述介电层中，与所述存储单元结构接触。
依据一实施例，对于所述的制造存储器元件的方法，所述介电层包括超低介电常数的材料。
依据一实施例，对于所述的制造存储器元件的方法，其还包括形成介电层在所述阻障层上，其中所述内连线结构形成在所述介电层中。所述内连线结构包括:第二通孔结构，在所述阻障层与所述介电层中；以及内连线层在所述介电层中，接触到所述第二通孔结构的顶部。
依据一实施例，对于所述的制造存储器元件的方法，所述介电层包括超低介电常数的材料。
附图说明
包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。
图1是本发明一实施例的存储器元件的结构示意图；
图2是本发明一实施例的存储单元的结构示意图；
图3是本发明一实施例的存储器元件的结构示意图；
图4～图5是本发明一实施例的存储器元件的制造过程中的剖面结构示意图；及
图6是本发明一实施例的制造存储器元件的方法的流程示意图。
附图标号说明
50:硅基板
52:存储区域
54:逻辑区域
60:介电层
62:接触结构
70:基板
72:阻障层
74:内层介电层
76、76a:通孔结构
78:介电层
80:存储单元
82、84:内连线结构
90:表面
100:下电极层
102:存储材料层
104:上电极层
120:光致抗蚀剂层
122:蚀刻工艺
S100、S102、S104、S106、S108、S110:步骤
具体实施方式
本发明是关于存储器元件的结构。非挥发性存储器元件(memory device)的结构在传统上例如是闪存存储器(flash memory)的结构，其利用存储电荷来存储数据。然而在提高存储器的集成度的考虑上，另外一种具有三明治结构的存储单元(memory cell)的结构也被提出，可以提升存储胞的集成度。
三明治结构的存储单元的基本架构是存储材料层被上电极层与下电极层夹置在其间。利用存储材料层的物理状态的变化而改变电阻大小，如此可以存储数据。这种三明治结构的存储单元例如是电阻式存储器(resistive RAM,ReRAM)、相变化存储器(Phasechange RAM,PCRAM)或是磁阻式存储器(Magnetoresistive RAM,MRAM)。
以下举多个实施例来说明本发明，但是本发明不限于所举的实施例。所举的实施例之间也允许有适当的结合。
对于存储器元件的整体制造，其包含在存储区域与在逻辑区域的不同元件的制造。存储单元被制造形成于存储区域，而例如控制元件是被制造形成于逻辑区域，用于对存储单元的操作。在两个区域分别制造对应的元件时或涉及到可以共用的结构层或是制造工艺。
在一般的制造过程中，会包含在存储区域与逻辑区域共通形成多种叠层，包含阻障层、内层介电层以及存储单元的三明治叠层。其后在存储区域对三明治叠层进行光刻与蚀刻的图案化工艺(patterning process)而先完成存储单元的三明治结构。另外在逻辑区域，以内层介电层为基础至少形成内连线结构。
本发明首先对存储器元件的雏型进行一些探究(looking into)，以能发现一些可能的缺陷，进一步可以提出解决的技术。
图1是根据本发明一实施例，存储器元件的结构示意图。硅基板50被用来当作元件的基础。硅基板50上被规划有存储区域52及逻辑区域54。在硅基板50会形成一些元件，其例如包含晶体管元件。晶体管元件通过在介电层60中的接触结构62可以向上连接，与后续形成存储单元连接。在此的一实施例中，基板70是指例如包含硅基板50、介电层60、接触结构62等的结构体，其后会继续形成存储单元80。
基板70对应存储区域52及逻辑区域54有其对应的结构，在此不再详细描述。其后，在存储区域52及逻辑区域54共用的阻障层72会形成在基板70上。接触结构62是一金属材料，例如是铜或是钨不需限定。阻障层72例如是不含氧的电材料，其覆盖接触结构62以防止接触结构62被氧渗透而造成氧化。
内层介电层74因应通孔结构76、76a的需要，也形成在阻障层72上。内层介电层74例如是氧化物又或是等离子体强化(plasma enhanced,PE)氧化物。在存储区域52中的通孔结构76与接触结构62接触连接，可以达成往上连接到存储单元80路径。在逻辑区域54的通孔结构76与接触结构62接触连接，可以达成在逻辑区域54的控制元件对外连接的路径。
其后，在存储区域52制造完成存储单元80结构。存储单元80的结构在图2会较详细描述。在内层介电层74上制造完成存储单元80后，会在逻辑区域54也形成通孔结构76a。再接着，另一层内连线结构82、84也分别在存储区域52及逻辑区域54形成，达成所需要的线路。介电层78是依照制造半导体的制造技术，在形成内连线结构82、84时所需要形成的支撑结构。介电层78也就是另一层的内层介电层，其如一般所知不再详细描述。本发明不限定这些后续形成的元件。
在逻辑区域54也会形成所需要的内连线结构84，与通孔结构76a接触连接。介电层78在存储区域52与逻辑区域54可以是共用或是分别形成。在制作成本的考虑下，介电层78及内连线结构82、84例如是在相同的制造工艺下同时在存储区域52与逻辑区域54中完成。
图2是根据本发明一实施例，存储单元的结构示意图。参阅图2，三明治结构的存储单元80，其基本结构是由上电极层104、存储材料层102及下电极层100的堆栈结构。下电极层100会与通孔结构76的顶部接触连接。另外间隙壁106在叠层结构的侧壁，用以保护存储单元80。依照存储材料层102的材料特性的不同，存储单元80例如可以是电阻式存储器单元结构、相变化式存储器单元结构或是磁阻式存储器单元结构。
本发明在探究如图1的结构后发现，由于内层介电层74在制造程序中是在存储区域52与逻辑区域54共用层。当在存储区域52制造存储单元80时，其例如用于形成电极的初始金属材料层也是会沉积在逻辑区域54的内层介电层74上。在形成存储单元80时，虽然在逻辑区域54多种材料层会被包含光刻与蚀刻的图案化工艺移除，但是在内层介电层74的表面90上可能残留一些用于形成电极等的金属残留物。这些金属残留物例如在经过一段使用时间后可能造成元件之间的不当桥接(bridge connection)，也因此缩减元件的寿命。
本发明在探究图1的存储器元件的结构以及其制造过程后，再进一步提出修改的制造过程的修改，可以有效防止内层介电层74的表面90的不当残留物，至少可以提升存储器元件的质量。
图3是根据本发明一实施例，存储器元件的结构示意图。参阅图3，从结构来看，其与图1的存储器元件的结构相似，但是内层介电层74通过图案化工艺，移除在逻辑区域54的部分，得到图案化的内层介电层74仅覆盖在存储区域52上，使逻辑区域54被内层介电层74暴露。也就是，在存储区域52完成存储单元80后，内层介电层74在逻辑区域54的部分会先被移除，其后才继续在逻辑区域54内形成介电层78、通孔结构76a以及内连线结构84。在一实施例，介电层78可以采用超低介电常数的材料。一般氧化硅的介电常数是4。超低介电常数是指远比氧化硅的介电常数小的范围，其例如是等于或是小于2.5的介电常数，更例如是等于或是小于2.2的介电常数。超低介电常数的材料除了材质成分的选择，也例如可以产生多孔的结构来达成。本发明不特定介电层78的材料。
由于先移除如图1所指出内层介电层74在逻辑区域54的表面90，因此在表面90的金属残留已被移除，可以有效防止元件之间不当的桥接。
也就是，在图3的存储器元件的结构中，内层介电层74在逻辑区域54的部分例如是通过图案化工艺被移除。这个结构是有利于防止元件之间不当的桥接。
再从制造的流程来描述，图4-5是根据本发明一实施例，存储器元件的制造过程中的剖面结构示意图。参阅图4，依照所需要的元件结构，在存储区域52及逻辑区域54上已完成阻障层72及内层介电层74在依序形成在基板70上。在存储区域52，通孔结构76形成于阻障层72及内层介电层74中，接触连接到在基板70中的接触结构62。在存储区域52也形成存储单元80。
存储单元80含有下电极层、存储材料层以及上电极层，其各层初始材料层也会同时沉积在逻辑区域54的内层介电层74上。通过要形成存储单元80的结构所需要的图案化工艺，不需要的部分移除，其中会涉及光刻与蚀刻的工艺。
此时，在逻辑区域54中关于下电极层、存储材料层以及上电极层的材料已被移除。在本发明的探究后观察到在内层介电层74的表面90可能仍会有金属残留，而金属残留可能会造成元件之间的桥接。
本发明提出将在逻辑区域54的内层介电层74移除，如此在表面90上的残留物也就被有效移除。其也就是对内层介电层74进行图案化，移除在逻辑区域54的内层介电层74。在制造上，在一实施例中，先形成光致抗蚀剂层120覆盖存储区域52，而暴露在逻辑区域54的内层介电层74的部分。蚀刻工艺122被进行以对在逻辑区域54的内层介电层74蚀刻。
参阅图5，在蚀刻工艺122后，在逻辑区域54的内层介电层74被移除而暴露出在逻辑区域54的阻障层72。如此残留在表面90的金属残留物被移除。其后可以依照一般的半导体制造工艺完成如图3在存储区域52及逻辑区域54的通孔结构76、76a以及内连线结构82、84等的后续结构。本发明不限于特定的后续结构。
从整体的制造流程来看，图6是根据本发明一实施例，制造存储器元件的方法的流程示意图。参阅图6以及图3～图5的结构，在步骤S100，其方法为提供基板70。基板70有存储区域52及逻辑区域54。在步骤S102，其方法为依序形成阻障层72及内层介电层74在所述基板70上，覆盖所述存储区域及所述逻辑区域。在步骤S104，其方法为在所述存储区域52形成第一通孔结构76。第一通孔结构76在所述阻障层72及所述内层介电层74中。在步骤S106，其方法为形成存储单元结构80在所述存储区域52的所述内层介电层74上，与所述第一通孔结构76接触。在步骤S108，其方法为对所述内层介电层74进行图案化工艺，以移除所述内层介电层74的一部分，以暴露出所述阻障层72在所述逻辑区域54的部分。在步骤S110，其方法为形成内连线结构84，在所述逻辑区域52的所述阻障层72上。
在本发明提供的存储器元件的结构及其制造方法中，进行在存储区域52的存储单元80可以依照预定的图案化工艺进行，而得到存储单元80的结构。其后，在逻辑区域54对内层介电层74进行图案化工艺，以移除可能有金属残留的表面90，如此可以确保在逻辑区域54后续所形成的导电元件之间减少桥接的可能性。依据本发明的技术，在实际的验证下可以显示有效延长元件使用寿命的效果。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (20)

1.一种存储器元件的结构，其特征在于，包括:
基板，有存储区域及逻辑区域；
阻障层，设置在所述基板上，覆盖所述存储区域及所述逻辑区域；
图案化的内层介电层，仅在所述存储区域设置在所述阻障层上；
第一通孔结构，在所述存储区域形成于所述阻障层与所述图案化的内层介电层中；
存储单元结构，在所述存储区域设置在所述图案化的内层介电层，与所述第一通孔结构接触；以及
内连线结构，在所述逻辑区域设置在所述阻障层上。
2.根据权利要求1所述的存储器元件的结构，其特征在于，所述图案化的内层介电层仅在所述存储区域设置在所述阻障层上，通过光刻与蚀刻工艺移除所述图案化的内层介电层的初始内层介电层的一部分，以暴露出在所述逻辑区域内的所述阻障层。
3.根据权利要求1所述的存储器元件的结构，其特征在于，所述基板包括:
硅基板；
介电层，设置在所述硅基板上；以及
接触结构，设置在所述介电层中，且接触到所述第一通孔结构的底部。
4.根据权利要求2所述的存储器元件的结构，其特征在于，所述阻障层是不含氧的介电材料层，且覆盖在所述接触结构上。
5.根据权利要求1所述的存储器元件的结构，其特征在于，所述存储单元结构是堆栈结构，包含存储材料层被夹置在下电极层与上电极层之间。
6.根据权利要求5所述的存储器元件的结构，其特征在于，所述存储单元结构包含电阻式存储器单元结构、相变化式存储器单元结构或是磁阻式存储器单元结构。
7.根据权利要求5所述的存储器元件的结构，其特征在于，还包括在所述堆栈结构的侧壁上的间隙壁。
8.根据权利要求5所述的存储器元件的结构，其特征在于，还包括:
介电层，覆盖在所述存储区域的所述存储单元结构；以及
存储单元连接层，设置在所述介电层中，与所述存储单元结构接触。
9.根据权利要求1所述的存储器元件的结构，其特征在于，还包括:
介电层，设置在所述阻障层上，其中所述内连线结构形成在所述介电层中，
其中所述内连线结构包括:
第二通孔结构，在所述阻障层与所述介电层中；以及
内连线层，在所述介电层中，接触到所述第二通孔结构的顶部。
10.根据权利要求9所述的存储器元件的结构，其特征在于，所述介电层包括超低介电常数的材料。
11.一种制造存储器元件的方法，其特征在于，包括:
提供基板，有存储区域及逻辑区域；
在所述基板上依序形成阻障层及内层介电层，覆盖所述存储区域及所述逻辑区域；
在所述存储区域的所述阻障层与所述内层介电层中形成第一通孔结构；
在所述存储区域的所述内层介电层上形成存储单元结构，且与所述第一通孔结构接触；
对所述内层介电层进行图案化工艺，以移除所述内层介电层的一部分，以暴露出所述阻障层在所述逻辑区域的部分；以及
在所述逻辑区域的所述阻障层上形成内连线结构。
12.根据权利要求11所述的制造存储器元件的方法，其特征在于，所提供的所述基板包括:
硅基板；
介电层，设置在所述硅基板上；以及
接触结构，设置在所述介电层中，且接触到所述第一通孔结构的底部。
13.根据权利要求11所述的制造存储器元件的方法，其特征在于，所述阻障层是由不含氧的介电材料层所形成，且覆盖在所述接触结构上。
14.根据权利要求11所述的制造存储器元件的方法，其特征在于，所述存储单元结构是堆栈结构，包含存储材料层被夹置在下电极层与上电极层之间。
15.根据权利要求14所述的制造存储器元件的方法，其特征在于，所述存储单元结构包含电阻式存储器单元结构、相变化式存储器单元结构或磁阻式存储器单元结构。
16.根据权利要求14所述的制造存储器元件的方法，其特征在于，还包括间隙壁，形成在所述堆栈结构的侧壁上。
17.根据权利要求14所述的制造存储器元件的方法，其特征在于，还包括:
形成介电层，覆盖在所述存储区域的所述存储单元结构；以及
在所述介电层中形成存储单元连接层，与所述存储单元结构接触。
18.根据权利要求17所述的制造存储器元件的方法，其特征在于，所述介电层包括超低介电常数的材料。
19.根据权利要求11所述的制造存储器元件的方法，其特征在于，还包括:
在所述阻障层上形成介电层，其中所述内连线结构形成在所述介电层中，
其中所述内连线结构包括:
第二通孔结构，在所述阻障层与所述介电层中；以及
内连线层，在所述介电层中，接触到所述第二通孔结构的顶部。
20.根据权利要求19所述的制造存储器元件的方法，其特征在于，所述介电层包括超低介电常数的材料。
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* Cited by examiner, † Cited by third party
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1937226A (zh) * 2005-09-20 2007-03-28 力晶半导体股份有限公司 非挥发性存储器的制造方法
US20190165258A1 (en) * 2017-11-30 2019-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
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* Cited by examiner, † Cited by third party
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US9893278B1 (en) * 2016-08-08 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded memory device between noncontigous interconnect metal layers

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1937226A (zh) * 2005-09-20 2007-03-28 力晶半导体股份有限公司 非挥发性存储器的制造方法
CN109994500A (zh) * 2017-11-24 2019-07-09 台湾积体电路制造股份有限公司 半导体结构及用于制造半导体结构的方法
US20190165258A1 (en) * 2017-11-30 2019-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof

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