KR102066247B1 - 메모리를 위한 동종의 하부 전극 비아(beva) 상부면을 형성하는 방법 - Google Patents

메모리를 위한 동종의 하부 전극 비아(beva) 상부면을 형성하는 방법 Download PDF

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Abstract

본원의 다양한 각종 실시형태는 동종의 하부 전극 비아(BEVA) 상부면 상에 메모리 셀을 포함하는 집적 회로에 관련된다. 일부 실시형태에서, 집적 회로는 도전성 배선, 비아 유전체 층, 비아 및 메모리 셀을 포함한다. 비아 유전체 층은 도전성 배선 위에 배치된다. 비아는 비아 유전체 층을 관통하여 도전성 배선까지 연장되고, 제1 측벽, 제2 측벽 및 상부면을 갖는다. 비아의 제1 및 제2 측벽은 각각 비아의 양측에 있고, 비아 유전체 층의 측벽과 직접 접촉한다. 비아의 상부면은 동종이고 실질적으로 평평하다. 또한, 비아의 상부면은 비아의 제1 측벽으로부터 비아의 제2 측벽까지 측방향으로 연장된다. 메모리 셀은 비아의 상부면 바로 위에 있다.

Description

메모리를 위한 동종의 하부 전극 비아(BEVA) 상부면을 형성하는 방법{METHOD FOR FORMING A HOMOGENEOUS BOTTOM ELECTRODE VIA(BEVA) TOP SURFACE FOR MEMORY}
<관련 출원에 대한 참조>
이 출원은 2017년 8월 2일자 출원된 미국 가출원 제62/540,284호의 이익을 주장하며, 그 내용은 인용에 의해 그 전체가 본원에 통합된다.
<배경>
최근의 많은 전자 디바이스는 비휘발성 메모리를 포함한다. 비휘발성 메모리는 전력 공급이 없어도 데이터를 저장할 수 있는 전자 메모리이다. 차세대 비휘발성 메모리로 유망한 몇몇 후보로는 저항 랜덤 액세스 메모리(RRAM)와 자기저항 랜덤 액세스 메모리(MRAM)가 있다. RRAM과 MRAM은 비교적 단순한 구조를 가지며, 상보형 금속 산화물 반도체(CMOS) 로직 제조 공정과 호환된다.
본 개시내용의 각종 양태는 첨부 도면과 함께 읽을 때 하기의 상세한 설명으로부터 최상으로 이해된다. 산업계의 표준 관행에 따라서, 각종 피처는 정확한 축척으로 작도되지 않았다는 점에 주목해야 한다. 사실, 각종 피처의 치수는 설명을 명확히 하기 위해 임의로 확대 또는 축소될 수 있다.
도 1은 동종의 하부 전극 비아(BEVA) 상부면 상에 메모리 셀을 포함하는 집적 회로(IC)의 일부 실시형태의 단면도이다.
도 2a 및 도 2b는 도 1의 IC의 더 구체적인 각종 실시형태의 단면도이다.
도 3은 도 2a 또는 도 2b의 IC의 일부 실시형태의 확대 단면도이다.
도 4~도 14, 도 15a, 도 15b, 도 16 및 도 17은 동종의 BEVA 상부면 상에 메모리 셀을 포함하는 IC를 형성하는 방법의 일부 실시형태와 관련된 일련의 단면도이다.
도 18은 도 4~도 14, 도 15a, 도 15b, 도 16 및 도 17의 방법의 일부 실시형태의 흐름도이다.
본 개시내용은 개시내용의 상이한 특징들을 구현하기 위한 많은 다른 실시형태 또는 실시예를 제공한다. 컴포넌트 및 배열의 구체적인 예가 본 설명을 단순화하기 위해 이하에서 설명된다. 물론 이 예들은 단순히 예이고 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 제1 피처와 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가의 피처가 형성되는 실시형태도 또한 포함할 수 있다. 또한, 본 설명에서는 각종 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이고, 여기에서 설명하는 각종 실시형태 및/또는 구성들 간의 관계를 본질적으로 구술하는 것이 아니다.
또한, 공간적으로 관계있는 용어, 예를 들면, "아래", "하", "하부", "위", "상부" 등은 도면에 예시된 다른 요소 또는 피처들에 대한 하나의 요소 또는 피처의 관계를 묘사하기 위한 설명의 용이성을 위해 여기에서 사용된다. 공간적으로 관계있는 용어들은 도면에 도시된 방위 외에 사용 또는 동작 중인 디바이스의 다른 방위를 포함하는 것으로 의도된다. 장치는 다른 방식으로 방위(90도 또는 다른 방위로 회전)될 수 있고 여기에서 사용하는 공간적으로 관계있는 서술자(descriptor)는 그에 따라서 동일한 방식으로 해석될 수 있다.
집적 회로(IC) 형성 방법에 따르면, 하부 전극 비아(bottom electrode via, BEVA) 유전체 층은 BEOL(back-end-of-line) 상호접속 구조의 금속 배선을 덮도록 형성된다. 금속 배선을 노출시키는 BEVA 개구를 형성하기 위해 BEVA 유전체 층에 에칭이 수행된다. BEVA 유전체 층을 덮고 BEVA 개구를 등각으로 라이닝하는 금속 블록킹층이 형성된다. 상기 금속 블록킹층을 덮고 상기 금속 블록킹층 위에서 BEVA 개구의 나머지를 충전하는 금속층이 형성된다. BEVA 유전체 층에 도달할 때까지 상기 금속층 및 금속 블록킹층에 평탄화가 수행되어 상기 BEVA 개구에 BEVA를 형성한다. BEVA는 금속층으로 형성된 BEVA 본체(body)를 포함하고, 상기 금속 블록킹층으로 형성되고 상기 BEVA 본체를 라이닝하는 BEVA 라이너를 또한 포함한다. 그 다음에, BEVA의 상부면 바로 위에 메모리 셀이 형성된다.
이 방법에서의 난제는 상기 금속층과 금속 블록킹층이 상이한 경도(hardness) 값을 가져서 상기 평탄화 공정에서 금속층과 금속 블록킹층이 상이한 비율로 제거된다는 점이다. 따라서 BEVA의 상부면이 평탄하지 않다. 예를 들면, BEVA 본체의 상부면은 BEVA 라이너의 상부면으로부터 수직으로 오프셋될 수 있다. BEVA의 상부면이 평탄하지 않기 때문에, 메모리 셀 양단의 전계가 균일하지 않다. 불균일한 전계는 IC의 대량 생산 중에 나쁜 수율 및/또는 불균일한 성능을 유도할 수 있다. IC에서 피처(feature) 크기가 계속해서 작아짐에 따라, BEVA와 메모리 셀도 작아지고, 전계 균일성은 메모리 셀에서 점점 더 중요해지고 있다.
전술한 내용에 비추어, 본원의 각종 실시형태는 동종의 BEVA 상부면 상에 메모리 셀을 포함하는 IC 및 IC 형성 방법에 관련된다. 일부 실시형태에서, IC는 도전성 배선, 비아 유전체 층 및 메모리 셀을 포함한다. 비아 유전체 층은 도전성 배선 위에 배치된다. 비아는 비아 유전체 층을 관통하여 도전성 배선까지 연장되고, 제1 측벽, 제2 측벽 및 상부면을 갖는다. 비아의 제1 측벽과 제2 측벽은 각각 비아의 양측에 있고, 비아 유전체 층의 측벽과 직접 접촉한다. 비아의 상부면은 동종이고 실질적으로 평평하다. 또한, 비아의 상부면은 비아의 제1 측벽으로부터 비아의 제2 측벽까지 측방향으로 연장된다. 메모리 셀은 비아의 상부면 바로 위에 있다. 비아의 상부면이 실질적으로 평평하기 때문에, 메모리 셀 양단의 전계가 균일하거나 실질적으로 균일하다.
일부 실시형태에서, 방법은 도전성 배선을 덮는 비아 유전체 층을 형성하는 단계를 포함한다. 비아 유전체 층에서 에칭이 수행되어 도전성 배선 위에서 도전성 배선을 노출시키는 개구를 형성한다. 상기 비아 유전체 층을 덮고 상기 개구를 완전하게 충전하는 도전성 층이 형성된다. 도전성 층은 동종이고 상기 개구 내에서 상기 비아 유전체 층의 측벽과 직접 접촉한다. 상기 비아 유전체 층에 도달할 때까지 상기 도전성 층의 상부에 평탄화를 수행하여 상기 도전성 층으로부터 상기 개구에 비아를 형성한다. 메모리 셀은 상기 비아 바로 위에 형성된다. 도전성 층이 동종이기 때문에, 도전성 층은 실질적으로 균일한 경도를 갖고 평탄화 공정은 상기 도전성 층을 실질적으로 균일한 비율로 제거한다. 이에, 비아의 상부면이 실질적으로 평평하도록 비아를 형성한다. 비아의 상부면이 실질적으로 평평하기 때문에, 메모리 셀 양단의 전계가 균일하거나 실질적으로 균일하다.
도 1을 참조하면, 메모리 셀(102)을 포함한 IC의 일부 실시형태의 단면도(100)가 도시되어 있다. 예시된 것처럼, 메모리 셀(102)은 하측 유전체 층(104) 및 BEVA(106) 상에 있다. 메모리 셀(102)은 메모리 셀(102)의 양단에 인가된 전압에 따라 제1 데이터 상태와 제2 데이터 상태 사이에서 가역적으로 변화한다. 일부 실시형태에서, 메모리 셀(102)은 저항 랜덤 액세스 메모리(RRAM) 셀, 자기저항 랜덤 액세스 메모리(MRAM) 셀, 또는 어떤 다른 유형의 메모리 셀이다. 또한, 일부 실시형태에서, 메모리 셀(102)은 하부 전극(108), 데이터 저장 요소(110) 및 상부 전극(112)을 포함한다.
하부 전극(108)은 하측 유전체 층(104) 및 BEVA(106) 위에 배치된다. 일부 실시형태에서, 하부 전극(108)은 BEVA(106)의 상부면(106t)과 직접 접촉한다. 일부 실시형태에서, 하부 전극(108)은 BEVA(106)와 동일 재료이고, 및/또는 BEVA(106)와 일체형이다. 예를 들면, 하부 전극(108)과 BEVA(106)는 동일한 적층으로 형성될 수 있다. 하부 전극(108)은 예를 들면 탄탈 질화물, 티탄 질화물, 백금, 이리듐, 루테늄, 텅스텐, 은, 구리, 어떤 다른 도전성 재료, 또는 이들의 임의 조합이거나 상기 재료들을 포함할 수 있다.
데이터 저장 요소(110)는 하부 전극(108) 위에 배치되고, 상부 전극은 데이터 저장 요소(110) 위에 배치된다. 데이터 저장 요소(110)는 메모리 셀(102)의 양단에 인가된 전압에 따라 제1 데이터 상태와 제2 데이터 상태 사이에서 가역적으로 변화한다. 메모리 셀(102)이 RRAM 셀인 일부 실시형태에서, 데이터 저장 요소(110)는 하프늄 산화물, 어떤 다른 하이 k 유전체, 또는 어떤 다른 유전체이거나 이들을 포함한다. 여기에서 말하는 하이 k 유전체는 유전 상수(k)가 약 3.9, 5, 10, 15 또는 20보다 큰 유전체이다. 메모리 셀(102)이 MRAM 셀인 일부 실시형태에서, 데이터 저장 요소(110)는 자기 터널 접합(MTJ)이거나 MJT를 포함한다. 상부 전극(112)은 예를 들면 티탄 질화물, 탄탈 질화물, 백금, 이리듐, 텅스텐, 어떤 다른 도전성 재료, 또는 이들의 임의 조합이거나 상기 재료들을 포함할 수 있다.
BEVA(106)는 메모리 셀(102)의 바닥으로부터 하측 유전체 층(104)을 관통하여 메모리 셀(102) 아래의 하측 배선(114)까지 연장된다. 하측 배선(114)은 하측 유전체 층(104) 내에 있고, 예를 들면 알루미늄 구리, 구리, 알루미늄, 어떤 다른 도전성 재료, 또는 이들의 임의 조합이거나 상기 재료들을 포함할 수 있다. 하측 유전체 층(104)은 예를 들면 실리콘 이산화물, 실리콘 산질화물, 로우 k 유전체, 실리콘 탄화물, 실리콘 질화물, 어떤 다른 유전체, 또는 이들의 임의 조합이거나 상기 재료들을 포함할 수 있다. 여기에서 말하는 로우 k 유전체는 유전 상수(k)가 약 3.9, 3, 2 또는 1보다 낮은 유전체이다. BEVA(106)는 예를 들면 티탄, 티탄 질화물, 탄탈, 탄탈 질화물, 텅스텐 또는 어떤 다른 도전성 재료이거나 상기 재료들을 포함할 수 있다. 일부 실시형태에서, BEVA(106)는 완전히 동종(homogeneous)이다(예를 들면, 단일 재료이다).
BEVA(106)의 상부면(106t)은 동종(예를 들면, 단일 재료)이고 평평하거나 실질적으로 평평하며, 그래서 BEVA(106)를 이용하는 메모리 셀(102) 양단에 생성된 전계가 균일하거나 실질적으로 균일하다. 또한, BEVA(106)의 상부면(106t)은 BEVA(106)의 제1 측벽(106s1)으로부터 BEVA(106)의 제2 측벽(106s2)까지 계속하여 연장되고, 상기 제1 및 제2 측벽(106s1, 106s2)은 BEVA(106)의 양측에 있으며, 하측 유전체 층(104)의 측벽과 접촉한다.
상측 유전체 층(116)은 하측 유전체 층(104)을 덮고 상측 배선(118) 및 TEVA(120)를 수용한다. 상측 유전체 층(116)은 예를 들면 실리콘 이산화물, 로우 k 유전체, 실리콘 탄화물, 실리콘 질화물, 어떤 다른 유전체, 또는 이들의 임의 조합이거나 상기 재료들을 포함할 수 있다. 상측 배선(118)은 예를 들면 알루미늄 구리, 구리, 알루미늄 또는 어떤 다른 도전성 재료이거나 상기 재료들을 포함할 수 있다.
TEVA(120)는 상측 배선(118)과 메모리 셀(102) 사이에 직접 배치되고, 상측 배선(118)으로부터 상측 유전체 층(116)을 관통하여 메모리 셀(102)까지 연장된다. 일부 실시형태에서, TEVA(120)는 동종(예를 들면, 단일 재료)이다. 다른 실시형태에서, TEVA(120)는 이종(heterogeneous)이고 TEVA 본체(120b)와 TEVA 라이너(120l)를 포함한다. TEVA 본체(120b)는 예를 들면 구리, 알루미늄 구리, 알루미늄, 텅스텐 또는 어떤 다른 도전성 재료이거나 상기 재료들을 포함할 수 있다. TEVA 라이너(120l)는 TEVA 본체(120b)의 재료가 TEVA(120) 밖으로 이동(예를 들면, 확산)하는 것을 차단하고, 예를 들면 티탄 질화물, 티탄, 탄탈, 탄탈 질화물, 또는 TEVA 본체(120b)용의 어떤 다른 도전성 장벽 재료일 수 있다. TEVA(120)가 이종인 일부 실시형태에서, TEVA(120)의 상부면(120t)은 이종이고 거칠거나 비평탄하다.
도 2a를 참조하면, 도 1의 IC의 일부 더 구체적인 실시형태의 단면도(200A)가 도시되어 있다. 예시된 것처럼, 하측 배선(114)은 하측 층간 유전체(ILD) 층(202) 내에 있다. 하측 ILD 층(202)은 예를 들면 실리콘 이산화물, 실리콘 산질화물, 로우 k 유전체, 실리콘 질화물, 어떤 다른 유전체 또는 이들의 임의 조합이거나 이들을 포함할 수 있다. 일부 실시형태에서, 하측 배선(114)은 하측 배선 본체(114b)와 하측 배선 라이너(114l)를 포함한다. 하측 배선 본체(114b)는 예를 들면 알루미늄 구리, 구리, 알루미늄, 어떤 다른 금속 또는 어떤 다른 도전성 재료이거나 이들을 포함할 수 있다. 하측 배선 라이너(114l)는 하측 배선 본체(114b)의 바닥면 및 하측 배선 본체(114b)의 측벽을 라이닝하도록 하측 배선 본체(114b)의 하측을 컵모양으로 받는다(cup). 하측 배선 라이너(114l)는 하측 배선 본체(114b)로부터의 재료가 하측 배선 본체(114b) 밖으로 이동(예를 들면, 확산)하는 것을 차단하고, 예를 들면 탄탈, 티탄, 티탄 질화물, 탄탈 질화물 또는 하측 배선 본체(114b)용의 어떤 다른 도전성 장벽 재료이거나 상기 재료를 포함할 수 있다.
BEVA 유전체 층(204)은 하측 배선(114)과 하측 ILD 층(202) 위에 배치되고 BEVA(106)를 수용한다. 일부 실시형태에서, BEVA 유전체 층(204)은 하측 BEVA 유전체 층(204l)과 이 하측 BEVA 유전체 층(204l) 위의 상측 BEVA 유전체 층(204u)을 포함한다. 또한, 일부 실시형태에서, 상측 및 하측 BEVA 유전체 층(204u, 204l)은 상이한 재료이다. 상기 상측 및 하측 BEVA 유전체 층(204u, 204l)은 각각 예를 들면 실리콘 탄화물, 실리콘 질화물, 어떤 다른 유전체 또는 이들의 임의 조합이거나 상기 재료들을 포함할 수 있다. 일부 실시형태에서, 상측 BEVA 유전체 층(204u)은 실리콘 질화물, 어떤 다른 질화물 또는 어떤 다른 유전체이고, 및/또는 하측 BEVA 유전체 층(204l)은 실리콘 탄화물 또는 어떤 다른 유전체이다.
BEVA(106)는 BEVA 유전체 층(204)을 통하여 하측 배선(114)으로부터 메모리 셀(102)까지 연장된다. 일부 실시형태에서, BEVA(106)의 폭(W)은 하측 배선(114)으로부터 상측과 하측 BEVA 유전체 층(204u, 204l) 사이의 계면까지 균일하거나 실질적으로 균일하다. 또한, 일부 실시형태에서, BEVA(106)의 폭(W)은 상기 계면으로부터 BEVA(106)의 상부면(106t)까지 연속으로 증가한다. BEVA(106)의 상부면(106t)은 메모리 셀(102)을 지지한다. 또한, BEVA(106)의 상부면(106t)은 동종이고, 평평하거나 실질적으로 평평하다. 전술한 바와 같이, 이것은 메모리 셀(102) 양단의 전계를 균일하게 또는 실질적으로 균일하게 한다.
메모리 셀(102)은 메모리 셀(102) 양단에 인가된 전압에 따라 제1 데이터 상태와 제2 데이터 상태 사이에서 가역적으로 변화한다. 일부 실시형태에서, 메모리 셀(102)은 RRAM 셀, MRAM 셀 또는 어떤 다른 유형의 메모리 셀이다. 메모리 셀(102)이 RRAM 셀인 일부 실시형태에서, 메모리 셀(102)의 데이터 저장 요소(110)는 통상적으로 절연성이다. 그러나 데이터 저장 요소(110)는 메모리 셀(102)의 양단에 적당한 전압을 인가함으로써 형성되는 도전성 필라멘트(110f)를 통하여 도전성으로 될 수 있다. 예시의 편의상, 도전성 필라멘트(110f) 중의 하나에만 110f를 부여하였다. 도전성 필라멘트(110f)가 형성되면, 도전성 필라멘트(110f)는 메모리 셀(102)의 양단에 적당한 전압을 인가함으로써 리세트(예를 들면, 파괴되어 고저항을 발생) 또는 세트(예를 들면, 재형성되어 저저항을 발생)될 수 있다. 저저항과 고저항은 디지털 신호(즉, "1" 또는 "0")를 표시하는데 사용될 수 있고, 이로써 데이터 저장을 가능하게 한다.
하드 마스크(206)는 메모리 셀(102) 위에 배치되고, 스페이서(208)는 메모리 셀(102)의 데이터 저장 요소(110) 위에 배치된다. 스페이서(208)는 메모리 셀(102)의 상부 전극(112)의 양 측벽을 각각 경계짓는 한 쌍의 세그멘트를 포함한다. 일부 실시형태에서, 상기 세그멘트는 상부 전극(112)의 양 측벽과 각각 정렬된 하드 마스크(206)의 양 측벽을 각각 경계짓는다. 일부 실시형태에서, 스페이서(208)는 폐쇄 경로로 상부 전극(112)의 측벽을 따라 측방향으로 연장되어 상부 전극(112)을 완전하게 둘러싼다. 이것은 도 2a의 단면도(200A)에서 보이지 않는다는 점에 주목한다. 일부 실시형태에서, 스페이서(208)는 데이터 저장 요소(110)의 상부면 내로 움푹 들어가 있다(예를 들면, 과잉 에칭에 기인해서). 하드 마스크(206)와 스페이서(208)는 각각 예를 들면 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 어떤 다른 유전체 또는 이들의 임의 조합이거나 상기 재료들을 포함할 수 있다.
캡핑 층(210)이 메모리 셀(102)의 측벽 및 스페이서(208)의 측벽을 라이닝하고, 또한 하드 마스크(206)와 BEVA 유전체 층(204) 위에 배치된다. 또한, 디바이스 ILD 층(212)이 캡핑 층(210)과 BEVA 유전체 층(204) 위에 배치된다. 캡핑 층(210)은 예를 들면 실리콘 산화물, 어떤 다른 산화물 또는 어떤 다른 유전체이거나 이들을 포함할 수 있다. 디바이스 ILD 층(212)은 예를 들면 실리콘 이산화물, 로우 k 유전체, 실리콘 질화물, 어떤 다른 유전체 또는 이들의 조합이거나 상기 재료들을 포함할 수 있다.
상측 배선(118)은 상측 ILD 층(214) 내에서 메모리 셀(102)과 디바이스 ILD 층(212) 위에 배치된다. 상측 ILD 층(214)은 예를 들면 실리콘 이산화물, 로우 k 유전체, 실리콘 질화물, 어떤 다른 유전체 또는 이들의 조합이거나 상기 재료들을 포함할 수 있다. 일부 실시형태에서, 상측 배선(118)은 상측 배선 본체(118b)와 상측 배선 라이너(118l)를 포함한다. 상측 배선 본체(118b)는 예를 들면 알루미늄 구리, 구리, 알루미늄, 어떤 다른 금속 또는 어떤 다른 도전성 재료이거나 상기 재료들을 포함할 수 있다. 상측 배선 라이너(118l)는 상측 배선 본체(118b)의 바닥면 및 상측 배선 본체(118b)의 측벽을 라이닝하도록 상측 배선 본체(118b)의 하측을 컵모양으로 받는다. 또한, 상측 배선 라이너(118l)는 상측 배선 본체(118b)로부터의 재료가 상측 배선 본체(118b) 밖으로 이동(예를 들면, 확산)하는 것을 차단하고, 예를 들면 탄탈, 티탄, 티탄 질화물, 탄탈 질화물 또는 상측 배선 본체(118b)용의 어떤 다른 장벽 재료이거나 상기 재료들을 포함할 수 있다.
TEVA(120)는 디바이스 ILD 층(212) 내에 있고, 상측 배선(118)으로부터 디바이스 ILD 층(212)을 관통하여 메모리 셀(102)까지 연장된다. 일부 실시형태에서, TEVA(120)는 캡핑 층(210)과 하드 마스크(206)를 관통하여 연장되고, 및/또는 메모리 셀(102)의 상부 전극(112)의 상부 내로 움푹 들어간다. TEVA(120)는 TEVA 본체(120b)와 TEVA 라이너(120l)를 포함한다. TEVA 라이너(120l)는 TEVA 본체(120b)의 하측을 컵모양으로 받으며 TEVA 본체(120b)로부터의 재료가 TEVA(120) 밖으로 이동하는 것을 차단한다.
도 2b를 참조하면, 도 1의 IC의 일부 더 구체적인 실시형태의 다른 단면도(200B)가 도시되어 있다. 도 2b는 TEVA 라이너(120l)가 게터(getter) 라이너(120l1)와 저항 라이너(120l2)를 포함하는 도 2a의 변형예이다. 게터 라이너(120l1)는 메모리 셀(102)의 상부 전극(112)을 손상(예를 들면, 산화)시키고 부정적으로 영향을 주는(예를 들면, 접촉 저항을 증가시킴) 불순 물질(errant matter)을 흡수하는 게터 재료를 포함한다. 불순 물질은 예를 들면 수소 가스, 산소 가스, 수증기, 질소 가스, 어떤 다른 불순 물질 또는 이들의 임의 조합이거나 상기 물질들을 포함할 수 있고, 및/또는 게터 재료는 예를 들면 티탄, 지르콘, 하프늄, 란탄, 팔라듐, 팔라듐 은, 팔라듐 루테늄, 또는 이들의 임의 조합이거나 상기 재료들을 포함할 수 있다.
일부 실시형태에서, 게터 재료는 상부 전극(112)의 전극 재료보다 불순 물질에 대하여 더 높은 친화력을 갖는다. 예를 들면, 게터 재료는 상부 전극(112)의 전극 재료보다 더 높은 산소 반응성(예를 들면, 산소와 반응하는데 더 적은 에너지를 필요로 함)을 가질 수 있다. 전극 재료는 예를 들면 탄탈 또는 어떤 다른 도전성 재료이거나 상기 재료들을 포함할 수 있고, 및/또는 게터 재료는 예를 들면 하프늄, 티탄, 지르콘, 란탄, 또는 어떤 다른 도전성 재료이거나 상기 재료들을 포함할 수 있다. 또한, 일부 실시형태에서, 게터 라이너(120l1)는 게터 재료에 의해 흡수된 불순 물질을 포함하고, 및/또는 게터 라이너(120l1)의 총 질량의 적어도 약 50%, 약 60%, 약 70%, 약 80% 또는 약 90%가 게터 재료이다.
저항 라이너(120l2)는 게터 라이너(120l1)와 TEVA 본체(120b) 사이에서 게터 라이너(120l1) 위에 배치된다. 저항 라이너(120l2)는 불순 물질에 의한 부식 또는 손상에 대하여 내성이 있고, 불순 물질로부터 상부 전극(112)을 보호한다. 저항 라이너(120l2)는 예를 들면 티탄 질화물, 탄탈 질화물, 니켈, 텅스텐, 구리, 금, 루테늄, 백금, 어떤 다른 도전성 재료 또는 이들의 임의 조합이거나 상기 재료들을 포함할 수 있다. 일부 실시형태에서, 저항 라이너(120l2)는 게터 재료 및 전극 재료보다 상기 불순 물질에 대하여 더 낮은 친화력을 가진 저항 재료이거나 그러한 저항 재료를 포함할 수 있다. 예를 들면, 저항 재료는 게터 재료 및/또는 전극 재료보다 더 낮은 산소 반응성(예를 들면, 산소와 반응하는데 더 많은 에너지를 필요로 함)을 가질 수 있다. 저항 재료는 예를 들면 티탄 질화물 또는 어떤 다른 도전성 재료이거나 상기 재료들을 포함할 수 있고, 게터 재료는 예를 들면 티탄 또는 어떤 다른 도전성 재료이거나 상기 재료들을 포함할 수 있으며, 전극 재료는 예를 들면 탄탈 또는 어떤 다른 도전성 재료이거나 상기 재료들을 포함할 수 있다.
게터 라이너(120l1)와 저항 라이너(120l2)는 IC의 제조 중에 및 IC의 사용 중에 불순 물질로부터 상부 전극(112)을 보호한다. 저항 라이너(120l2)는 불순 물질이 상부 전극(112)에 도달하는 것을 차단한다. 게터 라이너(120l1)는 상부 전극(112)에서 잔여 불순 물질 및/또는 게터 라이너(120l1)를 지나가는 경로에 있는 불순 물질을 흡수한다. 상부 전극(112)을 불순 물질로부터 보호함으로써, 상부 전극(112)은 불순 물질로부터의 부식 및 손상이 없다. 그 결과, 상부 전극(112)은 접촉 저항이 낮고 메모리 셀(102)은 신뢰성 있게 동작한다.
도 3을 참조하면, 도 2a 또는 도 2b의 IC의 일부 실시형태의 확대 단면도(300)가 도시되어 있다. 도 2a 및 도 2b의 단면도(200A)는 예를 들면 박스(BX) 내에서 취해질 수 있다. 예시된 것처럼, IC는 메모리 영역(302)과 논리 영역(304)을 포함한다. 메모리 영역(302)은 메모리 셀(102)을 수용한다. 메모리 셀(102)은 BEVA(106) 위에 그리고 TEVA(120) 아래에 있다. 또한, BEVA(106)는 동종(예를 들면, 단일 재료)이고 평평하거나 실질적으로 평평한 상부면을 가지며, 그래서 메모리 셀(102) 양단의 전계를 균일하게 한다.
일부 실시형태에서, 메모리 셀(102)은 메모리 영역(302)에서 메모리 셀 어레이(참조 번호로 표시되어 있지 않음)를 규정하는 많은 메모리 셀 중의 하나이다. 일부 실시형태에서, 메모리 셀 어레이의 각각의 메모리 셀은 도 1, 도 2a, 도 2b 또는 이들의 임의 조합과 관련하여 도시되고 설명된다. 일부 실시형태에서, 메모리 셀 어레이의 각각의 메모리 셀은 BEVA 위에 그리고 TEVA 아래에 있다. 메모리 셀 어레이의 각각의 TEVA는, 예를 들면 TEVA(120)가 도 1, 도 2a, 도 2b 또는 이들의 임의 조합과 관련하여 도시되고 설명된 것과 같을 수 있다. 메모리 셀 어레이의 각각의 BEVA는 대응하는 메모리 셀의 양단에 균일하거나 실질적으로 균일한 전계를 생성하도록 예를 들면 BEVA(106)가 도 1, 도 2a, 도 2b 또는 이들의 임의 조합과 관련하여 도시되고 설명된 것과 같을 수 있다. 일부 실시형태에서, 메모리 셀 어레이의 각각의 메모리 셀은 액세스 디바이스(access device)(306) 위에 있고 액세스 디바이스(306)에 전기적으로 결합된다. 액세스 디바이스(306)는 메모리 셀 어레이 내의 대응하는 메모리 셀의 접근 또는 선택을 용이하게 하고, 예를 들면 절연형 전계 효과 트랜지스터(IGFET), 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 또는 어떤 다른 유형의 반도체 디바이스일 수 있다.
논리 영역(304)은 논리 디바이스(308)를 수용한다. 논리 디바이스(308)는 예를 들면 IGFET, MOSFET, 또는 어떤 다른 유형의 반도체 디바이스이거나 이들을 포함할 수 있다. 일부 실시형태에서, 논리 디바이스(308)는 논리 코어(참조 번호로 표시되지 않음)를 규정하는 많은 논리 디바이스 중의 하나일 수 있다. 그러한 일부 실시형태에서, 논리 코어의 동작은 메모리 셀 어레이에 의해 지원 또는 보조되고, 및/또는 메모리 셀 어레이는 매립형 메모리이다. 또한, 일부 실시형태에서, 논리 디바이스(308)는 메모리 셀(102) 및/또는 메모리 셀 어레이의 동작을 지원한다. 예를 들면, 논리 디바이스(308)는 메모리 셀(102) 및/또는 메모리 셀 어레이에 대한 데이터의 기록 및/또는 판독을 용이하게 할 수 있다.
메모리 셀(102) 및 논리 디바이스(308) 외에, IC는 반도체 기판(310)과 BEOL 상호접속 구조(312)를 더 포함한다. 반도체 기판(310)은 논리 디바이스(308) 및 일부 실시형태에서 액세스 디바이스(306)를 지지하고 부분적으로 규정한다. 일부 실시형태에서, 반도체 기판(310)은 논리 디바이스(308)를 포함한 논리 코어를 지지하고 부분적으로 규정한다. 반도체 기판(310)은 예를 들면 벌크 실리콘 기판, SOI(silicon-on-insulator) 기판 또는 어떤 다른 유형의 반도체 기판일 수 있다. BEOL 상호접속 구조(312)는 반도체 기판(310) 위에 배치되고 메모리 셀(102)을 수용한다. 일부 실시형태에서, BEOL 상호접속 구조(312)는 또한 메모리 셀(102)을 포함한 메모리 셀 어레이 위에 배치되며 상기 메모리 셀 어레이를 수용한다. BEOL 상호접속 구조(312)는 유전체 스택 및 복수의 도전성 피처를 포함한다.
유전체 스택은 반도체 기판(310) 및 논리 디바이스(308)를 덮는 하측 ILD 층(202)을 포함한다. 일부 실시형태에서, 하측 ILD 층(202)은 액세스 디바이스(306)를 또한 덮는다. 유전체 스택은 하측 ILD 층(202)을 덮는 BEVA 유전체 층(204), BEVA 유전체 층(204)을 덮는 디바이스 ILD 층(212), 및 디바이스 ILD 층(212)을 덮는 상측 ILD 층(214)을 또한 포함한다.
도전성 피처는 유전체 스택 내에 적층되어 메모리 셀(102b), 논리 디바이스(308) 및 IC의 다른 디바이스(예를 들면, 액세스 디바이스(306))를 상호접속하는 도전성 경로를 규정한다. 도전성 피처는 하측 배선(114), 상측 배선(118), BEVA(106) 및 TEVA(120)를 포함한다. 또한, 도전성 피처는 복수의 추가적인 비아(314) 및 복수의 추가적인 배선(316)을 포함한다. 추가적인 비아(314) 및 추가적인 배선(316)은 예를 들면 텅스텐, 구리, 알루미늄 구리, 알루미늄, 어떤 다른 도전성 재료 또는 이들의 임의 조합이거나 상기 재료들을 포함할 수 있다.
도 4~도 14, 도 15a, 도 15b, 도 16 및 도 17을 참조하면, 동종의 BEVA 상부면에 메모리 셀을 포함하는 IC를 형성하는 방법의 일부 실시형태에 대한 일련의 단면도(400~1400, 1500A, 1500B, 1600, 1700)가 도시되어 있다. IC는 예를 들면 도 2a 또는 도 2b의 IC일 수 있고, 도 15a와 도 15b는 각각 도 2a 및 도 2b에 대한 방법의 단계를 나타낸다.
도 4의 단면도(400)로 나타낸 것처럼 기판(402)이 제공 또는 형성된다. 기판(402)은 하측 ILD 층(202)과 하측 배선(114)을 포함한다. 또한, 일부 실시형태에서, 기판(402)은 도 3의 반도체 기판(310), BEVA 유전체 층(204)의 아래에 있는 도 3의 상호접속 구조의 일부, 도 3의 액세스 디바이스(306), 도 3의 논리 디바이스(308) 또는 전술한 것의 임의 조합을 포함한다. 하측 ILD 층(202)은 예를 들면 실리콘 질화물, 실리콘 산화물, 로우 k 유전체 층, 어떤 다른 유전체 또는 이들의 임의 조합이거나 상기 재료들을 포함할 수 있다. 하측 배선(114)은 하측 배선(114)의 상부면이 하측 ILD 층(202)의 상부면과 같은 높이이거나 실질적으로 같은 높이가 되도록 하측 ILD 층(202)의 상부에 리세싱된다. 하측 배선(114)은 예를 들면 티탄 질화물, 탄탈, 탄탈 질화물, 티탄, 알루미늄, 알루미늄 구리, 구리, 어떤 다른 도전성 재료 또는 이들의 임의 조합이거나 상기 재료들을 포함할 수 있다. 일부 실시형태에서, 하측 배선(114)은 이종(예를 들면, 복수의 재료)이고 하측 배선 본체(114b)와 하측 배선 라이너(114l)를 포함한다. 하측 배선 본체(114b)는 예를 들면 구리, 알루미늄 구리, 알루미늄 또는 어떤 다른 도전성 재료이거나 상기 재료들을 포함할 수 있다. 하측 배선 라이너(114l)는 하측 배선 본체(114b)의 하측을 컵모양으로 받으며 하측 배선 본체(114b)의 재료가 주변 구조체로 이동하는 것을 차단한다. 하측 배선 라이너(114l)는 예를 들면 티탄, 탄탈, 티탄 질화물, 탄탈 질화물 또는 하측 배선 본체(114b)용의 어떤 다른 장벽 재료이거나 상기 재료들을 포함할 수 있다.
역시, 도 4의 단면도(400)로 나타낸 것처럼, 기판(402)을 덮는 BEVA 유전체 층(204)이 형성된다. BEVA 유전체 층(204)은 예를 들면 실리콘 탄화물, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 어떤 다른 유전체 또는 이들의 임의 조합이거나 상기 재료들을 포함할 수 있다. 일부 실시형태에서, BEVA 유전체 층(204)은 하측 BEVA 유전체 층(204l)과 상기 하측 BEVA 유전체 층(204l)을 덮는 상측 BEVA 유전체 층(204u)을 포함한다. 하측 BEVA 유전체 층(204l)은 예를 들면 실리콘 탄화물 또는 어떤 다른 유전체이거나 상기 재료를 포함할 수 있고, 및/또는 상측 BEVA 유전체 층(204u)은 예를 들면 실리콘 질화물 또는 어떤 다른 유전체이거나 상기 재료를 포함할 수 있다. 일부 실시형태에서, BEVA 유전체 층(204)을 형성하는 공정은 화학 기상 증착(CVD), 물리 기상 증착(PVD), 어떤 다른 적층 공정, 또는 이들의 임의 조합을 포함한다.
도 5의 단면도(500)로 나타낸 바와 같이, 하측 배선(114) 위에서 하측 배선(114)을 노출시키는 BEVA 개구(502)를 형성하기 위해 BEVA 유전체 층(204)에 제1 에칭이 수행된다. 일부 실시형태에서, 제1 에칭이 완성되면, 상측 BEVA 유전체 층(204u)은 BEVA 개구(502) 내에서 BEVA 개구(502)의 양 측면에 각각 한 쌍의 경사진 측벽(204s)을 갖고, 하측 BEVA 유전체 층(204l)은 BEVA 개구(502) 내에서 양 측면에 각각 한 쌍의 수직 또는 실질적으로 수직인 측벽(204v)을 갖는다.
일부 실시형태에서, 제1 에칭을 수행하는 공정은 BEVA 유전체 층(204) 위에 포토레지스트 마스크(504)를 형성하는 단계를 포함한다. 포토레지스트 마스크(504)는 예를 들면 BEVA 유전체 층(204) 위에 포토레지스트 층을 적층하고 포토레지스트 층을 BEVA 개구(502)의 레이아웃으로 패터닝함으로써 형성될 수 있다. 적층은 예를 들면 스핀 코팅 또는 어떤 다른 적층 공정에 의해 수행될 수 있고, 및/또는 패터닝은 예를 들면 포토리소그래피 또는 어떤 다른 패터닝 공정에 의해 수행될 수 있다. BEVA 개구(502)를 부분적으로 형성하기 위해 제1 에칭제가 하측 BEVA 유전체 층(204l)에 도달할 때까지 하나 이상의 제1 에칭제가 상측 BEVA 유전체 층(204u)에 도포된다. BEVA 개구(502)의 형성을 마무리하기 위해 제2 에칭제가 하측 배선(114)에 도달할 때까지, 부분적으로 형성된 상기 BEVA 개구(502)를 통해 하나 이상의 제2 에칭제가 하측 BEVA 유전체 층(204l)에 도포된다.
도 6의 단면도(600)로 나타낸 바와 같이, BEVA 유전체 층(204)을 덮고 또한 BEVA 개구(502)(도 5 참조)를 충전하는 BEVA 층(602)이 형성된다. BEVA 층(602)은 도전성이고 동종(예를 들면, 단일 재료)이다. BEVA 층(602)은 예를 들면 티탄 질화물, 텅스텐, 티탄 또는 어떤 다른 도전성 재료이거나 상기 재료들을 포함할 수 있다. 또한, BEVA 층(602)은 예를 들면 CVD, PVD, 스퍼터링, 무전해 도금, 전기도금, 또는 어떤 다른 도금 공정 또는 적층 공정에 의해 형성될 수 있다.
도 7의 단면도(700)로 나타낸 바와 같이, BEVA 개구(502)(도 5 참조)에 BEVA(106)를 형성하기 위해, BEVA 유전체 층(204)에 도달할 때까지 BEVA 층(602)(도 6 참조)의 상부에 제1 평탄화가 수행된다. BEVA(106)는 BEVA 층(602)이 동종이기 때문에 동종의 상부면(106t)을 갖도록 형성된다. 또한, BEVA 층(602)이 동종이고 그래서 복수의 재료 경도가 없기 때문에, BEVA 층(602)은 평탄화 공정 중에 복수의 제거율을 갖지 않는다. 따라서 제1 평탄화 공정은 BEVA 층(602)의 재료를 균일하거나 실질적으로 균일하게 제거하여 BEVA(106)를 형성하고, 그래서 BEVA(106)의 상부면(106t)은 평평하거나 실질적으로 평평하다. BEVA(106)의 상부면(106t)이 평평하거나 실질적으로 평평하기 때문에, BEVA(106) 위에 후속적으로 형성되는 메모리 셀 양단의 전계가 균일하거나 실질적으로 균일하다. 일부 실시형태에서, BEVA(106)는 하측 배선(114)으로부터 상측 BEVA 유전체 층(204u)과 하측 BEVA 유전체 층(204l) 사이의 계면(702)까지 균일하거나 실질적으로 균일하고 상기 계면(702)으로부터 BEVA(106)의 상부면(106t)까지 연속적으로 증가하는 폭(W)을 갖도록 형성된다. 제1 평탄화는 예를 들면 화학 기계 연마(CMP) 또는 어떤 다른 평탄화 공정에 의해 수행될 수 있다.
도 8의 단면도(800)로 나타낸 바와 같이, 하부 전극 층(802), 데이터 저장 층(804) 및 상부 전극 층(806)이 BEVA(106) 및 BEVA 유전체 층(204) 위에 형성된다. 하부 전극 층(802)은 BEVA 유전체 층(204)과 BEVA(106)를 덮도록 형성된다. 데이터 저장 층(804)은 하부 전극 층(802)을 덮도록 형성된다. 상부 전극 층(806)은 데이터 저장 층(804)을 덮도록 형성된다. 하부 및 상부 전극 층(802, 806)은 도전성이고 예를 들면 금속, 금속 질화물 또는 어떤 다른 도전성 재료이거나 상기 재료들을 포함할 수 있다. 데이터 저장 층(804)은 데이터 저장 층(804)에 인가되는 전압에 따라 제1 데이터 상태(예를 들면, 제1 저항)와 제2 데이터 상태(예를 들면, 제2 저항) 사이에서 가역적으로 변화한다. 제조중인 메모리 셀이 RRAM 셀인 일부 실시형태에서, 데이터 저장 층(804)은 예를 들면 하프늄 산화물, 어떤 다른 하이 k 유전체 또는 어떤 다른 유전체이거나 상기 재료들을 포함할 수 있다. 제조중인 메모리 셀이 MRAM 셀인 일부 실시형태에서, 데이터 저장 층(804)은 예를 들면 MTJ 층 또는 어떤 다른 자기 저장 층이거나 이들을 포함할 수 있다. MTJ 층은 예를 들면 제1 강자성 층, 상기 제1 강자성 층 위의 절연층, 및 상기 절연층 위의 제2 강자성 층을 포함할 수 있다. 일부 실시형태에서, 하부 및 상부 전극층(802, 806)과 데이터 저장 층(804)은 CVD, PVD, 무전해 도금, 전기도금, 스퍼터링, 어떤 다른 도금 또는 적층 공정, 또는 이들의 임의 조합으로 형성된다.
도 9의 단면도(900)로 나타낸 바와 같이, 하드 마스크(206)가 BEVA(106) 위에 배치된 상부 전극층(806)(도 8 참조)의 메모리 셀 영역을 덮도록 형성된다. 하드 마스크(206)는 예를 들면 실리콘 질화물, 어떤 다른 질화물, 어떤 다른 유전체 또는 이들의 임의 조합이거나 상기 재료들을 포함할 수 있다. 또한, 하드 마스크(206)는 예를 들면 상부 전극층(806) 위에 하드 마스크 층을 적층하고 하드 마스크 층을 하드 마스크(206)로 패터닝함으로써 형성될 수 있다. 적층은 예를 들면 CVD, PVD 또는 어떤 다른 적층 공정에 의해 수행될 수 있고, 및/또는 패터닝은 예를 들면 포토리소그래피 또는 에칭 공정을 이용하여 수행될 수 있다.
역시, 도 9의 단면도(900)로 나타낸 바와 같이, 하드 마스크(206) 아래에 배치된 상부 전극(112)을 형성하기 위해 적소에서 하드 마스크(206)와 함께 상부 전극층(806)(도 8 참조)에 대한 제2 에칭이 수행된다. 일부 실시형태에서, 데이터 저장 층(804)은 제2 에칭에 대한 에칭 정지부(etch stop)로서 소용되고, 및/또는 제2 에칭은 데이터 저장 층(804)을 부분적으로 에칭하도록 데이터 저장 층(804)으로 과잉 연장된다.
도 10의 단면도(1000)로 나타낸 바와 같이, 스페이서 층(1002)이 도 9의 구조물을 덮고 라이닝하도록 형성된다. 일부 실시형태에서, 스페이서 층(1002)은 등각으로 형성되고, 및/또는 CVD, PVD 또는 어떤 다른 적층 공정에 의해 형성된다. 스페이서 층(1002)은 예를 들면 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 어떤 다른 유전체 또는 이들의 임의 조합이거나 상기 재료들을 포함할 수 있다.
도 11의 단면도(1100)로 나타낸 바와 같이, 상기 스페이서 층(1002)을 에치백하고 스페이서 층(1002)으로부터 스페이서(208)를 형성하기 위해 상기 스페이서 층(1002)(도 10 참조)에 대하여 제3 에칭이 수행된다. 스페이서(208)는 상부 전극의 양 측벽에 각각 한 쌍의 세그멘트를 포함한다. 또한, 일부 실시형태에서, 세그멘트는 하드 마스크(206)의 양 측벽에 각각 있고, 및/또는 하드 마스크(206)의 양 측벽은 상부 전극(112)의 양 측벽과 각각 같은 높이이다. 일부 실시형태에서, 스페이서(208)는 폐쇄 경로로 상부 전극(112)의 측벽을 따라 측방향으로 연장되어 상부 전극(112)을 완전하게 둘러싼다. 이것은 도 11의 단면도(1100)에서 보이지 않는다는 점에 주목한다. 제3 에칭을 수행하는 공정은 예를 들면 스페이서 층(1002)의 수직 세그멘트를 제거하지 않고 스페이서 층(1002)의 수평 세그멘트를 제거하도록 스페이서 층(1002)에 하나 이상의 에칭제를 도포하는 단계를 포함할 수 있다.
도 12의 단면도(1200)로 나타낸 바와 같이, 데이터 저장 요소(110) 및 하부 전극(108)을 형성하기 위해 적소에서 스페이서(208) 및 하드 마스크(206)를 이용하여 데이터 저장 층(804)(도 11 참조)과 하부 전극층(802)(도 11 참조)에 대하여 제4 에칭이 수행된다. 데이터 저장 요소(110)는 상부 전극(112) 아래에 있고, 하부 전극(108)은 데이터 저장 요소(110) 아래에 있다. 제4 에칭을 수행하는 공정은 예를 들면 에칭제가 BEVA 유전체 층(204)에 도달할 때까지 데이터 저장 층(804)과 하부 전극 층(802)에 하나 이상의 에칭제를 도포하는 단계를 포함할 수 있다.
도 13의 단면도(1300)로 나타낸 바와 같이, 캡핑 층(210)이 BEVA 유전체 층(204), 스페이서(208) 및 하드 마스크(206)를 덮도록 형성된다. 또한, 캡핑 층(210)은 스페이서(208)의 측벽, 데이터 저장 요소(110)의 측벽 및 하부 전극(108)의 측벽을 라이닝하도록 형성된다. 캡핑 층(210)은 예를 들면 실리콘 질화물, 어떤 다른 질화물 또는 어떤 다른 유전체이거나 상기 재료들을 포함할 수 있다. 일부 실시형태에서, 캡핑 층(210)은 등각 적층에 의해 형성되고, 및/또는 CVD, PVD 또는 어떤 다른 적층 공정에 의해 형성된다.
역시, 도 13의 단면도(1300)로 나타낸 바와 같이, 디바이스 ILD 층(212)이 캡핑 층(210)을 덮도록 형성된다. 또한, 디바이스 ILD 층(212)은 평면이거나 실질적으로 평면인 상부면을 갖도록 형성된다. 디바이스 ILD 층(212)은 예를 들면 실리콘 산화물, 로우 k 유전체, 어떤 다른 유전체 층 또는 이들의 임의 조합이거나 상기 재료들을 포함할 수 있다. 일부 실시형태에서, 디바이스 ILD 층(212)을 형성하는 공정은 캡핑 층(210)을 덮도록 디바이스 ILD 층(212)을 적층하고, 후속적으로 상기 디바이스 ILD 층(212)의 상부에 평탄화를 수행하는 단계를 포함한다. 디바이스 ILD 층(212)은 예를 들면 CVD, PVD, 스퍼터링, 어떤 다른 적층 공정 또는 이들의 임의 조합에 의해 적층될 수 있다. 평탄화는 예를 들면 CMP 또는 어떤 다른 평탄화 공정에 의해 수행될 수 있다.
도 14의 단면도(1400)로 나타낸 바와 같이, 상부 전극(112) 위에서 상부 전극(112)을 노출시키는 TEVA 개구(1402)를 형성하기 위해 디바이스 ILD 층(212), 캡핑 층(210) 및 하드 마스크(206)에 대하여 제5 에칭이 수행된다. 일부 실시형태에서, 제5 에칭을 수행하는 공정은 디바이스 ILD 층(212) 위에 포토레지스트 마스크(1404)를 형성하는 단계를 포함한다. 포토레지스트 마스크(1404)는 예를 들면 디바이스 ILD 층(212) 상에 포토레지스트 층을 적층하고 포토레지스트 층을 TEVA 개구(1402)의 레이아웃으로 패터닝함으로써 수행될 수 있다. 적층은 예를 들면 스핀 코팅 또는 어떤 다른 적층 공정에 의해 수행될 수 있고, 및/또는 패터닝은 예를 들면 포토리소그래피에 의해 수행될 수 있다. 그 다음에, 적소에서 포토레지스트 마스크(1404)를 이용하여 디바이스 ILD 층(212), 캡핑 층(210) 및 하드 마스크(206)에 하나 이상의 에칭제가 도포되고, 그 후 포토레지스트 마스크(1404)가 제거된다.
도 15a의 단면도(1500A)로 나타낸 바와 같이, TEVA 층(1502)이 디바이스 ILD 층(212)을 덮고 TEVA 개구(1402)(도 14 참조)를 충전하도록 형성된다. TEVA 층(1502)은 TEVA 라이너 층(1502l)과 TEVA 본체 층(1502b)을 포함한다. TEVA 라이너 층(1502l)은 디바이스 ILD 층(212)을 덮고 TEVA 개구(1402)를 라이닝(예를 들면, 등각으로 라이닝)한다. TEVA 본체 층(1502b)은 TEVA 라이너 층(1502l)을 덮고 TEVA 라이너 층(1502l) 위의 TEVA 개구(1402)를 충전한다. TEVA 라이너 층(1502l)은 TEVA 본체 층(1502b)과 상이한 재료이고 TEVA 본체 층(1502b)과 상이한 경도를 갖는다. 또한, TEVA 라이너 층(1502l)은 TEVA 본체 층(1502b)의 재료가 주변 구조물로 이동하는 것을 차단한다. TEVA 본체 층(1502b)은 예를 들면 텅스텐, 구리, 알루미늄 구리, 알루미늄, 어떤 다른 금속 또는 어떤 다른 도전성 재료이거나 상기 재료들을 포함할 수 있다. TEVA 라이너 층(1502l)은 예를 들면 티탄, 탄탈, 티탄 질화물, 탄탈 질화물 또는 TEVA 본체 층(1502b)용의 어떤 다른 장벽 재료이거나 상기 재료들을 포함할 수 있다. TEVA 라이너 층(1502l)과 TEVA 본체 층(1502b)은 예를 들면 CVD, PVD, 무전해 도금, 전기도금, 어떤 다른 도금 또는 적층 공정 또는 이들의 임의 조합으로 형성될 수 있다.
일부 실시형태에서, 상기 제5 에칭으로부터의 에칭 잔여물이 상기 제5 에칭의 완료시에 상부 전극(112) 위에 잔류한다. 이러한 에칭 잔여물은 예를 들면 상부 전극(112)을 부식 또는 손상시키는 불순 물질일 수 있다. 또한, 일부 실시형태에서, 상부 전극(112)은 TEVA 개구(1402)를 통하여 상부 전극(112)을 부식 또는 손상시키는 불순 물질에 노출된다. 예를 들면, IC 주변 환경 내의 불순 가스가 TEVA 개구(1402)(도 14 참조)를 통하여 상부 전극(112)과 상호작용할 수 있다. 따라서 일부 실시형태에서, TEVA 층(1502)을 형성하기 전에(예를 들면, 직전에) 상부 전극(112)에 대해 세정 공정을 수행하여 상부 전극(112) 상의 불순 물질 및/또는 상부 전극(112)에 대한 부식 또는 손상을 제거한다.
도 15b의 단면도(1500B)로 나타낸 바와 같이, TEVA 라이너 층(1502l)을 게터 라이너 층(1502l1)과 저항 라이너 층(1502l2)으로 형성한 도 15a의 변형예가 제공된다. 게터 라이너 층(1502l1)은 상부 전극(112)을 손상(예를 들면, 산화)시키고 부정적으로 영향을 주는(예를 들면, 접촉 저항을 증가시킴) 불순 물질을 흡수하는 게터 재료를 포함한다. 불순 물질은 예를 들면 산소, 산소 가스, 수증기 또는 어떤 다른 불순 물질을 포함한 나머지의 에칭 잔여물이거나 상기 물질들을 포함할 수 있고, 및/또는 게터 재료는 예를 들면 티탄, 지르콘, 하프늄, 란탄, 팔라듐, 팔라듐 은, 팔라듐 루테늄, 또는 이들의 임의 조합이거나 상기 재료들을 포함할 수 있다. 일부 실시형태에서, 게터 재료는 상부 전극(112)의 전극 재료보다 더 높은 산소 반응성(예를 들면, 산소와 반응하는데 더 적은 에너지를 필요로 함)을 가질 수 있다. 또한, 일부 실시형태에서, 게터 라이너 층(1502l1)은 게터 재료에 의해 흡수된 불순 물질을 포함하고, 및/또는 게터 라이너 층(1502l1)의 총 질량의 적어도 약 50%, 약 60%, 약 70%, 약 80% 또는 약 90%가 게터 재료이다.
저항 라이너 층(1502l2)은 게터 라이너 층(1502l1)과 TEVA 본체 층(1502b) 사이에서 게터 라이너 층(1502l1) 위에 배치된다. 저항 라이너 층(1502l2)은 불순 물질에 의한 부식 또는 손상에 대하여 내성이 있고, 불순 물질로부터 상부 전극(112)을 보호한다. 저항 라이너 층(1502l2)은 예를 들면 티탄 질화물, 탄탈 질화물, 니켈, 텅스텐, 구리, 금, 루테늄, 백금, 어떤 다른 도전성 재료 또는 이들의 임의 조합이거나 상기 재료들을 포함할 수 있다. 일부 실시형태에서, 저항 라이너 층(1502l2)은 게터 재료 및/또는 전극 재료보다 더 낮은 산소 반응성(예를 들면, 산소와 반응하는데 더 많은 에너지를 필요로 함)을 갖는다.
게터 라이너 층(1502l1)과 저항 라이너 층(1502l2)은 IC의 제조 중에 및 IC의 사용 중에 불순 물질로부터 상부 전극(112)을 보호한다. 저항 라이너 층(1502l2)은 불순 물질이 상부 전극(112)에 도달하는 것을 차단한다. 게터 라이너 층(1502l1)은 상부 전극(112)에서 잔여 불순 물질 및/또는 저항 라이너 층(1502l2)을 지나가는 경로에 있는 불순 물질을 흡수한다. 상부 전극(112)을 불순 물질로부터 보호함으로써, 상부 전극(112)은 불순 물질로부터의 손상이 없다. 그 결과, 상부 전극(112)은 접촉 저항이 낮고 IC는 높은 신뢰성을 갖는다.
도 16의 단면도(1600)로 나타낸 바와 같이, TEVA 개구(1402)(도 14 참조)에 TEVA(120)를 형성하기 위해 디바이스 ILD 층(212)에 도달할 때까지 TEVA 라이너 층(1502l)(도 15a 또는 도 15b 참조)의 상부 및 TEVA 본체 층(1502b)(도 15a 또는 도 15b 참조)의 상부를 포함한 TEVA 층(1502)(도 15a 또는 도 15b 참조)의 상부에 제2 평탄화가 수행된다. TEVA(120)는 TEVA 본체(120b)와 TEVA 라이너(120l)를 포함한다. TEVA 본체(120b)는 TEVA 본체 층(1502b)으로부터 형성되고, TEVA 라이너(120l)는 TEVA 라이너 층(1502l)으로부터 형성된다. 또한, TEVA 라이너(120l)는 TEVA 본체(120b)의 바닥 표면과 TEVA 본체(120b)의 측벽을 라이닝하도록 TEVA 본체(120b)의 하측을 컵모양으로 받는다. 일부 실시형태에서, TEVA 라이너(120l)는 게터 라이너 층(1502l1)(도 15b 참조)으로부터 형성된 게터 라이너(120l1)(도 16에는 도시되지 않고 도 2b에 도시됨)를 포함하고, 저항 라이너 층(1502l2)(도 15b 참조)으로부터 형성된 저항 라이너(120l2)(도 16에는 도시되지 않고 도 2b에 도시됨)를 또한 포함한다. 제2 평탄화는 예를 들면 CMP 또는 어떤 다른 평탄화 공정에 의해 수행될 수 있다.
TEVA(120)가 TEVA 라이너 층(1502l)과 TEVA 본체 층(1502b) 둘 다로부터 형성되기 때문에, 그리고 TEVA 라이너 층(1502l)과 TEVA 본체 층(1502b)이 상이한 재료이기 때문에, TEVA(120)는 이종(예를 들면, 복수의 재료)이고, 이종의 상부면(120t)을 갖는다. 또한, TEVA 라이너 층(1502l)과 TEVA 본체 층(1502b)이 상이한 재료이기 때문에, TEVA 라이너 층(1502l)과 TEVA 본체 층(1502b)은 상이한 경도를 갖고, 그에 따라서 제2 평탄화 중에 상이한 제거율을 갖는다. 따라서 제2 평탄화는 TEVA 라이너 층(1502l)과 TEVA 본체 층(1502b)으로부터 재료를 불균일하게 제거한다. 이로써 TEVA(120)의 상부면(120t)이 거칠거나 평탄하지 않은 TEVA(120)가 형성된다.
도 17의 단면도(1700)로 나타낸 바와 같이, 상측 ILD 층(214)과 상측 배선(118)이 디바이스 ILD 층(212) 및 TEVA(120) 상에 형성된다. 상측 ILD 층(214)은 예를 들면 실리콘 질화물, 실리콘 산화물, 로우 k 유전체 층, 어떤 다른 유전체 또는 이들의 임의 조합이거나 상기 재료들을 포함할 수 있다. 상측 배선(118)은 상측 배선(118)의 하부면이 상측 ILD 층(214)의 하부면과 같은 높이이거나 실질적으로 같은 높이가 되도록 상측 ILD 층(214)의 하부에 리세싱된다. 또한, 상측 배선(118)은 TEVA(120) 위에 배치되고 TEVA(120)에 전기적으로 결합된다. 상측 배선(118)은 예를 들면 티탄 질화물, 탄탈, 탄탈 질화물, 티탄, 알루미늄, 알루미늄 구리, 구리, 어떤 다른 도전성 재료 또는 이들의 임의 조합이거나 상기 재료들을 포함할 수 있다. 일부 실시형태에서, 상측 배선(118)은 이종(예를 들면, 복수의 재료)이고 상측 배선 본체(118b)와 상측 배선 라이너(118l)를 포함한다. 상측 배선 본체(118b)는 예를 들면 구리, 알루미늄 구리, 알루미늄 또는 어떤 다른 도전성 재료이거나 상기 재료들을 포함할 수 있다. 상측 배선 라이너(118l)는 상측 배선 본체(118b)의 하측을 컵모양으로 받으며, 상측 배선 본체(118b)의 재료가 주변 구조체로 이동하는 것을 차단한다. 상측 배선 라이너(118l)는 예를 들면 티탄, 탄탈, 티탄 질화물, 탄탈 질화물 또는 상측 배선 본체(118b)용의 어떤 다른 장벽 재료일 수 있다.
데이터 저장 요소(110)가 RRAM에 대응하는 일부 실시형태에서, 데이터 저장 요소(110) 내에 하나 이상의 도전성 필라멘트(도시 생략됨)를 형성하기 위해 하부 전극(108)으로부터 상부 전극(112)까지 데이터 저장 요소(110) 양단에 형성 전압이 인가된다. 도전성 필라멘트의 예는 도 2a 및 도 2b에 도시되어 있다(도 2a 및 도 2b의 도전성 필라멘트(110f) 참조).
도 18을 참조하면, 도 4~도 17의 방법의 일부 실시형태의 흐름도(1800)가 도시되어 있다.
1802에서, BEVA 유전체 층이 기판을 덮도록 형성된다. 예를 들면 도 4를 참조한다. 기판은 하측 ILD 층과 하측 배선을 포함한다. 하측 배선은 하측 배선의 상부면이 하측 ILD 층의 상부면과 같은 높이이거나 실질적으로 같은 높이가 되도록 하측 ILD 층의 상부에 리세싱된다. 하측 ILD 층과 하측 배선은 예를 들면 BEOL 상호접속 구조의 컴포넌트일 수 있다.
1804에서, 하측 배선 위에서 하측 배선을 노출시키는 BEVA 개구를 형성하기 위해 BEVA 유전체 층에 대한 제1 에칭이 수행된다. 예를 들면 도 5를 참조한다.
1806에서, BEVA 유전체 층을 덮고 BEVA 개구를 충전하는 BEVA 층이 형성된다. 예를 들면 도 6을 참조한다. BEVA 층은 도전성이고 동종이다.
1808에서, BEVA를 형성하기 위해 BEVA 유전체 층에 도달할 때까지 BEVA 층의 상부에 제1 평탄화가 수행된다. 예를 들면 도 7을 참조한다. BEVA는 BEVA 층으로부터 BEVA 개구에 형성된다. 또한, BEVA는 동종이면서 평평하거나 실질적으로 평평한 상부면을 갖는다. BEVA의 상부면은 BEVA 층이 동종이고 그에 따라서 제1 평탄화 공정 중에 균일하거나 실질적으로 균일한 비율로 제거되기 때문에 평평하거나 실질적으로 평평하다. BEVA의 상부면이 평평하거나 실질적으로 평평하기 때문에, BEVA를 이용하여 생성된 전계는 균일하거나 실질적으로 균일하다.
1810에서, BEVA 상에 메모리 셀이 형성된다. 예를 들면 도 8~도 12를 참조한다. 메모리 셀은 예를 들면 RRAM 셀, MRAM 셀 또는 어떤 다른 유형의 메모리 셀일 수 있다.
1812에서, 메모리 셀 및 BEVA 유전체 층을 덮는 디바이스 ILD 층이 형성된다. 예를 들면 도 13을 참조한다.
1814에서, 메모리 셀 위에서 메모리 셀을 노출시키는 TEVA 개구를 형성하기 위해 디바이스 ILD 층에 제2 에칭이 수행된다. 예를 들면 도 14를 참조한다.
1816에서, 디바이스 ILD 층을 덮고 TEVA 개구를 충전하는 TEVA 층이 형성된다. 예를 들면 도 15a 또는 도 15b를 참조한다. TEVA 층은 도전성이고 이종이다.
1818에서, TEVA를 형성하기 위해 디바이스 ILD 층에 도달할 때까지 TEVA 층의 상부에 제2 평탄화가 수행된다. 예를 들면 도 16을 참조한다. TEVA는 TEVA 층으로부터 TEVA 개구에 형성된다. 또한, TEVA는 이종이면서 거칠거나 평탄하지 않은 상부면을 갖는다. TEVA의 상부면은 TEVA 층이 이종이고 그에 따라서 제2 평탄화 공정 중에 상이한 비율로 제거되기 때문에 거칠거나 비평탄하다.
1820에서, 상측 ILD 층과 상측 배선이 디바이스 ILD 층 및 TEVA 상에 형성된다. 예를 들면 도 17을 참조한다. 상측 배선은 TEVA 위에 배치되고, 상측 배선의 하부면이 상측 ILD 층의 하부면과 같은 높이이거나 실질적으로 같은 높이가 되도록 상측 ILD 층의 하부에 리세싱된다. 상측 ILD 층과 상측 배선은 예를 들면 BEOL 상호접속 구조의 컴포넌트일 수 있다.
도 18의 흐름도(1800)를 일련의 동작 또는 이벤트로서 여기에서 예시하고 설명하였지만, 그러한 동작 또는 이벤트의 예시된 순서는 제한하는 의미로 해석되지 않아야 한다는 것을 이해할 것이다. 예를 들면, 일부 동작은 여기에서 예시 및/또는 설명한 것으로부터 벗어나지 않고 다른 순서로 및/또는 다른 동작 또는 이벤트와 동시에 발생할 수 있다. 또한, 여기에 개시한 하나 이상의 양태 또는 실시형태를 구현하기 위해 예시된 동작들이 모두 필요하지 않을 수 있고, 여기에서 설명한 하나 이상의 동작이 하나 이상의 다른 동작 및/또는 상태로 수행될 수 있다.
일부 실시형태에서, 본원은 도전성 배선과; 상기 도전성 배선 위의 비아 유전체 층과; 상기 비아 유전체 층을 관통하여 상기 도전성 배선까지 연장되는 비아- 비아는 제1 측벽, 제2 측벽 및 상부면을 갖고, 상기 비아의 제1 및 제2 측벽은 각각 비아의 양측에 있으며, 상기 비아의 제1 및 제2 측벽은 상기 비아 유전체 층의 측벽과 직접 접촉하고, 상기 비아의 상부면은 동종이고, 상기 비아의 상부면은 상기 비아의 제1 측벽으로부터 상기 비아의 제2 측벽까지 측방향으로 연장되는 것임 -와; 상기 비아의 상부면 바로 위에 있는 메모리 셀을 포함하는 집적 회로를 제공한다. 일 실시형태에서, 상기 메모리 셀은 상기 비아 유전체 층, 및 상기 비아 위에 배치되며 상기 비아 유전체 층 및 상기 비아와 직접 접촉하는 하부 전극과; 상기 하부 전극 위의 데이터 저장 요소와; 상기 데이터 저장 요소 위의 상부 전극을 포함한다. 일 실시형태에서, 상기 데이터 저장 요소는 도전성 필라멘트를 포함한다. 일 실시형태에서, 상기 비아 유전체 층은 하측 유전체 층과, 상기 하측 유전체 층 위에 배치되며 상기 하측 유전체 층과 직접 접촉하는 상측 유전체 층을 포함하며, 상기 비아의 폭은 상기 비아의 상부면으로부터 상기 하측 유전체 층과 상기 상측 유전체 층 사이의 계면까지 연속적으로 감소하고, 상기 비아의 폭은 상기 계면으로부터 상기 비아의 최저면까지 실질적으로 균일하다. 일 실시형태에서, 상기 비아는 티탄 질화물, 텅스텐 또는 티탄을 포함한다. 일 실시형태에서, 상기 집적 회로는 상기 메모리 셀 위에 배치되며 상기 메모리 셀과 직접 접촉하는 제2 비아- 상기 제2 비아는 비아 본체와 비아 라이너를 포함하고, 상기 비아 라이너는 비아 본체의 하부면 및 비아 본체의 측벽을 라이닝하도록 비아 본체의 하측을 컵모양으로 받으며, 상기 비아 라이너와 상기 비아 본체는 도전성이고, 비평탄한 상부면을 갖는 것임 -와; 상기 제2 비아 위에 배치되며 상기 제2 비아와 직접 접촉하는 제2 도전성 배선을 더 포함한다. 일 실시형태에서, 상기 비아는 완전히 동종이다.
일부 실시형태에서, 본원은 집적 회로를 형성하는 방법을 제공한다. 이 방법은 도전성 배선을 덮는 비아 유전체 층을 형성하는 단계와; 상기 도전성 배선 위에서 상기 도전성 배선을 노출시키는 개구를 형성하기 위해 상기 비아 유전체 층에 에칭을 수행하는 단계와; 상기 비아 유전체 층을 덮고 상기 개구를 완전하게 충전하는 도전성 층- 상기 도전성 층은 동종이고, 상기 개구 내에서 상기 비아 유전체 층의 측벽과 직접 접촉하는 것임 -을 형성하는 단계와; 상기 도전성 층으로부터 상기 개구에 비아를 형성하기 위해 상기 비아 유전체 층에 도달할 때까지 상기 도전성 층의 상부에 평탄화를 수행하는 단계와; 상기 비아 바로 위에 메모리 셀을 형성하는 단계를 포함한다. 일 실시형태에서, 상기 메모리 셀을 형성하는 단계는 상기 비아 유전체 층 및 상기 비아 바로 위에 하부 전극 층을 형성하는 단계와; 상기 하부 전극 층을 덮는 데이터 저장 층을 형성하는 단계와; 상기 데이터 저장 층을 덮는 상부 전극 층을 형성하는 단계와; 상기 상부 및 하부 전극 층과 상기 데이터 저장 층을 메모리 셀로 패터닝하는 단계를 포함하고, 상기 메모리 셀은 하부 전극, 상기 하부 전극 위의 데이터 저장 요소, 및 상기 데이터 저장 요소 위의 상부 전극을 포함한다. 일 실시형태에서, 상기 데이터 저장 층은 하이 k 유전체 층과 상기 하이 k 유전체 층 내의 도전성 필라멘트를 포함하며, 상기 하이 k 유전체 층은 약 3.9보다 더 큰 유전 상수(k)를 갖는다. 일 실시형태에서, 상기 도전성 층은 티탄 질화물, 텅스텐 또는 티탄을 포함한다. 일 실시형태에서, 상기 평탄화는 CMP를 포함한다. 일 실시형태에서, 상기 비아 유전체 층을 형성하는 단계는 상기 도전성 배선을 덮는 하측 유전체 층을 형성하는 단계와; 상기 하측 유전체 층을 덮는 상측 유전체 층을 형성하는 단계를 포함하고, 상기 상측 및 하측 유전체 층은 상이한 재료이다. 일 실시형태에서, 상기 에칭을 수행하는 단계는 상기 상측 유전체 층 상에 포토레지스트 층- 상기 포토레지스트 층은 상기 개구의 레이아웃을 갖는 것임 -을 패터닝하는 단계와; 제1 에칭제가 하측 유전체 층에 도달할 때까지 적소에서 상기 포토레지스트 층과 함께 상기 상측 유전체 층에 제1 에칭제를 도포하는 단계와; 제2 에칭제가 도전성 배선에 도달할 때까지 적소에서 상기 포토레지스트 층과 함께 상기 하측 유전체 층에 제2 에칭제를 도포하는 단계를 포함한다. 일 실시형태에서, 상기 방법은 상기 메모리 셀과 상기 비아 유전체 층을 덮는 디바이스 유전체 층을 형성하는 단계와; 상기 메모리 셀 위에서 상기 메모리 셀을 노출시키는 제2 개구를 형성하기 위해 상기 디바이스 유전체 층에 제2 에칭을 수행하는 단계와; 상기 디바이스 유전체 층을 덮고 상기 제2 개구를 완전하게 충전하는 제2 도전성 층- 상기 제2 도전성 층은 이종이고, 상기 제2 개구 내에서 상기 디바이스 유전체 층의 측벽과 직접 접촉하는 것임 -을 형성하는 단계와; 상기 제2 도전성 층으로부터 상기 제2 개구 내에 제2 비아를 형성하기 위해 상기 디바이스 유전체 층에 도달할 때까지 상기 제2 도전성 층에 제2 평탄화를 수행하는 단계를 더 포함하고, 상기 제2 비아의 상부면은 비평탄하다. 일 실시형태에서, 상기 제2 도전성 층을 형성하는 단계는 상기 디바이스 유전체 층을 덮고 상기 제2 비아 개구를 라이닝하는 비아 라이너 층을 형성하는 단계와; 상기 비아 라이너 층을 덮고 상기 비아 라이너 층 위에서 상기 제2 개구를 충전하는 비아 본체 층을 형성하는 단계를 포함하고, 상기 제2 평탄화는, 집합적으로 제2 비아를 규정하는 비아 본체와 비아 라이너를 형성하기 위해 상기 비아 라이너 층과 상기 비아 본체 층 둘 다에 수행되고, 상기 비아 라이너는 상기 비아 본체의 하측을 컵모양으로 받으며, 상기 비아 본체의 상부면으로부터 수직으로 오프셋된 상부면을 갖는다. 일 실시형태에서, 상기 방법은 상기 제2 비아 위에서 상기 제2 비아와 직접 접촉하는 제2 도전성 배선을 형성하는 단계를 더 포함한다.
일부 실시형태에서, 본원은 하측 배선과; 상기 하측 배선을 덮는 비아 유전체 층과; 상기 하측 배선과 직접 접촉하도록 상기 비아 유전체 층을 관통하여 연장되는 제1 비아- 상기 제1 비아는 단일 재료이고, 상기 비아 유전체 층의 상부로부터 상기 비아 유전체 층의 하부까지 상기 비아 유전체 층의 측벽과 직접 접촉하는 것임 -와; 상기 제1 비아 바로 위에 적층된 하부 전극, 데이터 저장 요소 및 상부 전극- 상기 데이터 저장 요소는 상기 하부 전극과 상기 상부 전극 사이에 있는 것임 -과; 상기 상부 전극 위에 배치되며 상기 상부 전극과 직접 접촉하는 제2 비아- 상기 제2 비아는 비아 본체와 비아 라이너를 포함하고, 상기 비아 본체와 상기 비아 라이너는 상이한 도전성 재료이며, 상기 비아 라이너는 상기 비아 본체의 하측을 컵모양으로 받으며, 상기 비아 본체의 상부면으로부터 수직으로 오프셋된 상부면을 갖는 것임 -와; 상기 제2 비아 위에 배치되며 상기 제2 비아와 직접 접촉하는 상측 배선을 포함한 다른 집적 회로를 제공한다. 일 실시형태에서, 상기 집적 회로는 반도체 기판과; 상기 반도체 기판 위에 배치되며 상기 반도체 기판의 상부에 리세싱되는 반도체 디바이스와; 상기 반도체 기판 및 상기 반도체 디바이스를 덮는 상호접속 구조를 더 포함하고, 상기 상호접속 구조는 층간 유전체(ILD) 층, 복수의 배선, 및 복수의 비아를 포함하며, 상기 배선과 비아는 상기 ILD 층에 교대로 적층되고, 상기 배선은 하측 배선을 포함하고, 상기 배선과 비아는 상기 반도체 디바이스를 상기 하측 배선에 전기적으로 결합하는 도전성 경로를 규정한다. 일 실시형태에서, 상기 비아 유전체 층은 하측 유전체 층, 및 상기 하측 유전체 층 위에 배치되며 상기 하측 유전체 층과 직접 접촉하는 상측 유전체 층을 포함하고, 상기 제1 비아는 상기 제1 비아의 양측에 한 쌍의 경사진 측벽 및 상기 제1 비아의 양측에 한 쌍의 수직 측벽을 포함하며, 상기 경사진 측벽의 상부 에지는 상기 제1 비아의 상부면에 있고, 상기 경사진 측벽의 하부 에지는 상기 하측 유전체 층과 상기 상측 유전체 층 사이의 계면에 있으며, 상기 수직 측벽의 상부 에지는 각각 상기 경사진 측벽의 하부 에지에 있고, 상기 수직 측벽의 하부 에지는 상기 제1 비아의 하부면에 있다.
일부 실시형태에서, 본원은 논리 영역 및 메모리 영역을 포함한 반도체 기판과; 상기 반도체 기판의 상기 논리 영역 내에서 상기 반도체 기판의 상부에 리세싱된 논리 디바이스와; 상기 반도체 기판의 상기 메모리 영역 내에서 상기 반도체 기판의 상부에 리세싱된 액세스 디바이스와; 상기 반도체 기판, 상기 논리 디바이스 및 상기 액세스 디바이스를 덮는 상호접속 구조- 상기 상호접속 구조는 상기 상호접속 구조의 상부에 리세싱되고 상기 액세스 디바이스에 전기적으로 결합된 도전성 배선을 포함한 것임 -와; 상기 상호접속 구조 및 상기 도전성 배선 위의 비아 유전체 층과; 상기 도전성 배선 위에 배치되며 상기 도전성 배선과 직접 접촉하는 비아- 상기 비아는 단일 재료이고, 상기 비아는 상기 비아 유전체 층을 관통하여 연장되고 상기 비아 유전체 층의 측벽과 측방향으로 접촉하는 것임 -와; 상기 비아의 상부면 바로 위에 그리고 상기 메모리 영역 위에 배치된 메모리 셀을 포함하는 또 다른 집적 회로를 제공한다. 일 실시형태에서, 상기 메모리 셀은 하부 전극, 상기 하부 전극 위의 데이터 저장 요소, 및 상기 데이터 저장 요소 위의 상부 전극을 포함한다. 일 실시형태에서, 상기 비아 유전체 층은 하측 유전체 층 및 상측 유전체 층을 포함하고, 상기 상측 유전체 층은 상기 하측 유전체 층 위에 배치되며 상기 하측 유전체 층과 직접 접촉하며, 상기 비아의 폭은 상기 도전성 배선으로부터 상기 하측 및 상측 유전체 층이 직접 접촉하는 위치까지 실질적으로 균일하고, 상기 비아의 폭은 상기 위치로부터 상기 비아의 상부면까지 증가한다.
일부 실시형태에서, 본원은 집적 회로를 형성하는 다른 방법을 제공한다. 이 방법은 하측 배선을 덮는 비아 유전체 층을 형성하는 단계와; 상기 하측 배선 위에서 상기 하측 배선을 노출시키는 제1 개구를 형성하기 위해 상기 비아 유전체 층에 제1 에칭을 수행하는 단계와; 상기 비아 유전체 층을 덮고 상기 제1 개구를 완전히 충전하는 제1 도전성 층- 상기 제1 도전성 층은 단일 재료이고, 상기 제1 개구 내에서 상기 비아 유전체 층의 측벽과 직접 접촉하는 것임 -을 형성하는 단계와; 상기 제1 개구에 제1 비아를 형성하기 위해 상기 비아 유전체 층에 도달할 때까지 상기 제1 도전성 층의 상부에 제1 평탄화를 수행하는 단계와; 상기 제1 비아 바로 위에 메모리 셀을 형성하는 단계와; 상기 메모리 셀 및 상기 비아 유전체 층을 덮는 디바이스 유전체 층을 형성하는 단계와; 상기 메모리 셀 위에서 상기 메모리 셀을 노출시키는 제2 개구를 형성하기 위해 상기 디바이스 유전체 층에 제2 에칭을 수행하는 단계와; 상기 디바이스 유전체 층을 덮고 상기 제2 개구를 완전히 충전하는 제2 도전성 층- 상기 제2 도전성 층은 복수의 재료를 포함하는 것임 -을 형성하는 단계와; 상기 제2 개구에 제2 비아- 상기 제2 비아는 비평탄한 상부면을 갖는 것임 -를 형성하기 위해 상기 디바이스 유전체 층에 도달할 때까지 상기 제2 도전성 층의 상부에 제2 평탄화를 수행하는 단계와; 상기 제2 비아 상에 상기 제2 비아와 직접 접촉하는 상측 배선을 형성하는 단계를 포함한다. 일 실시형태에서, 상기 방법은 상기 반도체 기판 위에 상호접속 구조- 상기 상호접속 구조는 층간 유전체(ILD) 층, 복수의 배선, 및 복수의 비아를 포함하고, 상기 배선과 비아는 상기 ILD 층 내에서 교대로 적층되며, 상기 배선은 상기 ILD 층의 상부에 리세싱된 하측 배선을 포함한 것임 -를 형성하는 단계를 더 포함한다. 일 실시형태에서, 상기 방법은 상기 반도체 기판에 반도체 디바이스를 형성하는 단계를 더 포함하고, 상기 ILD는 상기 반도체 디바이스를 덮으며, 상기 비아와 배선은 상기 반도체 디바이스를 상기 하측 배선에 전기적으로 결합하는 도전성 경로를 규정한다. 일 실시형태에서, 상기 제2 도전성 층을 형성하는 단계는 상기 디바이스 유전체 층을 덮고 또한 상기 제2 개구를 부분적으로 충전하도록 상기 제2 개구를 라이닝하는 비아 라이너 층을 형성하는 단계와; 상기 비아 라이너 층을 덮고 상기 비아 라이너 층 위에서 상기 제2 개구의 나머지를 충전하는 비아 본체 층을 형성하는 단계를 포함하며, 상기 비아 라이너 층과 상기 비아 본체 층은 둘 다 도전성이고 상이한 경도를 갖는다.
일부 실시형태에서, 본원은 집적 회로를 형성하는 또 다른 방법을 제공한다. 이 방법은 하측 ILD 층 및 하측 ILD 층의 상부에 리세싱된 하측 배선을 포함한 기판을 제공하는 단계와; 상기 기판 및 상기 하측 배선을 덮는 비아 유전체 층을 형성하는 단계와; 상기 하측 배선 위에서 상기 하측 배선을 노출시키는 개구를 형성하기 위해 상기 비아 유전체 층에 제1 에칭을 수행하는 단계와; 상기 비아 유전체 층을 덮고 상기 개구를 완전히 충전하는 도전성 층- 상기 도전성 층은 단일 재료이고, 상기 하측 배선과 직접 접촉하는 것임 -을 형성하는 단계와; 상기 도전성 층으로부터 상기 개구에 비아를 형성하기 위해 상기 비아 유전체 층에 도달할 때까지 상기 도전성 층에 평탄화를 수행하는 단계와; 상기 비아 유전체 층 및 상기 비아를 덮는 하부 전극 층을 형성하는 단계와; 상기 하부 전극 층을 덮는 데이터 저장 층을 형성하는 단계와; 상기 데이터 저장 층을 덮는 상부 전극 층을 형성하는 단계와; 상기 비아 위의 상기 상부 전극 층의 메모리 셀 영역을 덮는 하드 마스크를 형성하는 단계와; 상기 하드 마스크 아래에 상부 전극을 형성하기 위해 적소에서 상기 하드 마스크와 함께 상기 상부 전극 층에 제2 에칭- 상기 제2 에칭은 상기 데이터 저장 층에서 멈추는 것임 -을 수행하는 단계와; 상기 데이터 저장 층 위에서 상기 상부 전극의 측벽 상에 유전체 스페이서를 형성하는 단계와; 적소에서 상기 하드 마스크 및 상기 유전체 스페이서와 함께 상기 데이터 저장 층 및 상기 하부 전극 층에 제3 에칭을 수행하는 단계를 포함하고, 상기 제3 에칭은 상기 상부 전극 아래에 데이터 저장 요소 및 하부 전극을 형성하고, 상기 제3 에칭은 상기 비아 유전체 층에서 멈춘다. 일 실시형태에서, 상기 방법은 상기 비아 유전체 층 및 상기 하드 마스크를 덮는 디바이스 유전체 층을 형성하는 단계와; 상기 상부 전극 위에 상기 상부 전극과 직접 접촉하는 제2 비아- 상기 제2 비아는 상기 디바이스 유전체 층 및 상기 하드 마스크를 관통하여 상기 상부 전극까지 연장되는 것임 -를 형성하는 단계와; 상기 제2 비아 위에서 상기 제2 비아와 직접 접촉하는 제2 배선을 형성하는 단계를 더 포함한다. 일 실시형태에서, 상기 방법은 상기 데이터 저장 요소에 도전성 필라멘트를 형성하기 위해 상기 하부 전극으로부터 상기 상부 전극까지 상기 데이터 저장 요소 양단에 형성 전압을 인가하는 단계를 더 포함한다.
지금까지 당업자가 본 발명의 각종 양태를 잘 이해할 수 있을 정도로 몇 가지 실시형태의 특징들을 설명하였다. 당업자라면 여기에서 소개한 실시형태의 동일한 목적을 실행하고 및/또는 동일한 장점을 달성하는 다른 공정 및 구조의 설계 또는 수정을 위한 기초로서 본 명세서의 설명을 쉽게 이용할 수 있다는 것을 인식할 것이다. 당업자라면 그러한 등가적인 구성이 본 발명의 정신 및 범위로부터 벗어나지 않는다는 점, 및 본 발명의 정신 및 범위로부터 벗어나지 않고 여기에서 설명한 실시형태의 각종 변경, 치환 및 개조가 가능하다는 점을 또한 인식할 것이다.
<부기>
1. 집적 회로에 있어서,
도전성 배선과;
상기 도전성 배선 위에 배치된 비아 유전체 층과;
상기 비아 유전체 층을 관통하여 상기 도전성 배선까지 연장되는 비아로서, 상기 비아는 제1 측벽, 제2 측벽 및 상부면을 갖고, 상기 비아의 제1 및 제2 측벽은 각각 비아의 양측에 있으며, 상기 비아의 제1 및 제2 측벽은 상기 비아 유전체 층의 측벽과 직접 접촉하고, 상기 비아의 상부면은 동종(homogeneous)이고, 상기 비아의 상부면은 상기 비아의 제1 측벽으로부터 상기 비아의 제2 측벽까지 측방향으로 연장되는 것인, 상기 비아와;
상기 비아의 상부면 바로 위에 있는 메모리 셀을 포함하는 집적 회로.
2. 제1항에 있어서, 상기 메모리 셀은,
상기 비아 유전체 층 및 상기 비아 위에 배치되며, 상기 비아 유전체 층 및 상기 비아와 직접 접촉하는 하부 전극과;
상기 하부 전극 위에 배치된 데이터 저장 요소와;
상기 데이터 저장 요소 위에 배치된 상부 전극을 포함하는 것인 집적 회로.
3. 제2항에 있어서, 상기 데이터 저장 요소는 도전성 필라멘트를 포함한 것인 집적 회로.
4. 제1항에 있어서, 상기 비아 유전체 층은 하측 유전체 층, 및 상기 하측 유전체 층 위에 배치되며 상기 하측 유전체 층과 직접 접촉하는 상측 유전체 층을 포함하며, 상기 비아의 폭은 상기 비아의 상부면으로부터 상기 하측 유전체 층과 상기 상측 유전체 층 사이의 계면까지 연속적으로 감소하고, 상기 비아의 폭은 상기 계면으로부터 상기 비아의 최저면까지 실질적으로 균일한 것인 집적 회로.
5. 제1항에 있어서, 상기 비아는 티탄 질화물, 텅스텐 또는 티탄을 포함하는 것인 집적 회로.
6. 제1항에 있어서,
상기 메모리 셀 위에 배치되며 상기 메모리 셀과 직접 접촉하는 제2 비아로서, 상기 제2 비아는 비아 본체(body)와 비아 라이너를 포함하고, 상기 비아 라이너는 상기 비아 본체의 하부면 및 상기 비아 본체의 측벽을 라이닝하도록 상기 비아 본체의 하측을 컵모양으로 받으며(cup), 상기 비아 라이너와 상기 비아 본체는 도전성이고 비평탄한 상부면을 갖는 것인, 상기 제2 비아와;
상기 제2 비아 위에 배치되며 상기 제2 비아와 직접 접촉하는 제2 도전성 배선을 더 포함하는 집적 회로.
7. 제1항에 있어서, 상기 비아는 완전히 동종인 것인 집적 회로.
8. 집적 회로를 형성하는 방법에 있어서,
도전성 배선을 덮는 비아 유전체 층을 형성하는 단계와;
상기 도전성 배선 위에서 상기 도전성 배선을 노출시키는 개구를 형성하기 위해 상기 비아 유전체 층에 에칭을 수행하는 단계와;
상기 비아 유전체 층을 덮고 상기 개구를 완전하게 충전하는 도전성 층을 형성하는 단계로서, 상기 도전성 층은 동종이고, 상기 개구 내에서 상기 비아 유전체 층의 측벽과 직접 접촉하는 것인, 상기 도전성 층 형성 단계와;
상기 도전성 층으로부터 상기 개구에 비아를 형성하기 위해 상기 비아 유전체 층에 도달할 때까지 상기 도전성 층의 상부에 평탄화를 수행하는 단계와;
상기 비아 바로 위에 메모리 셀을 형성하는 단계를 포함하는 집적 회로 형성 방법.
9. 제8항에 있어서, 상기 메모리 셀을 형성하는 단계는,
상기 비아 유전체 층 및 상기 비아 바로 위에 하부 전극 층을 형성하는 단계와;
상기 하부 전극 층을 덮는 데이터 저장 층을 형성하는 단계와;
상기 데이터 저장 층을 덮는 상부 전극 층을 형성하는 단계와;
상기 상부 및 하부 전극 층과 상기 데이터 저장 층을 메모리 셀로 패터닝하는 단계를 포함하고, 상기 메모리 셀은 하부 전극, 상기 하부 전극 위에 배치된 데이터 저장 요소, 및 상기 데이터 저장 요소 위에 배치된 상부 전극을 포함하는 것인 집적 회로 형성 방법.
10. 제9항에 있어서, 상기 데이터 저장 층은 하이 k 유전체 층과 상기 하이 k 유전체 층 내의 도전성 필라멘트를 포함하며, 상기 하이 k 유전체 층은 약 3.9보다 더 큰 유전 상수(k)를 갖는 것인 집적 회로 형성 방법.
11. 제8항에 있어서, 상기 도전성 층은 티탄 질화물, 텅스텐 또는 티탄을 포함하는 것인 집적 회로 형성 방법.
12. 제8항에 있어서, 상기 평탄화는 화학 기계 연마(chemical mechanical polish, CMP)를 포함하는 것인 집적 회로 형성 방법.
13. 제8항에 있어서, 상기 비아 유전체 층을 형성하는 단계는,
상기 도전성 배선을 덮는 하측 유전체 층을 형성하는 단계와;
상기 하측 유전체 층을 덮는 상측 유전체 층을 형성하는 단계를 포함하고,
상기 상측 및 하측 유전체 층은 상이한 재료인 것인 집적 회로 형성 방법.
14. 제13항에 있어서, 상기 에칭을 수행하는 단계는,
상기 상측 유전체 층 상에 포토레지스트 층을 패터닝하는 단계로서, 상기 포토레지스트 층은 상기 개구의 레이아웃을 갖는 것인, 상기 패터닝하는 단계와;
제1 에칭제가 상기 하측 유전체 층에 도달할 때까지 적소에서 상기 포토레지스트 층과 함께 상기 상측 유전체 층에 제1 에칭제를 도포하는 단계와;
제2 에칭제가 상기 도전성 배선에 도달할 때까지 적소에서 상기 포토레지스트 층과 함께 상기 하측 유전체 층에 제2 에칭제를 도포하는 단계를 포함하는 것인 집적 회로 형성 방법.
15. 제8항에 있어서, 상기 메모리 셀과 상기 비아 유전체 층을 덮는 디바이스 유전체 층을 형성하는 단계와;
상기 메모리 셀 위에서 상기 메모리 셀을 노출시키는 제2 개구를 형성하기 위해 상기 디바이스 유전체 층에 제2 에칭을 수행하는 단계와;
상기 디바이스 유전체 층을 덮고 상기 제2 개구를 완전하게 충전하는 제2 도전성 층을 형성하는 단계로서, 상기 제2 도전성 층은 이종이고, 상기 제2 개구 내에서 상기 디바이스 유전체 층의 측벽과 직접 접촉하는 것인, 상기 제2 도전성 층 형성 단계와;
상기 제2 도전성 층으로부터 상기 제2 개구에 제2 비아를 형성하기 위해 상기 디바이스 유전체 층에 도달할 때까지 상기 제2 도전성 층에 제2 평탄화를 수행하는 단계를 더 포함하고, 상기 제2 비아의 상부면은 비평탄한 것인 집적 회로 형성 방법.
16. 제15항에 있어서, 상기 제2 도전성 층을 형성하는 단계는,
상기 디바이스 유전체 층을 덮고 상기 제2 비아 개구를 라이닝하는 비아 라이너 층을 형성하는 단계와;
상기 비아 라이너 층을 덮고 상기 비아 라이너 층 위에서 상기 제2 개구를 충전하는 비아 본체 층을 형성하는 단계를 포함하고,
상기 제2 평탄화는, 집합적으로 제2 비아를 규정하는 비아 본체와 비아 라이너를 형성하기 위해 상기 비아 라이너 층과 상기 비아 본체 층 둘 다에 수행되고, 상기 비아 라이너는 상기 비아 본체의 하측을 컵모양으로 받으며, 상기 비아 본체의 상부면으로부터 수직으로 오프셋된 상부면을 갖는 것인 집적 회로 형성 방법.
17. 제16항에 있어서, 상기 제2 비아 위에서 상기 제2 비아와 직접 접촉하는 제2 도전성 배선을 형성하는 단계를 더 포함하는 집적 회로 형성 방법.
18. 집적 회로에 있어서,
하측 배선과;
상기 하측 배선을 덮는 비아 유전체 층과;
상기 하측 배선과 직접 접촉하도록 상기 비아 유전체 층을 관통하여 연장되는 제1 비아로서, 상기 제1 비아는 단일 재료이고, 상기 비아 유전체 층의 상부로부터 상기 비아 유전체 층의 하부까지 상기 비아 유전체 층의 측벽과 직접 접촉하는 것인, 상기 제1 비아와;
상기 제1 비아 바로 위에 적층된 하부 전극, 데이터 저장 요소 및 상부 전극- 상기 데이터 저장 요소는 상기 하부 전극과 상기 상부 전극 사이에 있음 -과;
상기 상부 전극 위에 배치되며 상기 상부 전극과 직접 접촉하는 제2 비아로서, 상기 제2 비아는 비아 본체와 비아 라이너를 포함하고, 상기 비아 본체와 상기 비아 라이너는 상이한 도전성 재료이며, 상기 비아 라이너는 상기 비아 본체의 하측을 컵모양으로 받으며, 상기 비아 본체의 상부면으로부터 수직으로 오프셋된 상부면을 갖는 것인, 상기 제2 비아와;
상기 제2 비아 위에 배치되며 상기 제2 비아와 직접 접촉하는 상측 배선을 포함하는 집적 회로.
19. 제18항에 있어서,
반도체 기판과;
상기 반도체 기판 위에 배치되며 상기 반도체 기판의 상부에 리세싱된 반도체 디바이스와;
상기 반도체 기판 및 상기 반도체 디바이스를 덮는 상호접속 구조를 더 포함하고,
상기 상호접속 구조는 층간 유전체(interlayer dielectric, ILD) 층, 복수의 배선 및 복수의 비아를 포함하며, 상기 배선과 상기 비아는 상기 ILD 층 내에서 교대로 적층되고, 상기 배선은 하측 배선을 포함하고, 상기 배선과 상기 비아는 상기 반도체 디바이스를 상기 하측 배선에 전기적으로 결합하는 도전성 경로를 규정하는 것인 집적 회로.
20. 제18항에 있어서, 상기 비아 유전체 층은 하측 유전체 층, 및 상기 하측 유전체 층 위에 배치되며 상기 하측 유전체 층과 직접 접촉하는 상측 유전체 층을 포함하고, 상기 제1 비아는 상기 제1 비아의 양측에 한 쌍의 경사진 측벽(slanted sidewall) 및 상기 제1 비아의 양측에 한 쌍의 수직 측벽을 포함하며, 상기 경사진 측벽의 상부 에지는 상기 제1 비아의 상부면에 있고, 상기 경사진 측벽의 하부 에지는 상기 하측 유전체 층과 상기 상측 유전체 층 사이의 계면에 있으며, 상기 수직 측벽의 상부 에지는 각각 상기 경사진 측벽의 하부 에지에 있고, 상기 수직 측벽의 하부 에지는 상기 제1 비아의 하부면에 있는 것인 집적 회로.

Claims (10)

  1. 집적 회로에 있어서,
    도전성 배선과;
    상기 도전성 배선 위에 배치된 비아 유전체 층과;
    상기 비아 유전체 층을 관통하여 상기 도전성 배선까지 연장되는 비아로서, 상기 비아는 제1 측벽, 제2 측벽 및 상부면을 갖고, 상기 비아의 제1 및 제2 측벽은 각각 비아의 양측에 있으며, 상기 비아의 제1 및 제2 측벽은 상기 비아 유전체 층의 측벽과 직접 접촉하고, 상기 비아의 상부면은 동종(homogeneous)이고, 상기 비아의 상부면은 상기 비아의 제1 측벽으로부터 상기 비아의 제2 측벽까지 측방향으로 연장되는 것인, 상기 비아와;
    상기 비아의 상부면 바로 위에 있는 메모리 셀을 포함하고,
    상기 비아 유전체 층은 하측 유전체 층, 및 상기 하측 유전체 층 위에 배치되며 상기 하측 유전체 층과 직접 접촉하는 상측 유전체 층을 포함하며, 상기 비아의 폭은 상기 비아의 상부면으로부터 상기 하측 유전체 층과 상기 상측 유전체 층 사이의 계면까지 연속적으로 감소하고, 상기 비아의 폭은 상기 계면으로부터 상기 비아의 최저면까지 균일한 것인 집적 회로.
  2. 제1항에 있어서, 상기 메모리 셀은,
    상기 비아 유전체 층 및 상기 비아 위에 배치되며, 상기 비아 유전체 층 및 상기 비아와 직접 접촉하는 하부 전극과;
    상기 하부 전극 위에 배치된 데이터 저장 요소와;
    상기 데이터 저장 요소 위에 배치된 상부 전극을 포함하는 것인 집적 회로.
  3. 제2항에 있어서, 상기 데이터 저장 요소는 도전성 필라멘트를 포함한 것인 집적 회로.
  4. 삭제
  5. 제1항에 있어서, 상기 비아는 티탄 질화물, 텅스텐 또는 티탄을 포함하는 것인 집적 회로.
  6. 제1항에 있어서,
    상기 메모리 셀 위에 배치되며 상기 메모리 셀과 직접 접촉하는 제2 비아로서, 상기 제2 비아는 비아 본체(body)와 비아 라이너를 포함하고, 상기 비아 라이너는 상기 비아 본체의 하부면 및 상기 비아 본체의 측벽을 라이닝하도록 상기 비아 본체의 하측을 컵모양으로 받으며(cup), 상기 비아 라이너와 상기 비아 본체는 도전성이고 비평탄한 상부면을 갖는 것인, 상기 제2 비아와;
    상기 제2 비아 위에 배치되며 상기 제2 비아와 직접 접촉하는 제2 도전성 배선을 더 포함하는 집적 회로.
  7. 제1항에 있어서, 상기 비아는 완전히 동종인 것인 집적 회로.
  8. 집적 회로를 형성하는 방법에 있어서,
    도전성 배선을 덮는 비아 유전체 층을 형성하는 단계와;
    상기 도전성 배선 위에서 상기 도전성 배선을 노출시키는 개구를 형성하기 위해 상기 비아 유전체 층에 에칭을 수행하는 단계와;
    상기 비아 유전체 층을 덮고 상기 개구를 완전하게 충전하는 도전성 층을 형성하는 단계로서, 상기 도전성 층은 동종이고, 상기 개구 내에서 상기 비아 유전체 층의 측벽과 직접 접촉하는 것인, 상기 도전성 층 형성 단계와;
    상기 도전성 층으로부터 상기 개구에 비아를 형성하기 위해 상기 비아 유전체 층에 도달할 때까지 상기 도전성 층의 상부에 평탄화를 수행하는 단계와;
    상기 비아 바로 위에 메모리 셀을 형성하는 단계를 포함하고,
    상기 비아 유전체 층을 형성하는 단계는,
    상기 도전성 배선을 덮는 하측 유전체 층을 형성하는 단계와;
    상기 하측 유전체 층을 덮는 상측 유전체 층을 형성하는 단계를 포함하고,
    상기 에칭을 수행하는 단계는,
    상기 상측 유전체 층 상의 포토레지스트 층 - 상기 포토레지스트 층은 상기 개구의 레이아웃을 가짐 - 을 패터닝하는 단계와;
    상기 하측 유전체 층이 제1 에칭제에 의해 도달될 때까지, 적소에서(in place) 상기 포토레지스트 층을 이용하여 상기 상측 유전체 층에 제1 에칭제를 도포하는 단계와;
    상기 도전성 배선이 제2 에칭제에 의해 도달될 때까지, 적소에서 상기 포토레지스트 층을 이용하여 상기 하측 유전체 층에 제2 에칭제를 도포하는 단계를 포함하는 집적 회로 형성 방법.
  9. 제8항에 있어서, 상기 메모리 셀을 형성하는 단계는,
    상기 비아 유전체 층 및 상기 비아 바로 위에 하부 전극 층을 형성하는 단계와;
    상기 하부 전극 층을 덮는 데이터 저장 층을 형성하는 단계와;
    상기 데이터 저장 층을 덮는 상부 전극 층을 형성하는 단계와;
    상기 상부 및 하부 전극 층과 상기 데이터 저장 층을 메모리 셀로 패터닝하는 단계를 포함하고, 상기 메모리 셀은 하부 전극, 상기 하부 전극 위에 배치된 데이터 저장 요소, 및 상기 데이터 저장 요소 위에 배치된 상부 전극을 포함하는 것인 집적 회로 형성 방법.
  10. 집적 회로에 있어서,
    하측 배선과;
    상기 하측 배선을 덮는 비아 유전체 층과;
    상기 하측 배선과 직접 접촉하도록 상기 비아 유전체 층을 관통하여 연장되는 제1 비아로서, 상기 제1 비아는 단일 재료이고, 상기 비아 유전체 층의 상부로부터 상기 비아 유전체 층의 하부까지 상기 비아 유전체 층의 측벽과 직접 접촉하는 것인, 상기 제1 비아와;
    상기 제1 비아 바로 위에 적층된 하부 전극, 데이터 저장 요소 및 상부 전극- 상기 데이터 저장 요소는 상기 하부 전극과 상기 상부 전극 사이에 있음 -과;
    상기 상부 전극 위에 배치되며 상기 상부 전극과 직접 접촉하는 제2 비아로서, 상기 제2 비아는 비아 본체와 비아 라이너를 포함하고, 상기 비아 본체와 상기 비아 라이너는 상이한 도전성 재료이며, 상기 비아 라이너는 상기 비아 본체의 하측을 컵모양으로 받으며, 상기 비아 본체의 상부면으로부터 수직으로 오프셋된 상부면을 갖는 것인, 상기 제2 비아와;
    상기 제2 비아 위에 배치되며 상기 제2 비아와 직접 접촉하는 상측 배선을 포함하고,
    상기 비아 유전체 층은 하측 유전체 층, 및 상기 하측 유전체 층 위에 배치되며 상기 하측 유전체 층과 직접 접촉하는 상측 유전체 층을 포함하며, 상기 제1 비아는 상기 제1 비아의 양측에 한 쌍의 경사진(slanted) 측벽을 포함하고, 상기 제1 비아의 양측에 한 쌍의 수직 측벽을 포함하며, 상기 경사진 측벽의 상부 에지는 상기 제1 비아의 상부면에 있고, 상기 경사진 측벽의 하부 에지는 상기 하측 유전체 층과 상기 상측 유전체 층 사이의 계면에 있으며, 상기 수직 측벽의 상부 에지는 각각 상기 경사진 측벽의 하부 에지에 있고, 상기 수직 측벽의 하부 에지는 상기 제1 비아의 하부면에 있는 것인 집적 회로.
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