KR20210063528A - 자기 기억 소자 - Google Patents
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Abstract
본 발명에 따른 자기 기억 소자는 셀 영역 및 주변회로 영역을 포함하는 기판, 상기 셀 영역 상의 하부 콘택 플러그, 상기 하부 콘택 플러그 상의 정보 저장 구조체들 및 상기 주변회로 영역 상의 주변 배선 구조체를 포함할 수 있다. 상기 주변 배선 구조체는 상기 기판의 상면에 평행한 방향으로 연장되는 라인부, 및 상기 라인부로부터 상기 기판을 향하여 연장되는 콘택부들을 포함하고, 상기 콘택부들의 각각의 높이는 상기 하부 콘택 플러그들의 각각의 높이보다 작을 수 있다.
Description
본 발명은 자기 기억 소자에 대한 것으로, 보다 상세하게는 자기터널접합을 포함하는 자기 기억 소자에 대한 것이다.
전자 기기의 고속화 및/또는 저 소비전력화 등에 따라, 전기 기기에 포함되는 반도체 기억 소자의 고속화 및/또는 낮은 동작 전압 등에 대한 요구가 증가되고 있다. 이러한 요구들을 충족시키기 위하여, 반도체 기억 소자로서 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어서 차세대 반도체 기억 소자로 각광 받고 있다.
일반적으로, 자기 기억 소자는 자기터널접합 패턴(Magnetic tunnel junction pattern; MTJ)을 포함할 수 있다. 자기터널접합 패턴은 두 개의 자성체와 그 사이에 개재된 절연막을 포함할 수 있다. 두 자성체의 자화 방향들에 따라 자기터널접합 패턴의 저항 값이 달라질 수 있다. 예를 들면, 두 자성체의 자화 방향이 반평행한 경우에 자기터널접합 패턴은 큰 저항 값을 가질 수 있으며, 두 자성체의 자화 방향이 평행한 경우에 자기터널접합 패턴은 작은 저항 값을 가질 수 있다. 이러한 저항 값의 차이를 이용하여 데이터를 기입/판독할 수 있다.
전자 산업이 고도로 발전함에 따라, 자기 기억 소자에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 개선된 자기 기억 소자를 제공하는데 있다.
본 발명에 따른 자기 기억 소자는 셀 영역 및 주변회로 영역을 포함하는 기판, 상기 셀 영역 상의 하부 콘택 플러그, 상기 하부 콘택 플러그 상의 정보 저장 구조체들, 및 상기 주변회로 영역 상의 주변 배선 구조체를 포함하되, 상기 주변 배선 구조체는 상기 기판의 상면에 평행한 방향으로 연장되는 라인부, 및 상기 라인부로부터 상기 기판을 향하여 연장되는 콘택부들을 포함하고, 상기 콘택부들의 각각의 높이는 상기 하부 콘택 플러그들의 각각의 높이보다 작을 수 있다.
일부 실시예들에 따른 자기 기억 소자는 셀 영역 및 주변회로 영역을 포함하는 기판, 상기 셀 영역 및 상기 주변회로 영역 상의 식각 저지막, 상기 식각 저지막 상의 제1 하부 층간 절연막, 상기 셀 영역 상의 상기 제1 하부 층간 절연막 상에 제공되는 정보 저장 구조체, 상기 셀 영역 및 상기 주변회로 영역 상에 제공되고, 상기 정보 저장 구조체를 덮는 제1 상부 층간 절연막, 상기 정보 저장 구조체의 측면과 상기 제1 상부 층간 절연막 사이, 및 상기 셀 영역 상의 상기 제1 하부 층간 절연막의 상면과 상기 제1 상부 층간 절연막 사이에 개재되는 보호 절연막, 상기 주변회로 영역 상의, 상기 제1 상부 층간 절연막, 및 상기 제1 하부 층간 절연막을 관통하는 주변 배선 구조체를 포함하되, 상기 주변 배선 구조체는 상기 기판의 상면에 평행한 방향으로 연장되는 라인부, 및 상기 라인부로부터 상기 기판을 향하여 각각 연장되는 콘택부들을 포함하고, 상기 콘택부들은 이들 사이에 개재되는 절연 패턴에 의해 수평적으로 서로 이격되고, 상기 절연 패턴은 상기 제1 상부 층간 절연막, 및 상기 제1 하부 층간 절연막, 식각 저지막의 각각의 일부를 포함하고, 상기 셀 영역의 상기 제1 하부 층간 절연막 및 상기 제1 상부 층간 절연막은 리세스된 상면을 가지고, 상기 주변회로 영역 상의 상기 제1 하부 층간 절연막의 상면 및 상기 제1 상부 층간 절연막의 상면 사이의 거리는 상기 셀 영역 상의 상기 제1 하부 층간 절연막의 리세스된 상면 및 상기 제1 상부 층간 절연막의 리세스된 상면 사이의 이격거리의 최대값보다 작을 수 있다.
일부 실시예들에 따른 자기 기억 소자는 셀 영역 및 주변회로 영역을 포함하는 기판, 상기 셀 영역 및 상기 주변회로 영역 상의 제1 하부 층간 절연막, 상기 셀 영역 상의 상기 제1 하부 층간 절연막 상에 제공되는 정보 저장 구조체, 상기 셀 영역 및 상기 주변회로 영역 상에 제공되고, 상기 정보 저장 구조체를 덮는 제1 상부 층간 절연막, 상기 정보 저장 구조체의 측면과 상기 제1 상부 층간 절연막 사이, 및 상기 셀 영역 상의 상기 제1 하부 층간 절연막의 상면과 상기 제1 상부 층간 보호 절연막, 및 상기 주변회로 영역 상의, 상기 제1 상부 층간 절연막, 및 상기 제1 하부 층간 절연막을 관통하는 주변 배선 구조체를 포함하되, 상기 주변 배선 구조체는 상기 기판의 상면에 평행한 방향으로 연장되는 라인부, 및 상기 라인부로부터 상기 기판을 향하여 각각 연장되는 콘택부들을 포함하고, 상기 콘택부들은 이들 사이에 개재되는 절연 패턴에 의해 수평적으로 서로 이격되고, 상기 절연 패턴은 상기 제1 상부 층간 절연막, 및 상기 제1 하부 층간 절연막의 각각의 일부를 포함하고, 상기 제1 상부 층간 절연막의 상기 일부의 최상부의 레벨은 상기 콘택부를 사이에 두고 인접한 상기 제1 상부 층간 절연막의 상면보다 상기 제1 상부 층간 절연막의 하면에 더 가까울 수 있다.
본 발명의 개념에 따르면, 주변회로 영역 상의 관통 홀이 작은 종횡비를 가지도록 형성될 수 있다. 관통 홀은 작은 종횡비를 가질 수 있고, 그 내부에 도전막을 용이하게 채울 수 있는 구조를 가지도록 형성될 수 있다. 이 경우, 상기 관통 홀 내에 주변 배선 구조체를 형성하는 것이 용이할 수 있고, 상기 주변 배선 구조체 내에 발생될 수 있는 결함이 최소화될 수 있다. 따라서, 전기적 특성이 개선된 자기 기억 소자가 용이하게 제조될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 메모리 셀 어레이의 회로도이다.
도 2는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 3은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 평면도이다.
도 4는 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도이다.
도 5a 및 도 5b는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 자기터널접합 패턴의 예시들을 각각 나타내는 단면도들이다.
도 6 내지 도 13은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법을 나타내는 도면들로, 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 14는 본 발명의 일부 실시예들에 따른 자기 기억 소자를 나타내는 도면으로, 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도이다.
도 15는 본 발명의 일부 실시예들에 따른 자기 기억 소자를 나타내는 도면으로, 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도이다.
도 16 내지 도 20은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법을 나타내는 도면으로, 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도이다.
도 2는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 3은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 평면도이다.
도 4는 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도이다.
도 5a 및 도 5b는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 자기터널접합 패턴의 예시들을 각각 나타내는 단면도들이다.
도 6 내지 도 13은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법을 나타내는 도면들로, 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 14는 본 발명의 일부 실시예들에 따른 자기 기억 소자를 나타내는 도면으로, 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도이다.
도 15는 본 발명의 일부 실시예들에 따른 자기 기억 소자를 나타내는 도면으로, 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도이다.
도 16 내지 도 20은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법을 나타내는 도면으로, 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 메모리 셀 어레이의 회로도이고, 도 2는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 1 및 도 2를 참조하면, 메모리 셀 어레이(10)는 복수개의 워드 라인들(WL0~WL3), 복수개의 비트 라인들(BL0~BL3), 및 단위 메모리 셀들(MC)을 포함할 수 있다. 단위 메모리 셀들(MC)은 2차원적으로 또는 3차원적으로 배열될 수 있다. 비트 라인들(BL0~BL3)은 워드 라인들(WL0~WL3)에 교차할 수 있다. 단위 메모리 셀들(MC)의 각각은 워드라인들(WL0~WL3) 중 대응하는 워드 라인과 비트 라인들(BL0~BL3) 중 대응하는 비트 라인에 연결될 수 있다. 워드 라인들(WL0~WL3)의 각각은 복수개의 단위 메모리 셀들(MC)에 연결될 수 잇다. 하나의 워드 라인(WL)에 연결된 단위 메모리 셀들(MC)은 비트 라인들(BL0~BL3)에 각각 연결될 수 있고, 하나의 비트 라인(BL)에 연결된 단위 메모리 셀들(MC)의 각각은 워드 라인들(WL0~WL3)에 각각 연결될 수 있다. 워드 라인(WL)에 연결된 단위 메모리 셀들(MC)의 각각은 비트 라인들(BL0~BL3)의 각각에 의해 읽기 및 쓰기 회로에 연결될 수 있다.
메모리 셀들(MC)의 각각은 메모리 요소(ME, memory element) 및 선택 요소(SE, select element)를 포함할 수 있다. 메모리 요소(ME)는 비트 라인(BL) 과 선택 요소(SE)사이에 연결될 수 있고, 선택 요소(SE)는 메모리 요소(ME)와 워드 라인(WL) 사이에 연결될 수 있다. 메모리 요소(ME)는 이에 인가되는 전기적 펄스 에 의해 두가지 저항 상태로 스위칭 될 수 있는 가변 저항 소자일 수 있다. 메모리 요소(ME)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화할 수 있는 박막 구조를 가지도록 형성될 수 있다. 메모리 요소(ME)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 한나의 반강자성 물질을 포함할 수 있다. 선택 요소(SE)는 메모리 요소(ME)를 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 일 예로 선택 요소(SE)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과트랜지스터 및 피모스 전계효과트랜지스터 중의 하나일 수 있다. 선택 요소(SE)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터로 구성되는 경우, 추가적인 배선(미도시)이 선택 요소(SE)에 연결될 수 있다.
메모리 요소(ME)는 자기터널접합(MTJ)을 포함할 수 있다. 자기터널접합(MTJ)는 제1 자성 패턴(MP1), 제2 자성 패턴(MP2), 및 이들 사이의 터널 배리어 패턴(TBp)을 포함할 수 있다.
도 3은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 평면도이다. 도 4는 도 3의 I-I' 및 II-II'에 따른 단면도이다. 도 5a 및 도 5b는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 자기터널 접합 패턴의 예시들을 각각 나타내는 단면도들이다.
도 3 및 도 4를 참조하면, 기판(100)은 셀 영역(CR) 및 주변회로 영역(PR)을 포함할 수 있다. 셀 영역(CR)은 메모리 셀들이 제공되는 기판(100)의 일 영역일 수 있고, 주변회로 영역(PR)은 메모리 셀들을 구동하기 위한 주변회로가 제공되는 기판(100)의 다른 영역일 수 있다.
기판(100) 상에 제1 하부 층간 절연막(106), 제2 하부 층간 절연막(102) 및 제1 식각 저지막(104)이 제공될 수 있다. 제2 하부 층간 절연막(102)는 기판(100)과 제1 하부 층간 절연막(106) 사이에 제공될 수 있고, 제1 식각 저지막(104)은 제1 하부 층간 절연막(106) 및 제2 하부 층간 절연막(102) 사이에 개재될 수 있다.
제1 하부 층간 절연막(106), 제2 하부 층간 절연막(102), 및 제1 식각 저지막(104)의 각각은 기판(100)의 셀 영역(CR) 및 주변회로 영역(PR)을 덮을 수 있다.
기판(100)은 실리콘(Si), 절연체 상의 실리콘(SOI), 실리콘게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 반도체 기판일 수 있다. 제1 하부 층간 절연막(106) 및 제2 하부 층간 절연막(102)의 각각은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 제1 하부 층간 절연막(106) 및 제2 하부 층간 절연막(102)의 각각은 일 예로 TEOS(TETRAETHYL ORTHOSILICATE)를 포함할 수 있다. 제1 식각 저지막(104)은 제1 및 제2 하부 층간 절연막들(106, 102)과 다른 물질을 포함할 수 있다. 제1 식각 저지막(104)은 제1 및 제2 하부 층간 절연막들(106, 102)에 대하여 식각 선택성을 가지는 물질을 포함할 수 있다. 제1 식각 저지막(104)은 질화물(일 예로, 실리콘탄소질화물)을 포함할 수 있다.
기판(100)의 셀 영역(CR) 상에 선택 소자들(미도시)이 제공될 수 있다. 선택 소자들은 전계효과 트랜지스터들이거나 다이오드들일 수 있다. 선택 소자들은 도 2의 워드 라인(WL)에 연결될 수 있다. 제2 하부 층간 절연막(102)은 선택 소자들을 덮도록 제공될 수 있다. 기판(100)의 셀 영역(CR) 및 영역(PR) 상에 각각 제1 하부 콘택 플러그들(110)과 주변 도전 패턴들(111)이 제공될 수 있다. 제1 하부 콘택 플러들(110) 및 주변 도전 패턴들(111)은 각각 도핑된 반도체 물질(ex: 도핑된 실리콘), 금속(ex: 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex: 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속 반도체 화합물(ex: 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 셀 영역(CR) 상의 하부 도전 패턴(CR)들의 적어도 일부는 워드 라인(미도시)에 연결될 수 있다.
기판(100)의 셀 영역(CR) 상에 제2 하부 콘택 플러그들(120)이 제공될 수 있다. 제2 하부 콘택 플러그들(120)의 각각은 제1 하부 층간 절연막(106), 제1 식각 저지막(104)을 관통하고, 제1 하부 콘택 플러그(110)에 의해 선택 소자들 중 대응하는 하나의 일 단자에 연결될 수 있다. 제2 하부 콘택 플러그들(120)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
기판(100)의 셀 영역(CR) 상에 정보 저장 구조체들(DS)이 제공될 수 있다. 정보 저장 구조체들(DS)은 평면적 관점에서, 제1 방향(D1) 및 제1 방향(D1)과 교차하는 제2 방향(D2)를 따라 이차원적으로 배열될 수 있다. 정보 저장 구조체들(DS)은 셀 영역(CR)의 제1 하부 층간 절연막(106) 상에 제공될 수 있고 제2 하부 콘택 플러그들(120)에 각각 연결될 수 있다. 정보 저장 구조체들(DS)의 각각은 자기터널접합 패턴(MTJ), 제2 하부 콘택 플러그들(120)의 각각과 자기터널접합 패턴(MTJ) 사이의 하부 전극(BE), 및 자기터널접합 패턴(MTJ)을 사이에 두고 하부 전극(BE)으로부터 이격되는 상부 전극(TE)을 포함할 수 있다. 자기터널접합 패턴(MTJ)은 하부 전극(BE)과 상부 전극(TE) 사이에 제공될 수 있다. 하부 전극(BE)은 제2 하부 콘택 플러그들(120)의 각각과 접할 수 있다. 하부 전극(BE)은 일 예로 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈륨 질화물)을 포함할 수 있다. 상부 전극(TE)은 금속(일 예로, Ta, W, Ru, Ir 등) 및 도전성 금속 질화물(일 예로, TiN) 중 적어도 하나를 포함할 수 있다.
자기터널접합 패턴(MTJ)은 제1 자성 패턴(MP1), 제2 자성 패턴(MP2), 및 이들 사이의 터널 배리어 패턴(TBP)을 포함할 수 있다. 제1 자성 패턴(MP1)는 하부 전극(BE)과 터널 배리어 패턴(TBP) 사이에 제공될 수 있고, 제2 자성 패턴(MP2)은 상부 전극(TE)과 터널 배리어 패턴(TBP) 사이에 제공될 수 있다. 터널 배리어 패턴(TBP)은 일 예로, 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중에서 적어도 하나를 포함할 수 있다. 제1 자성 패턴(MP1) 및 상기 제2 자성 패턴(MP2)의 각각은 적어도 하나의 자성층을 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 제1 자성 패턴(MP1)는 일 방향으로 고정된 자화방향(m1)을 갖는 기준층을 포함할 수 있고, 제2 자성 패턴(MP2)은 상기 기준층의 상기 자화방향(m1)에 평행 또는 반평행하게 변경 가능한 자화방향(m2)을 갖는 자유층을 포함할 수 있다. 도 5a 및 도 5b는 상기 제1 자성 패턴(MP1)이 기준층을 포함하고 제2 자성 패턴(MP2)이 상기 자유층을 포함하는 경우를 예로서 개시하나, 본 발명의 개념은 이에 한정되지 않는다. 도 5a 및 도 5b에 도시된 바와 달리, 제1 자성 패턴(MP1)이 자유층을 포함하고 제2 자성 패턴(MP2)이 상기 기준층을 포함할 수도 있다.
일 예로, 도 5a에 도시된 바와 같이, 자화방향들(m1, m2)은 터널 배리어 패턴(TBP)과 제1 자성 패턴(MP1)의 계면에 실질적으로 평행할 수 있다. 이 경우, 기준층 및 자유층의 각각은 강자성 물질을 포함할 수 있다. 기준층은 상기 강자성 물질의 자화방향을 고정시키기 위한 반강자성 물질을 더 포함할 수 있다.
다른 예로, 도 5b에 도시된 바와 같이, 자화방향들(m1, m2)은 터널 배리어 패턴(TBP)과 제1 자성 패턴(MP1)의 계면에 실질적으로 수직할 수 있다. 이 경우, 기준층 및 상기 자유층의 각각은 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 일 예로, 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 기준층은 상기 자유층에 비하여 두껍거나, 상기 기준층의 보자력이 상기 자유층의 보자력 보다 클 수 있다.
도 3 및 도 4를 다시 참조하면, 셀 영역(CR) 상의 제1 하부 층간 절연막(106)은 정보 저장 구조체들(DS) 사이에서 기판(100)을 향하여 리세스된 상면(106R)을 가질 수 있다. 셀 영역(CR) 상의 제1 하부 층간 절연막(106)의 리세스된 상면(106R)의 레벨은 주변회로 영역(PR) 상의 제1 하부 층간 절연막(106)의 상면(106U)의 레벨보다 높을 수 있다.
정보 저장 구조체들(DS)의 각각의 측면 상에 제공되는 제1 부분(108A) 및 제1 하부 층간 절연막(106)의 리세스된 상면(106) 상의 제2 부분(108B)을 포함하는 보호 절연막(108)이 제공될 수 있다.
보호 절연막(108)의 제1 부분(108A)은, 평면적 관점에서, 정보 저장 구조체들(DS)의 각각의 측면을 둘러쌀 수 있다. 제1 부분(108A)은 하부 전극(BE), 자기터널 접합 패턴(MTJ), 및 상부 전극(TE)의 측면들을 덮을 수 있고, 평면적 관점에서, 상기 하부 전극(BE), 자기터널접합 패턴(MTJ), 및 상부 전극(TE)의 측면들을 둘러쌀 수 있다.
보호 절연막(108)의 제1 부분(108A)의 두께는 제2 부분(108B)의 두께보다 더 클 수 있다. 보호 절연막(108)은 주변회로 영역(PR) 상의 제1 하부 층간 절연막(106) 상의 상면(106U) 상에 제공되지 않을 수 있다. 또는 보호 절연막(108)은 주변 회로 영역(PR) 상의 제1 하부 층간 절연막(106) 상의 상면(106U) 상으로 연장될 수 있고, 그 두께는 보호 절연막(108)의 제1 부분(108A)의 두께 이하일 수 있다.
제1 상부 층간 절연막(112)이 제1 하부 층간 절연막(106) 상에 제공될 수 있고, 기판(100)의 셀 영역(CR) 및 주변회로 영역(PR)을 덮을 수 있다. 제1 상부 층간 절연막(112)은 셀 영역(CR) 상의 제1 하부 층간 절연막(106) 상에 제공되어 정보 저장 구조체들(DS)을 덮을 수 있고, 주변회로 영역(PR) 상의 제1 하부 층간 절연막(106)을 덮을 수 있다. 보호 절연막(108)은 정보 저장 구조체들(DS)의 각각의 측면과 제1 상부 층간 절연막(112) 사이 및 셀 영역(CR) 상의 제1 하부 층간 절연막(106)의 리세스된 상면(106R)과 제1 상부 층간 절연막(112) 사이에 개재될 수 있다.
제1 상부 층간 절연막(112)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 보호 절연막(108)은 제1 상부 층간 절연막(112) 및 제1 하부 층간 절연막(106)과 다른 물질을 포함할 수 있다. 보호 절연막(108)은 제1 상부 층간 절연막(112) 및 제1 하부 층간 절연막(106)에 대하여 식각 선택성을 가지는 물질을 포함할 수 있다. 보호 절연막(108)은 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다.
주변 회로 영역(PR) 상의 제1 하부 층간 절연막(106)의 상면(106U) 및 제1 상부 층간 절연막(112)의 상면(112U)의 상면 사이의 거리(T1)는 셀 영역(CR) 상의 제1 하부 층간 절연막(106)의 리세스된 상면(106R) 및 수직으로 인접하는 제1 상부 층간 절연막(112)의 리세스된 상면(112R) 사이의 이격거리의 최대값(T2)보다 작을 수 있다. 이는 셀 영역(CR) 상의 제1 하부 층간 절연막(106) 및 제1 상부 층간 절연막(112) 사이에는 보호 절연막(108)이 개재됨과 달리 주변 회로 영역(PR) 상의 제1 하부 층간 절연막(106) 및 제1 상부 층간 절연막(112) 사이에는 보호 절연막(108)이 개재되지 않기 때문일 수 있다. 주변 회로 영역(PR) 상의 보호 절연막(108)이 잔존하는 경우에는, 주변 회로 영역(PR) 상의 제1 하부 층간 절연막(106)의 상면(106U) 및 제1 상부 층간 절연막(112)의 상면(112U)의 상면 사이의 거리(T1)는 셀 영역(CR) 상의 제1 하부 층간 절연막(106)의 리세스된 상면(106R) 및 수직으로 인접하는 제1 상부 층간 절연막(112)의 리세스된 상면(112R) 사이의 이격거리의 최대값(T2)과 실질적으로 동일할 수 있다.
제2 상부 층간 절연막(116)이 제1 상부 층간 절연막(112) 상에 제공될 수 있고, 제2 식각 저지막(114)이 제1 상부 층간 절연막(112)과 제2 상부 층간 절연막(116) 사이에 개재될 수 있다. 제2 식각 저지막(114) 및 제2 상부 층간 절연막(116)의 각각은 기판(100)의 셀 영역(CR) 및 주변회로 영역(PR)을 덮을 수 있다. 제2 상부 층간 절연막(116)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 제2 식각 저지막(114)은 제1 및 제2 상부 층간 절연막들(112, 116)과 다른 물질을 포함할 수 있다. 제2 식각 저지막(114)은 제1 및 제2 상부 층간 절연막들(112,116)에 대하여 식각 선택성을 가지는 물질을 포함할 수 있다. 제2 식각 저지막(114)은 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다. 제2 식각 저지막(114)은 보호 절연막(108) 또는 제1 식각 저지막(104)과 동일한 물질을 포함할 수 있다.
기판(100)의 셀 영역(CR) 상에 셀 배선 구조체들(130)이 제공될 수 있다. 셀 배선 구조체들(130)의 각각은 제2 상부 층간 절연막(116) 및 제2 식각 저지막(114)를 관통하여 정보 저장 구조체들(DS) 중 대응하는 정보 저장 구조체들(DS)에 연결될 수 있다. 셀 배선 구조체들(130)의 각각은 제1 방향(D1)으로 배열된 정보 저장 구조체들(DS)에 공통적으로 연결될 수 있다. 셀 배선 구조체들(130)은 금속(일 예로, 구리)를 포함할 수 있다. 셀 배선 구조체(130)의 상면 및 제2 상부 층간 절연막(116)의 상면은 실질적으로 공면을 이룰 수 있다. 셀 배선 구조체(130)은 도 2의 비트라인(BL)에 대응될 수 있다.
기판(100)의 주변회로 영역(PR) 상에 주변 배선 구조체(140)는 주변 회로 영역(PR) 상의 제2 상부 층간 절연막(116), 제2 식각 저지막(114), 제1 상부 층간 절연막(112), 제1 하부 층간 절연막(106), 제1 식각 저지막(104)을 관통하여 주변 도전 패턴들(111)에 연결될 수 있다.
주변 배선 구조체(140)는 기판(100)의 상면(100U)에 평행한 방향(일 예로, 제1 방향(D1))으로 연장되는 라인부(144), 및 라인부(144)로부터 기판(100)을 향하여 각각 연장되는 콘택부들(146)을 포함할 수 있다. 콘택부들(146)은 이들 사이에 개재되는 절연 패턴(INP)에 의해 수평적으로 서로 이격될 수 있다. 콘택부들(146)은 주변 도전 패턴들(111)에 각각 연결될 수 있고, 라인부(144)는 콘택부들(146)에 공통적으로 연결될 수 있다. 라인부(144) 및 콘택부들(146)은 경계면 없이 서로 접하는 일체(one body)일 수 있다.
라인부(144)는 주변회로 영역(PR) 상의 제2 상부 층간 절연막(116) 및 제2 식각 저지막(114)을 관통할 수 있고, 제1 상부 층간 절연막(112)의 상부를 관통할 수 있다. 콘택부들(146)의 각각은 주변회로 영역(PR) 상의 제1 상부 층간 절연막(112)의 하부, 및 제1 하부 층간 절연막(106)을 관통할 수 있다. 절연 패턴(INP)은 제1 상부 층간 절연 패턴(112P), 제1 하부 층간 절연 패턴(106P), 제1 식각 저지 패턴(104P)을 포함할 수 있다.
제1 상부 층간 절연 패턴(112P), 제1 하부 층간 절연 패턴(106P) 및 제1 식각 저지 패턴(104P)의 각각은 후술할 식각 공정 후에 잔여하는 제1 상부 층간 절연막(112), 제1 하부 층간 절연막(106), 및 제1 식각 저지막(104)의 일부일 수 있다.
절연 패턴(INP)의 최상부(112T)의 레벨은 주변회로 영역(PR) 상의 제1 상부 층간 절연막(112) 내에 위치할 수 있다. 절연 패턴(INP)의 최상(112T)부는 제1 상부 층간 절연막(112)의 상면(112U)보다 제1 상부 층간 절연막(112)의 하면(112B)에 더 가까이 위치할 수 있다. 절연 패턴(INP)의 최상부(112T)의 레벨은 콘택부(146)의 최상부의 레벨과 대응될 수 있다.
콘택부들(146)의 각각은 기판(100)의 상면(100U)에 평행한 제1 방향(D1)에 따른 폭(146W)을 가질 수 있다. 콘택부들(146)의 각각의 폭(146W)은 기판(100)의 상면으로부터 수직 방향으로 멀어질수록 증가할 수 있다.
콘택부들(146)의 각각은 일 단면적 관점에서 제1 측면(S1) 및 제1 측면(S1)과 마주하는 제2 측면(S2)를 가질 수 있다.
제2 측면(S2)의 기울기는 기판(100)의 상면(100U)으로부터 멀어지는 제3 방향(D3)을 따라서 점차 작아질 수 있다. 일 예로 제2 측면(S2)은 라운드진(rounded) 형태일 수 있다.
콘택부들(146) 각각의 종횡비(aspect ratio)는 1:1.5 이하일 수 있다. 콘택부들(146)의 종횡비는 콘택부들(146) 각각의 하면의 폭(W1) 대비 콘택부들(146)의 높이(H1)에 비에 해당할 수 있다. 콘택부들(146)의 높이(H1)는 절연 패턴(INP)의 두께에 해당할 수 있다. 콘택부들(146)의 높이(H1)는 셀 영역(CR)의 제2 하부 콘택 플러그들(120)의 높이(H2)보다 작을 수 있다.
인접하는 두개의 콘택부들(146)의 제2 측면들(S2)은 이어져서 아치 형태를 이룰 수 있다. 즉, 절연 패턴(INP)의 측면 및 상면은 아치 형태를 가질 수 있다.
주변 배선 구조체(140)의 상면(즉, 라인부(144)의 상면) 및 제2 상부 층간 절연막(116)의 상면과 실질적으로 공면을 이룰 수 있다. 라인부(144) 및 콘택부들(146)은 셀 도전 라인(140)과 동일한 물질을 포함할 수 있다. 라인부(144) 및 콘택부들(146)은 금속(일 예로, 구리)을 포함할 수 있다.
도 6 내지 도 13은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법을 나타내는 도면들로, 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 3, 도 4, 도 5a, 및 도 5b를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 자기 기억 소자와 중복되는 설명은 생략한다.
도 6을 참조하면, 기판(100)이 제공될 수 있다. 기판(100)은 셀 영역(CR) 및 주변회로 영역(PR)을 포함할 수 있다. 선택 소자들(미도시)이 기판(100)의 셀 영역(CR) 상에 형성될 수 있다.
기판(100) 상에 제2 하부 층간 절연막(102)이 기판(100)의 셀 영역(CR) 및 주변회로 영역(PR)을 덮도록 형성될 수 있고, 제2 하부 층간 절연막(102)은 선택 소자들을 덮을 수 있다.
제1 하부 콘택 플러그들(110)과 주변 도전 패턴들(111)이 기판(100)의 셀 영역(100) 미 및 주변 회로 영역(PR) 상에 각각 형성될 수 있다. 제1 하부 콘택 플러그들(110) 및 주변 도전 패턴들(111)의 상면은 제2 하부 층간 절연막(102)의 상면과 실질적으로 공면을 이룰 수 있다.
제1 식각 저지막(104) 및 제1 하부 층간 절연막(106)이 기판(100)의 셀 영역(CR) 및 주변회로 영역(PR) 상에 형성될 수 있다. 제1 하부 층간 절연막(106), 및 제1 식각 저지막(104)의 각각은 제2 하부 층간 절연막(102) 상에 차례로 형성되어 제1 하부 콘택 플러그들(110) 및 주변 도전 패턴들(111)의 상면들을 덮을 수 있다.
기판(100)의 셀 영역(CR) 상에 제2 하부 콘택 플러그들(120)이 형성될 수 있다. 상기 제2 하부 콘택 플러그들(120)의 각각은 상기 제1 하부 층간 절연막(106), 상기 제1 식각 저지막(104), 및 상기 제2 하부 층간 절연막(102)을 관통하여 상기 선택 소자들 중 대응하는 하나의 일 단자에 연결될 수 있다.
제1 하부 층간 절연막(106) 상에 하부 전극막(BEL) 및 자기터널접합막(MTJL)이 차례로 형성될 수 있다. 하부 전극막(BEL) 및 자기터널접합막(MTJL)의 각각은 기판(100)의 셀 영역(CR) 및 주변회로 영역(PR)을 덮도록 형성될 수 있다. 하부 전극막(BEL)은 일 예로, 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈륨 질화물)을 포함할 수 있다. 하부 전극막(BEL)은 스퍼터링, 화학 기상 증착, 원자층증착 공정 등으로 형성될 수 있다. 자기터널접합 막(MTJL)은 상기 하부 전극막(BEL) 상에 차례로 적층되는 제1 자성막(ML1), 터널 배리어막(TBL), 및 제2 자성막(ML2)을 포함할 수 있다. 제1 자성막(ML1) 및 제2 자성막(ML2)의 각각은 적어도 하나의 자성층을 포함할 수 있다. 제1 자성막(ML1) 및 제2 자성막(ML2) 중 하나는 일 방향으로 고정된 자화방향을 갖는 기준층을 포함할 수 있고, 제1 자성막(ML1) 및 상기 제2 자성막(ML2) 중 다른 하나는 변경 가능한 자화방향을 갖는 자유층을 포함할 수 있다. 기준층 및 자유층을 구성하는 구체적인 물질은, 도 5a 및 도 5b를 참조하여 설명한 바와 같다. 터널 배리어막(TBL)은 일 예로, 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중에서 적어도 하나를 포함할 수 있다. 제1 자성막(ML1), 터널 배리어막(TBL), 및 제2 자성막(ML2)의 각각은 스퍼터링, 화학기상증착, 또는 원자층 증착 공정 등으로 형성될 수 있다.
도전성 마스크 패턴들(170)이 셀 영역(CR) 상의 자기터널접합막(MTJL) 상에 형성될 수 있다. 도전성 마스크 패턴들(170)은 후술할 자기터널접합 패턴들이 형성될 영역을 정의할 수 있다. 도전성 마스크 패턴들(170)은 금속(일 예로, Ta, W, Ru, Ir 등) 및 도전성 금속 질화물(일 예로, TiN) 중 적어도 하나를 포함할 수 있다.
도 7을 참조하면 도전성 마스크 패턴들(170)을 식각 마스크로 이용하여, 자기터널접합 막(MTJL) 및 하부 전극막(BEL)이 차례로 식각될 수 있다. 이에 따라, 셀 영역(CR) 상의 하부 층간 절연막(106) 상에 자기터널접합 패턴들(MTJ) 및 하부 전극들(BE)이 형성될 수 있다. 자기터널접합 막(MTJL)을 식각하는 것은 도전성 마스크 패턴들(170)을 식각 마스크로 이용하여 제2 자성막(ML2), 터널 배리어막(TBL), 및 제1 자성막(ML1)을 순차로 식각하는 것을 포함할 수 있다. 제2 자성막(ML2), 터널 배리어막(TBL), 및 제1 자성막(ML1)이 식각되어 제2 자성 패턴(MP2), 터널 배리어 패턴(TBP), 및 제1 자성 패턴(MP1)이 각각 형성될 수 있다.
자기터널접합 막(MTJL) 및 하부 전극막(BEL)을 식각하는 식각공정은 일 예로, 이온 빔을 이용하는 이온 빔 식각공정일 수 있다. 이온 빔은 불활성 이온을 포함할 수 있다. 식각 공정에 의해 자기터널접합패턴들(MTJ) 사이의 제1 하부 층간 절연막(106)의 상부가 리세스될 수 있다. 이에 따라 셀 영역(CR) 상의 제 하부 층간 절연막(106)은 자기터널접합 패턴들(MTJ) 사이에서 기판(100)을 향하여 리세스된 상면(106R)을 가질 수 있다. 리세스된 상면(106R)은 주변회로 영역(PR) 상의 제1 하부 층간 절연막(106)의 상면(106U)보다 기판(100)으로부터 더 높은 위치에 위치할 수 있다. 주변회로 영역(PR) 상의 제1 하부 층간 절연막(106)의 상면(106U)은 셀 영역(CR) 상의 제1 하부 층간 절연막(106)의 리세스된 상면(106R)보다 기판(100)의 상면(100U)으로부터 낮은 높이에 위치할 수 있다. 이는, 셀 영역(CR) 상에 형성되는 자기터널접합 패턴들(MTJ)에 의한 쉐도잉(shadowing) 효과 때문일 수 있다. 이에 따라, 이온 빔 에칭 공정 중에, 주변회로 영역(PR) 상의 제1 하부 층간 절연막(106)은 셀 영역(CR) 상의 제1 식각 저지막(130) 보다 많이 제거될 수 있다.
식각 공정후에 도전성 마스크 패턴(170)의 각각의 적어도 일부가 자기터널접합 패턴들(MTJ)의 각각 상에 남을 수 있다. 도전성 마스크 패턴들(170)의 각각은 상부 전극(TE)으로 기능할 수 있다. 이하에서 도전성 마스크 패턴들(170)은 상부 전극들(TE)로 지칭될 수 있다. 상부 전극들(TE)의 각각, 자기터널접합 패턴들(MTJ)의 각각, 및 하부 전극들(BE)의 각각은 정보 저장 구조체(DS)를 구성할 수 있다.
도 8을 참조하면, 보호 절연막(108)이 제1 하부 층간 절연막(106) 상에 형성되어 복수의 정보 저장 구조체들(DS)을 덮을 수 있다. 보호 절연막(108)은 정보 저장 구초제(DS)의 상면 및 측면을 컨포멀하게 덮도록 형성될 수 있고, 복수의 정보 저장 구조체들(DS) 사이에서 제1 하부 층간 절연막(106)의 리세스된 상면(106R)을 따라 연장될 수 있다. 보호 절연막(108)은 주변회로 영역(PR) 상의 상기 제1 하부 층간 절연막(106)의 상면(106U)을 따라 연장될 수 있다.
도 9를 참조하면, 주변회로 영역(PR) 상의 보호 절연막(108)이 선택적으로 제거될 수 있다. 주변회로 영역(PR) 상의 보호 절연막(108)이 제거되는 과정은 셀 회로 영역(CR) 및 주변회로 영역(PR) 상의 보호 절연막(108)의 에치 백(etch back)공정을 포함할 수 있다. 에치 백 공정은 별도의 마스크 패턴을 이용하지 않고 수행될 수 있다.
주변회로 영역(PR) 상의 보호 절연막(108)이 제거됨에 따라, 주변회로 영역(PR) 상의 제1 제1 식각 저지막(106)의 상면(106U)이 노출될 수 있다. 이에 반해, 셀 영역(CR) 상의 제1 제1 식각 저지막(106)의 상면은 잔존하는 보호 절연막(108)에 의하여 덮여있을 수 있다. 다른 실시예에 있어서는 주변회로 영역(PR) 상의 보호 절연막(108)이 완전히 제거되지 않고 일부 잔존할 수 있다.
에치 백 공정에 의해서, 셀 회로 영역(CR) 상의 정보 저장 구조체(DS)의 측면을 덮는 보호 절연막(108A)의 두께는 정보 저장 구조체(DS)의 상면 및 제1 하부 층간 절연막(106)의 상면(106U)을 덮는 보호 절연막(108B)의 두께보다 더 두꺼울 수 있다.
도 10을 참조하면 제1 상부 층간 절연막(112)이 보호 절연막(108) 상에 형성되어 복수의 정보 저장 구조체들(DS) 사이의 공간을 채울 수 있다. 제1 상부 층간 절연막(112)은 주변회로 영역(PR) 상의 제1 하부 층간 절연막(106)을 덮을 수 있다. 제2 식각 저지막(114) 및 제2 상부 층간 절연막(116)이 제1 상부 층간 절연막(112) 상에 차례로 형성될 수 있다.
제1 및 제2 하부 층간 절연막들(106, 102), 제1 및 제2 상부 층간 절연막들(112, 116), 제1 식각 저지막(104), 보호 절연막(108) 및 제2 식각 저지막(114)의 각각은 화학기상증착, 물리기상증착 또는 원자층 증착 공정 등을 수행하여 형성될 수 있다.
예비 홀들(PH)이 기판(100)의 주변회로 영역(PR) 상에 형성될 수 있다. 예비 홀들(PH)의 각각은 제2 상부 층간 절연막(116), 제2 식각 저지막(114), 제2 식각 저지막(114), 제1 상부 층간 절연막(112) 및 제1 하부 층간 절연막(106)을 관통하여 제1 식각 저지막(104)의 상면을 노출할 수 있다. 예비 홀들(H)을 형성하는 것은, 제2 상부 층간 절연막(116) 상에 예비 홀들(PH)이 형성될 영역을 정의하는 개구부들을 갖는 마스크 패턴(미도시)을 형성하는 것, 및 마스크 패턴을 식각 마스크로 이용하여 제2 상부 층간 절연막(116), 제2 식각 저지막(114), 제1 상부 층간 절연막(112), 및 제1 하부 층간 절연막(106)을 순차로 식각하는 것을 포함할 수 있다. 이후 마스크 패턴은 제거될 수 있다.
도 11을 참조하면, 희생막(172)이 제2 상부 층간 절연막(116) 상에 형성되어 예비 홀들(PH)을 채울 수 있다. 희생막(172)은 셀 영역(CR) 및 주변회로 영역(PR) 상의 제2 상부 층간 절연막(116)을 덮을 수 있다. 희생막(172)은 일 예로 탄소 함유 물질을 포함할 수 있다.
희생막(172) 상에 마스크 막(180)이 형성될 수 잇다. 마스크 막(180)은 셀 영역(180)은 셀 영역(CR) 상의 희생막(172)이 상면을 노출하는 셀 개구부(182), 및 주변회로 영역(PR) 상의 희생막(172)의 상면을 노출하는 주변 개구부(184)를 포함할 수 있다. 셀 개개부(182)는 후술할 셀 도전 라인이 형성될 영역을 정의할 수 있고, 주변 개구부(184)는 후술될 주변 배선 구조체가 형성될 영역을 정의할 수 있다. 주변 개구부(184)는 평면적 관점에서 예비 홀들(PH)과 중첩할 수 있다. 마스크 막(180)은 희생막(172), 제1 및 제2 상부 층간 절연막들(112, 116), 제2 식각 저지막(114), 보호 절연막(108) 제1 하부 층간 절연막(106) 및 제1 식각 저지막(104)에 대해서 식각 선택성을 가지는 물질을 포함할 수 있다. 마스크 막(180)은 포토 레지스트 물질을 포함하거나, 산화물, 질화물, 및 산질화물 중 적어도 하나를 포함할 수 있다.
도 12를 참조하면, 마스크 막(180)을 식각 마스크로 이용하는 제1 식각 공정이 수행될 수 있다. 셀 영역(CR) 상의 희생막(172) 및 제2 상부 층간 절연막(116)이 제1 식각 공정에 의해 패터닝 될 수 있고, 이에 따라 제2 상부 층간 절연막(116) 내에 셀 트렌치(192)가 형성될 수 있다. 셀 영역(CR) 상의 제2 식각 저지막(114)이 제1 식각공정에 의해 패터닝될 수 있고, 이에 따라 셀 트렌치(192)는 제2 식각 저지막(114) 내로 연장될 수 있다. 제1 식각 공정은 셀 영역(CR) 상의 보호 절연막(108)의 상면을 노출할 수 있다. 셀 트렌치(192)는 기판(100)의 상면의 상면(100U)에 평행한 방향(일 예로 제1 방향(D1))으로 연장될 수 있다.
주변회로 영역(PR) 상의 희생막(172), 제2 상부 층간 절연막(116), 제2 식각 저지막(114), 제1 상부 층간 절연막(112), 제1 하부 층간 절연막(112), 보호 절연막(108), 및 제1 하부 층간 절연막(106)이 제1 식각 공정에 의해서 패터닝 될 수 있다.
이에 따라 주변 회로 영역(PR) 상에 제2 상부 층간 절연막(116), 제2 식각 저지막(114), 제1 상부 층간 절연막(112), 및 제1 하부 층간 절연막(106)을 관통하는 관통 홀(194)이 형성될 수 있다. 관통 홀(194)은 기판(100)의 상면(100U)에 평행한 방향(일 예로, 제1 방향(D1)으로 연장되는 주변 트렌치(196) 및 주변 트렌치(196)으로부터 기판(100)을 향하여 각각 연장되는 콘택 홀들(198)을 포함할 수 있다. 콘택 홀들(198)은 수평적으로 서로 이격될 수 있고, 주변 트렌치(196)는 콘택 홀들(198)에 공통적으로 연결될 수 있다. 주변 트렌치(196)는 제2 상부 층간 절연막(116) 및 제2 식각 저지막(114)을 관통할 수 있고, 제1 상부 층간 절연막(112)의 상부를 관통할 수 있다. 콘택 홀들(198)의 각각은 제1 상부 층간 절연막(112)의 하부, 제1 하부 층간 절연막(106)을 관통할 수 있다. 제1 식각 공정은 주변 회로 영역(PR) 상의 제1 식각 저지막(104)이 노출될때까지 수해오딜 수 있다. 이에 따라 콘택 홀들(198)의 각각은 제1 식각 저지막(104)의 상면을 노출할 수 있다.
도 12를 참조하면, 제1 식각 공정동안 희생막(172)의 식각 속도는 제2 상부 층간 절연막(116), 제2 식각 저지막(114) 제1 상부 층간 절연막(112) 보호 절연막(108), 및 제1 하부 층간 절연막(106)의 각각의 식각 속도보다 클 수 있다. 희생막(172)이 제1 식각 공정에 의해 식각됨에 따라서 셀 영역(CR) 및 주변회로 영역(PR) 상의 제2 상부 층간 절연막(116)의 상면이 제1 식각 공정동안 노출될 수 있다. 더하여 예비 홀들(PH)을 채우는 희생막(172)이 제1 식각 공정에 의해 식각됨에 따라서 주변 회로 영역(PR) 상의 제1 상부 층간 절연막(112), 보호 절연막(108), 제1 하부 층간 절연막(106)의 측면들이 제1 식각공정동안 노출 수 있다.
즉, 셀 영역(CR) 상에서는 제2 상부 층간 절연막(116)의 상면만 제1 식각 공정의 식각 소스에 제한적으로 노출됨에 반해, 주변회로 영역(PR) 상에서는 제2 상부 층간 절연막(116)의 상면, 제2 상부 층간 절연막(116), 제2 식각 저지막(114), 제1 상부 층간 절연막(112), 보호 절연막(108) 및 제1 하부 층간 절연막(106)의 측면들이 제1 식각 공정의 식각 소스에 충분히 노출될 수 있다.
이 경우 셀 영역(CR) 상의 제2 상부 층간 절연막(116) 및 제2 식각 저지막(114)이 제1 식각 공정에 의해서 식각되는 동안 주변회로 영역(PR) 상의 제2 상부 층간 절연막(116), 제2 식각 저지막(114), 제1 상부 층간 절연막(112), 제1 하부 층간 절연막(106)이 제1 식각 공정에 의해서 식각될 수 있다.
보호절연막(108)의 식각 속도는 제1 하부 층간 절연막(106)의 식각속도보다 작을 수 있다. 주변회로 영역(PR) 상의 보호 절연막(108)이 도 9에서의 에치백 공정에 의해서 제거되었기 때문에, 제1 하부 층간 졀연막(106)은 보호 절연막(108)이 있는 경우보다 같은 시간 내에 더 많은 양이 식각될 수 있다. 즉, 셀 영역(CR) 상의 제2 식각 저지막(114)이 식각되는 동안에 주변 트렌치(196)은 더 기판(100)에 가깝게 형성될 수 있고, 콘택 홀들(198)의 깊이는 더 작게 형성될 수 있다.
주변회로 영역(PR) 상에서 제1 상부 층간 절연막(112)의 일부(112P), 제1 하부 층간 절연막(106)의 일부(106P)는 제1 식각 공정에 의해서 식각되지 않고 콘택 홀들(198) 사이에 남을 수 있다. 잔여한 제1 상부 층간 절연막(112)의 일부(112p) 및 제1 하부 층간 절연막(106)의 일부(106P)는 각각 제1 상부 층간 절연 패턴(112P) 및 제1 하부 층간 절연 패턴(106P)으로 지칭될 수 있다.
제1 식각 공정동안 주변 회로 영역(PR) 상에서 제1 상부 층간 절연막(112) 및 제1 하부 층간 절연막(106)의 측면부에서의 식각 속도가 상면부에서의 식각 속도보다 더 빠를 수 있다. 그 결과 제1 상부 층간 절연 패턴(112P) 및 제2 상부 층간 절연 패턴(106P)은 기판(100)의 상면(100U)에서 멀어질수록 폭이 작아질 수 있다. 제1 상부 층간 절연 패턴(112P)의 상면 및 측면 제2 상부 층간 절연 패턴(106)의 측면은 라운드진 형태를 이룰 수 있다.
도 13을 참조하면, 마스크 막(180)을 식각 마스크로 이용하는 제2 식각 공정이 수행될 수 있다. 셀 트렌치(192)에 의해 노출된 보호 절연막(108)의 일부, 및 콘택 홀들(198)의 각각에 의해 노출된 제1 식각 저지막(104)의 일부가 제2 식각 공정에 의해서 식각될 수 있다. 이에 따라 셀 트렌치(192)는 보호 절연막(108)내로 연장되어 상부 전극(TE)을 노출할 수 있고, 콘택 홀들(198)의 각각은 제1 식각 저지막(104) 내로 연장되어 제2 하부 콘택 플러그들(120)의 각각을 노출할 수 있다. 이후 마스크막(180), 희생막(172)의 잔부가 제거될 수 있다. 마스크 막(180), 및 희생막(172)의 일부는 일 예로 에싱 및/또는 스트립 공정을 수행하여 제거될 수 있다.
주변회로 영역(PR) 상에서, 제1 식각 저지막(104)의 일부(104P)는 제2 식각 공정에 의해 식각되지 않고, 콘택 홀들(198) 사이에 남을 수 있다. 잔여한 제1 식각 저지막(104)의 일부(104P)는 제1 식각 저지 패턴(104P)로 지칭될 수 있다. 제1 상부 층간 절연 패턴(112P), 제1 하부 층간 절연 패턴 (106P), 및 제1 식각 저지 패턴(104P)은 절연 패턴(INP)으로 지칭될 수 있다.
도 3 및 도 4를 다시 참조하면, 셀 배선 구조체(130)가 셀 영역(CR) 상의 상기 셀 트렌치(192) 내에 형성될 수 있고, 주변 배선 구조체(140)가 주변회로 영역(PR) 상의 관통 홀(194) 내에 형성될 수 있다. 셀 배선 구조체(130)는 제1 방향(D1)으로 연장될 수 있다. 주변 배선 구조체(140)는 주변 트렌치(196) 내에 형성되는 라인부(144), 및 콘택 홀들(198) 내에 각각 형성되는 콘택부들(146)을 포함할 수 있다. 콘택부들(146)은 상기 절연 패턴(INP)에 의해 수평적으로 서로 이격될 수 있다.
셀 배선 구조체(130) 및 주변 배선 구조체(140)를 형성하는 것은, 셀 트렌치(192), 및 관통 홀(194)을 채우는 도전막을 형성하는 것, 및 제2 상부 층간 절연막(116)의 상면이 노출될 때까지 도전막을 평탄화하는 것을 포함할 수 있다. 도전막은 금속(일 예로, 구리)를 포함할 수 있다. 평탄화 공정에 의해, 셀 배선 구조체(130)의 상면은 셀 영역(CR) 상의 제2 상부 층간 절연막(116)의 상면과 실질적으로 공면을 이룰 수 있고, 주변 배선 구조체(140)의 상면(즉, 라인부(144)의 상면) 및 주변 배리어 패턴(142)의 최상부면은 주변회로 영역(PR) 상의 상기 제2 상부 층간 절연막(116)의 상면과 실질적으로 공면을 이룰 수 있다.
도 14는 본 발명의 일부 실시예들에 따른 자기 기억 소자를 나타내는 도면으로, 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 3, 도 4, 도 5a, 및 도 5b를 참조하여 설명한, 본 발명의 일부 실시예들에 다른 자기 기억 소자와 중복되는 설명은 생략될 수 있다.
도 14를 참조하면, 콘택부들(146)은 이들 사이에 개재되는 제1 식각 저지 패턴(104P)에 의해 수평적으로 서로 이격될 수 있다. 도 3과 달리 콘택부들(146) 사이에는 제1 하부 층간 절연 패턴(106P) 및 제1 상부 층간 절연 패턴(112P)이 개재되지 않을 수 있다. 콘택부들(145)의 각각의 높이(H1)는 제1 식각 저지막(104)의 두께와 실질적으로 같을 수 있다. 라인부(144)의 하면의 레벨은 제1 식각 저지막(104)의 상면의 레벨과 실질적으로 동일할 수 있다.
도 15는 본 발명의 일부 실시예들에 따른 자기 기억 소자를 나타내는 도면으로, 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 3, 도 4, 도 5a, 및 도 5b를 참조하여 설명한, 본 발명의 일부 실시예들에 다른 자기 기억 소자와 중복되는 설명은 생략될 수 있다.
도 15를 참조하면, 기판(100)의 셀 영역(CR) 및 주변회로 영역(PR) 상에 보호 절연막(108)이 제공될 수 있다. 보호 절연막(108)은 정보 저장 구조체들(DS) 사이에서 제1 하부 층간 절연막(106)의 리세스된 상면을 컨포멀하게 덮을 수 있고, 주변회로 영역(PR) 상의 상기 제1 하부 층간 절연막(106)의 상면을 따라 연장될 수 있다. 주변 회로 영역(PR) 상에서 제1 상부 층간 절연막(112)이 제1 하부 층간 절연막(106) 상에 제공될 수 있고, 보호 절연막(108)은 제1 상부 층간 절연막(112) 및 제1 하부 층간 절연막(106) 사이에 개재될 수 있다.
주변 회로 영역(PR) 상의 제1 상부 층간 절연막(112)의 두께(P1)는 셀 영역(CR) 상의 제1 상부 층간 절연막(112)의 두께(P2)보다 작을 수 있다. 일 예로, 셀 영역(CR) 상의 제1 상부 층간 절연막(112)의 두께(P2)는 제1 상부 층간 절연막(112)의 리세스된 상면(112U) 및 제1 상부 층간 절연막(112)의 돌출된 하면(112L) 사이의 이격거리의 최대값일 수 있다.
주변 회로 영역(PR) 상의 제1 하부 층간 절연막(106)의 상면 및 제1 상부 층간 절연막(112)의 상면 사이의 수직 방향으로의 이격거리(T1)는 셀 영역(CR) 상의 제1 하부 층간 절연막(106)의 리세스된 상면(106R) 및 수직으로 인접하는 제1 상부 층간 절연막(114)의 리세스된 상면(114R) 사이의 이격거리의 최대값(T2)보다 작을 수 있다. 이는 셀 영역(CR) 상의 제1 상부 층간 절연막(112)의 두께(P2)보다 주변 회로 영역(PR) 상의 제1 상부 층간 절연막(112)의 두께(P1)이 더 작기 때문일 수 있다.
콘택부들(146)의 각각은, 주변회로 영역(PR) 상의, 제1 상부 층간 절연막(112)의 하부, 보호 절연막(108), 및 제1 하부 층간 절연막(106) 및 제1 식각 저지막(104)을 관통할 수 있다. 절연 패턴(INP)은 제1 상부 층간 절연 패턴(112P), 보호 절연 패턴(108P), 제1 하부 층간 절연 패턴(106P), 및 제1 식각 저지 패턴(104P)를 포함할 수 있다. 제1 식각 저지 패턴(104P)의 제1 방향(D1)으로 폭(L1)은 보호 패턴(108P)의 제1 방향으로의 폭(L2)보다 2배 이상 클 수 있다.
절연 패턴(INP)의 최상부(112T)의 레벨은 주변회로 영역(PR) 상의 제1 상부 층간 절연막(112) 내에 위치할 수 있다. 절연 패턴(INP)의 최상(112T)부는 제1 상부 층간 절연막(112)의 상면(112U)보다 제1 상부 층간 절연막(112)의 하면(112B)에 더 가까이 위치할 수 있다. 절연 패턴(INP)의 최상부(112T)의 레벨은 콘택부(146)의 최상부의 레벨과 대응될 수 있다.
도 16 내지 도 20은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법을 나타내는 도면으로, 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 6 내지 도 13을 참조하여 설명한, 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법과 중복되는 설명을 생략될 수 있다.
도 8 및 도 16을 참조하면, 제1 상부 층간 절연막(112)이 보호 절연막(108) 상에 형성되어 복수의 정보 저장 구조체들(DS) 사이의 공간을 채울 수 있다. 제1 상부 층간 절연막(112)은 주변회로 영역(PR) 상의 상기 보호 절연막(108)을 덮을 수 있다.
주변회로 영역(PR) 상에 형성되는 제1 상부 층간 절연막(112)의 두께(P1)가 셀 영역(CR) 상에 형성되는 제1 상부 층간 절연막(112)의 두께(P2)보다 더 두껍게 형성될 수 있다. 일 예로 주변회로 영역(PR) 상에 형성되는 제1 상부 층간 절연막(112)의 두께(P1)는 셀 영역(CR) 상에 형성되는 제1 상부 층간 절연막(112)의 두께(P2)의 1/2 일 수 있다. 제1 상부 층간 절연막(112)은 화학기상증착, 물리기상증착, 또는 원자층 증착 공정 등을 수행하여 형성될 수 있다.
도 17을 참조하면, 예비 홀들(PH)이 상기 기판(100)의 상기 주변회로 영역(PR) 상에 형성될 수 있다. 예비 홀들(PH)의 각각은 제2 상부 층간 절연막(116), 제2 식각 저지막(114), 제1 상부 층간 절연막(112), 상기 보호 절연막(108), 및 상기 제1 하부 층간 절연막(106)을 관통하여 제1 식각 저지막(104)의 상면을 노출할 수 있다. 예비 홀들(PH)을 형성하는 것은, 마스크 패턴(미도시)을 식각 마스크로 이용하여 제2 상부 층간 절연막(116), 제2 식각 저지막(114), 제1 상부 층간 절연막(112), 보호 절연막(108), 및 제1 하부 층간 절연막(106)을 순차로 식각하는 것을 포함할 수 있다. 이후, 상기 마스크 패턴은 제거될 수 있다.
도 18을 참조하면, 희생막(172)이 제2 상부 층간 절연막(116) 상에 형성되어 상기 예비 홀들(PH)을 채울 수 있다. 희생막(172)은 셀 영역(CR) 및 주변회로 영역(PR) 상의 제2 상부 층간 절연막(116)을 덮을 수 있다
도 19를 참조하면, 마스크 막(180)을 식각 마스크로 이용하는 제1 식각 공정이 수행될 수 있다. 주변회로 영역(PR) 상에서, 제1 상부 층간 절연막(112)의 일부(112P), 보호 절연막(108)의 일부(108P), 및 제1 하부 층간 절연막(106)의 일부(106P)는 제1 식각 공정에 의해 식각되지 않고, 콘택 홀들(198) 사이에 남을 수 있다. 주변회로 영역(PR) 상의 제1 상부 층간 절연막(112)의 두께(P1)가 작기 때문에, 주변 회로 영역(PR) 상의 보호 절연막(108)의 두께(P1)가 큰 경우보다 주변 트렌치(196)는 제1 식각 저지막(104)의 상면에 가깝게 형성될 수 있다.
도 20을 참조하면, 마스크 막(180)을 식각 마스크로 이용하는 제2 식각 공정이 수행될 수 있다. 주변회로 영역(PR) 상에서, 제1 식각 저지막(104)의 일부(104P)는 제2 식각 공정에 의해 식각되지 않고, 상기 콘택 홀들(198) 사이에 남을 수 있다.
도 3 및 도 15를 다시 참조하면, 셀 배선 구조체(130)가 셀 영역(CR) 셀 트렌치(192) 내에 형성될 수 있고, 주변 배선 구조체(148)가 주변회로 영역(PR) 상의 관통 홀(194) 내에 형성될 수 있다.
본 발명의 개념에 따르면, 주변 회로 영역 상에서, 작은 비율의 종횡비를 가지는 콘택 홀이 형성될 수 있다. 작은 비율의 종횡비를 가지는 콘택 홀에 도전막이 용이하게 채워질 수 있다. 이 경우, 콘택부를 형성하는 것이 용이할 수 있고, 도전막을 채울 때 발생될 수 있는 결함이 최소화될 수 있다. 따라서, 전기적 특성이 개선된 자기 기억 소자가 용이하게 제조될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판
106: 제1 하부 층간 절연막
102: 제2 하부 층간 절연막 104: 제1 식각 저지막
108: 보호 절연막 112: 제1 상부 층간 절연막
114: 제2 식각 저지막 116: 제2 상부 층간 절연막
110: 주변 도전 라인 120: 하부 콘택 플러그
DS: 정보 저장 구조체 TE: 상부 전극
MTJ: 자기터널접합 패턴 BE: 하부 전극
138: 셀 도전 라인 130: 셀 도전라인
132: 셀 배리어 패턴 148: 주변 배선 구조체
140: 도전 패턴 142: 주변 배리어 패턴
144: 라인부 146: 콘택부
INP: 절연 패턴
102: 제2 하부 층간 절연막 104: 제1 식각 저지막
108: 보호 절연막 112: 제1 상부 층간 절연막
114: 제2 식각 저지막 116: 제2 상부 층간 절연막
110: 주변 도전 라인 120: 하부 콘택 플러그
DS: 정보 저장 구조체 TE: 상부 전극
MTJ: 자기터널접합 패턴 BE: 하부 전극
138: 셀 도전 라인 130: 셀 도전라인
132: 셀 배리어 패턴 148: 주변 배선 구조체
140: 도전 패턴 142: 주변 배리어 패턴
144: 라인부 146: 콘택부
INP: 절연 패턴
Claims (20)
- 셀 영역 및 주변회로 영역을 포함하는 기판;
상기 셀 영역 상의 하부 콘택 플러그;
상기 하부 콘택 플러그 상의 정보 저장 구조체들; 및
상기 주변회로 영역 상의 주변 배선 구조체를 포함하되,
상기 주변 배선 구조체는 상기 기판의 상면에 평행한 방향으로 연장되는 라인부, 및 상기 라인부로부터 상기 기판을 향하여 연장되는 콘택부들을 포함하고,
상기 콘택부들의 각각의 높이는 상기 하부 콘택 플러그들의 각각의 높이보다 작은 자기 기억 소자.
- 제1항에 있어서,
상기 콘택부들의 각각의 하면의 폭 대비 상기 콘택부들의 각각의 높이의 비는 1:1.5 이하인 자기 기억 소자.
- 제1항에 있어서,
상기 콘택부들의 각각은 상기 기판으로부터 멀어지는 방향을 따라 증가하는 폭을 갖는 자기 기억 소자.
- 제3항에 있어서,
상기 콘택부들은 이격하는 제1 콘택부 및 제2 콘택부를 포함하고,
상기 제1 콘택부는 제1 측면 및 상기 제1 측면과 마주하는 제2 측면을 가지고,
상기 제2 측면은 상기 제1 측면보다 제2 콘택부에 더 가까이 위치하고,
상기 제2 측면의 평균 기울기는 상기 제1 측면의 평균 기울기보다 작은 자기 기억 소자.
- 제3항에 있어서,
상기 제2 측면의 기울기는 상기 기판의 상면으로부터 멀어질수록 더 작아지는 자기 기억 소자.
- 제1항에 있어서,
상기 셀 영역 상의 상기 정보 저장 구조체들의 각각의 측면들을 덮고, 상기 정보 저장 구조체들의 각각의 상면을 노출시키는 보호 절연막을 더 포함하고, 상기 주변회로 영역 상에는 상기 보호 절연막이 제공되지 않는 자기 기억 소자.
- 제6항에 있어서,
상기 정보 저장 구조체들의 하면 상의 제1 하부 층간 절연막을 더 포함하고,
상기 셀 영역 상의 하부 콘택 플러그는 상기 제1 하부 층간 절연막을 관통하고,
상기 제1 하부 층간 절연막은 인접한 정보 저장 구조체들 사이에서 리세스된 상면을 가지고,
상기 보호 절연막은 상기 제1 하부 층간 절연막의 리세스된 상면 상으로 연장되고,
상기 정보 저장 구조체들의 측면 상의 상기 보호 절연막의 두께는 상기 제1 하부 층간 절연막의 리세스된 상면 상의 상기 보호 절연막의 두께보다 큰 자기 기억 소자.
- 제6항에 있어서,
상기 제1 하부 층간 절연막 상의 제1 상부 층간 절연막을 더 포함하고,
상기 보호 절연막은 상기 제1 하부 층간 절연막 및 상기 제1 상부 층간 절연막 사이에 개재되는 자기 기억 소자.
- 청구항 8에 있어서,
상기 제1 상부 층간 절연막 상의 제2 상부 층간 절연막; 및
상기 제1 상부 층간 절연막과 상기 제2 상부 층간 절연막 사이의 식각 저지막을 더 포함하되,
상기 제2 상부 층간 절연막 및 상기 식각 저지막은 상기 셀 영역 및 상기 주변회로 영역을 덮고,
상기 라인부는 상기 제2 상부 층간 절연막 및 상기 식각 저지막을 관통하는 자기 기억 소자.
- 제1항에 있어서,
상기 기판 상에 차례로 적층되는 제1 하부 층간 절연막, 보호 절연막, 및 제1 상부 층간 절연막을 더 포함하고,
상기 보호 절연막은 상기 정보 저장 구조체들의 각각의 측면들을 덮고,
상기 셀 영역 상의 제1 상부 층간 절연막은 리세스된 상면 및 돌출된 하면을 가지고,
상기 주변회로 영역 상의 상기 제1 상부 층간 절연막의 두께는 상기 셀 영역 상의 제1 상부 층간 절연막의 상기 상면 및 하면 사이의 거리보다 작은 자기 기억 소자.
- 셀 영역 및 주변회로 영역을 포함하는 기판;
상기 셀 영역 및 상기 주변회로 영역 상의 식각 저지막;
상기 식각 저지막 상의 제1 하부 층간 절연막;
상기 셀 영역 상의 상기 제1 하부 층간 절연막 상에 제공되는 정보 저장 구조체;
상기 셀 영역 및 상기 주변회로 영역 상에 제공되고, 상기 정보 저장 구조체를 덮는 제1 상부 층간 절연막;
상기 정보 저장 구조체의 측면과 상기 제1 상부 층간 절연막 사이, 및 상기 셀 영역 상의 상기 제1 하부 층간 절연막의 상면과 상기 제1 상부 층간 절연막 사이에 개재되는 보호 절연막;
상기 주변회로 영역 상의, 상기 제1 상부 층간 절연막, 및 상기 제1 하부 층간 절연막을 관통하는 주변 배선 구조체를 포함하되,
상기 주변 배선 구조체는 상기 기판의 상면에 평행한 방향으로 연장되는 라인부, 및 상기 라인부로부터 상기 기판을 향하여 각각 연장되는 콘택부들을 포함하고,
상기 콘택부들은 이들 사이에 개재되는 절연 패턴에 의해 수평적으로 서로 이격되고, 상기 절연 패턴은 상기 제1 상부 층간 절연막, 및 상기 제1 하부 층간 절연막, 식각 저지막의 각각의 일부를 포함하고,
상기 셀 영역의 상기 제1 하부 층간 절연막 및 상기 제1 상부 층간 절연막은 리세스된 상면을 가지고,
상기 주변회로 영역 상의 상기 제1 하부 층간 절연막의 상면 및 상기 제1 상부 층간 절연막의 상면 사이의 거리는 상기 셀 영역 상의 상기 제1 하부 층간 절연막의 리세스된 상면 및 상기 제1 상부 층간 절연막의 리세스된 상면 사이의 이격거리의 최대값보다 작은 자기 기억 소자.
- 제11항에 있어서,
상기 보호 절연막은 상기 주변 회로 영역 상의 상기 제1 하부 층간 절연막의 상면과 상기 제1 상부 층간 절연막 사이로 연장되고,
상기 주변 배선 구조체는 상기 주변회로 영역 상의 제1 상부 층간 절연막 및 상기 제1 하부 층간 절연막 사이의 보호 절연막을 관통하고,
상기 절연 패턴은 상기 제1 상부 층간 절연막의 일부 및 상기 제1 하부 층간 절연막의 일부 사이에 개재되는 상기 보호 절연막의 일부를 더 포함하는 자기 기억 소자.
- 제12항에 있어서,
상기 제1 식각 저지막의 일부 및 상기 보호 절연막의 일부는 상기 기판의 상면에 평행한 방향으로의 폭을 가지고,
상기 제1 식각 저지막의 폭은 상기 보호 절연막의 일부의 폭보다 2배 이상 큰 자기 기억 소자.
- 제12항에 있어서, 상기 보호 절연막은 상기 제1 상부 층간 절연막 및 상기 제1 하부 층간 절연막과 다른 물질을 포함하는 자기 기억 소자.
- 제11항에 있어서,
상기 주변 회로 영역 상의 상기 제1 하부 층간 절연막의 상면과 상기 제1 상부 층간 절연막의 하면은 접촉하고,
상기 제1 하부 층간 절연막 및 상기 제1 상부 층간 절연막은 동일한 물질을 포함하는 자기 기억 소자.
- 셀 영역 및 주변회로 영역을 포함하는 기판;
상기 셀 영역 및 상기 주변회로 영역 상의 제1 하부 층간 절연막;
상기 셀 영역 상의 상기 제1 하부 층간 절연막 상에 제공되는 정보 저장 구조체;
상기 셀 영역 및 상기 주변회로 영역 상에 제공되고, 상기 정보 저장 구조체를 덮는 제1 상부 층간 절연막;
상기 정보 저장 구조체의 측면과 상기 제1 상부 층간 절연막 사이, 및 상기 셀 영역 상의 상기 제1 하부 층간 절연막의 상면과 상기 제1 상부 층간 보호 절연막; 및
상기 주변회로 영역 상의, 상기 제1 상부 층간 절연막, 및 상기 제1 하부 층간 절연막을 관통하는 주변 배선 구조체를 포함하되,
상기 주변 배선 구조체는 상기 기판의 상면에 평행한 방향으로 연장되는 라인부, 및 상기 라인부로부터 상기 기판을 향하여 각각 연장되는 콘택부들을 포함하고,
상기 콘택부들은 이들 사이에 개재되는 절연 패턴에 의해 수평적으로 서로 이격되고, 상기 절연 패턴은 상기 제1 상부 층간 절연막, 및 상기 제1 하부 층간 절연막의 각각의 일부를 포함하고,
상기 제1 상부 층간 절연막의 상기 일부의 최상부의 레벨은 상기 주변 배선 구조체를 사이에 두고 인접한 상기 제1 상부 층간 절연막의 상면의 레벨보다 더 상기 제1 상부 층간 절연막의 하면의 레벨에 더 가까운 자기 기억 소자.
- 제16항에 있어서,
상기 콘택부들의 각각의 하면의 폭 대비 상기 콘택부들의 각각의 높이의 비는 1:1.5 이하인 자기 기억 소자.
- 제16항에 있어서,
상기 콘택부들의 각각은 상기 기판으로부터 멀어지는 방향을 따라 증가하는 폭을 갖는 자기 기억 소자.
- 제18항에 있어서,
상기 콘택부들은 이격하는 제1 콘택부 및 제2 콘택부를 포함하고,
상기 제1 콘택부는 제1 측면 및 상기 제1 측면과 마주하는 제2 측면을 가지고,
상기 제2 측면은 상기 제1 측면보다 제2 콘택부에 더 가까이 위치하고,
상기 제2 측면의 평균 기울기는 상기 제1 측면의 평균 기울기보다 작은 자기 기억 소자.
- 제19항에 있어서,
상기 제2 측면의 기울기는 상기 기판의 상면으로부터 멀어질수록 더 작아지는 자기 기억 소자.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal |