CN114792703A - 半导体元件及其制作方法 - Google Patents

半导体元件及其制作方法 Download PDF

Info

Publication number
CN114792703A
CN114792703A CN202110102212.0A CN202110102212A CN114792703A CN 114792703 A CN114792703 A CN 114792703A CN 202110102212 A CN202110102212 A CN 202110102212A CN 114792703 A CN114792703 A CN 114792703A
Authority
CN
China
Prior art keywords
layer
pinned
spacer
group
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110102212.0A
Other languages
English (en)
Inventor
陈纬
王慧琳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CN202110102212.0A priority Critical patent/CN114792703A/zh
Priority to US17/183,292 priority patent/US20220238793A1/en
Publication of CN114792703A publication Critical patent/CN114792703A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/10Magnetoresistive devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00Thin magnetic films, e.g. of one-domain structure
    • H01F10/32Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/3268Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the exchange coupling being asymmetric, e.g. by use of additional pinning, by using antiferromagnetic or ferromagnetic coupling interface, i.e. so-called spin-valve [SV] structure, e.g. NiFe/Cu/NiFe/FeMn
    • H01F10/3272Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the exchange coupling being asymmetric, e.g. by use of additional pinning, by using antiferromagnetic or ferromagnetic coupling interface, i.e. so-called spin-valve [SV] structure, e.g. NiFe/Cu/NiFe/FeMn by use of anti-parallel coupled [APC] ferromagnetic layers, e.g. artificial ferrimagnets [AFI], artificial [AAF] or synthetic [SAF] anti-ferromagnets
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B61/00Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B61/00Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/01Manufacture or treatment
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/80Constructional details
    • H10N50/85Magnetic active materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Power Engineering (AREA)
  • Hall/Mr Elements (AREA)

Abstract

本发明公开一种半导体元件及其制作方法,其中该半导体元件主要包含一合成反铁磁层设于基底上、一阻障层设于合成反铁磁层上以及一自由层设于阻障层上,其中合成反铁磁层又包含第一固定层、第一间隔层设于第一固定层上、第二固定层设于第一间隔层上、第二间隔层设于第二固定层上以及参考层设于第二间隔层上。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种半导体元件及其制作方法,尤其是涉及一种磁阻式随机存取存储器(Magnetoresistive Random Access Memory,MRAM)及其制作方法。
背景技术
已知,磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应,其物理量的定义,是在有无磁场下的电阻差除上原先电阻,用以代表电阻变化率。目前,磁阻效应已被成功地运用在硬盘生产上,具有重要的商业应用价值。此外,利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点,还可以制成磁性随机存储器(MRAM),其优点是在不通电的情况下可以继续保留存储的数据。
上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域,例如,移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electroniccompass)零组件,用来提供使用者移动方位等信息。目前,市场上已有各式的磁场感测技术,例如,各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁隧穿结(magnetic tunneling junction,MTJ)感测元件等等。然而,上述现有技术的缺点通常包括:较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足,以及易受温度变化影响等等,而有必要进一步改进。
发明内容
本发明一实施例揭露一种制作半导体元件的方法,其主要先形成一固定层于一基底上,形成一第一间隔层于该第一固定层上,形成一第二固定层于第一间隔层上,形成一第二间隔层于第二固定层上,形成一第三固定层于第二间隔层上,形成一第三间隔层于第三固定层上,形成一参考层于第三间隔层上,形成一阻障层于参考层上,再形成一自由层于阻障层上。
本发明另一实施例揭露一种半导体元件,其主要包含一合成反铁磁层设于基底上、一阻障层设于合成反铁磁层上以及一自由层设于阻障层上,其中合成反铁磁层又包含第一固定层、第一间隔层设于第一固定层上、第二固定层设于第一间隔层上、第二间隔层设于第二固定层上以及参考层设于第二间隔层上。
附图说明
图1至图3为本发明一实施例制作一MRAM单元的方式示意图;
图4为本发明一实施例的一MRAM单元的结构示意图。
主要元件符号说明
12:基底
14:MRAM区域
16:层间介电层
18:金属内连线结构
20:金属间介电层
22:金属内连线
24:阻障层
26:金属层
28:停止层
30:金属间介电层
32:金属内连线
34:金属内连线结构
36:下电极
38:合成反铁磁层
40:固定层
42:间隔层
44:固定层
46:间隔层
48:固定层
50:间隔层
56:参考层
58:阻障层
60:自由层
62:MTJ堆叠结构
64:上电极
66:MTJ
68:遮盖层
70:金属间介电层
72:金属内连线
74:停止层
具体实施方式
请参照图1至图3,图1至图3为本发明一实施例制作一半导体元件,或更具体而言一MRAM单元的方式示意图。如图1所示,首先提供一基底12,例如一由半导体材料所构成的基底12,其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组,且基底12上较佳定义有一MRAM区域14以及一逻辑区域(图未示)。
基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管等主动(有源)元件、被动(无源)元件、导电层以及例如层间介电层(interlayerdielectric,ILD)16等介电层覆盖于其上。更具体而言,基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件,其中MOS晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件,层间介电层16可设于基底12上并覆盖MOS晶体管,且层间介电层16可具有多个接触插塞电连接MOS晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术,在此不另加赘述。
然后于层间介电层16上依序形成金属内连线结构18、34电连接前述的接触插塞,其中金属内连线结构18包含一金属间介电层20以及金属内连线22镶嵌于金属间介电层20中,金属内连线结构34则包含一停止层28、一金属间介电层30以及金属内连线32镶嵌于停止层28与金属间介电层30中。
在本实施例中,金属内连线结构18中的各金属内连线26较佳包含一沟渠导体(trench conductor),金属内连线结构22中设于后续所形成MTJ正下方的金属内连线32则包含接触洞导体(via conductor)。另外各金属内连线结构18、34中的各金属内连线22、32均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层20、30以及/或停止层28中并彼此电连接。例如各金属内连线22、32可更细部包含一阻障层24以及一金属层26,其中阻障层24可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组,而金属层26可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungstenphosphide,CoWP)等所构成的群组,但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术,在此不另加赘述。此外在本实例金属内连线22中的金属层26较佳包含铜、金属内连线32中的金属层26较佳包含钨、金属间介电层20、30较佳包含氧化硅例如四乙氧基硅烷(tetraethyl orthosilicate,TEOS)、而停止层28则包含氮掺杂碳化物层(nitrogendoped carbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN),但不局限于此。
接着可先形成一下电极36于金属间介电层30以及金属内连线32表面,再形成一由合成反铁磁(synthetic antiferromagnetic,SAF)层38、一阻障层58以及一自由层60于所构成的MTJ堆叠结构62于下电极36上以及一上电极64于MTJ堆叠结构62上。在本实施例中,形成合成反铁磁层38的方法较佳先进行步骤(a)以形成一固定层40于基底12或下电极36上,进行步骤(b)形成一间隔层42于固定层40上,重复进行步骤(a)及步骤(b)例如形成固定层44及间隔层46于间隔层42上,再形成一参考层(reference layer)56于最上层的间隔层46上。换句话说,本发明依据上述方法所制备的合成反铁磁层38较佳由多层交错堆叠的固定层40、44与间隔层42、46以及设于最上层间隔层46表面的参考层56一同构成。以本实施例所揭露的MRAM单元来看,合成反铁磁层38较佳包含两层交错堆叠的固定层40、44与间隔层42、46以及一层参考层56设于最上层的间隔层46表面,其中固定层40设于下电极36表面,间隔层42设于固定层40表面,固定层44设于间隔层42表面,间隔层46设于固定层44表面,而参考层56则设于间隔层46表面。
在本实施例中,各固定层40、44可包含相同或不同铁磁材料所构成的铁磁层,固定层40、44与参考层56可包含相同或不同铁磁材料,其中固定层40、44的材料可包括下列几种组合例如但不局限于固定层40、44是选自由钴以及铂所构成的群组,固定层40、44是选自由钴以及钯所构成的群组,固定层40、44是选自由钴以及铱所构成的群组,固定层40、44是选自由钴以及镍所构成的群组。各间隔层42、46则包含由非磁性(non-magnetic)材料所构成的非磁性层,例如是选自由钌、铱以及铑所构成的群组。
一般而言,合成反铁磁层38所产生的反向磁场可用来平衡后续磁性隧穿结的杂散磁场(stray field),使参考层以及固定层间的互换耦合值不致降低影响磁性隧穿结的表现。然而由于现有合成反铁磁层中仅具备一组固定层、间隔层以及参考层来产生反铁磁耦合(AFM coupling)效应,在效应不足的情况下容易使参考层产生大量的反转脉冲(flipping pulse)影响元件运作。为了改善此问题本发明主要于下电极上重复设置一组以上由固定层与间隔层交错堆叠的结构并搭配最上层的参考层来形成合成反铁磁层,其中间隔层与其下方及上方的固定层及/或参考层的三明治结构可用来产生一反铁磁耦合(AFMcoupling)效应,例如固定层40、间隔层42以及固定层44三者可产生一反铁磁偶合效应,固定层44、间隔层46以及参考层56三者可产生另一反铁磁偶合效应,同时经由上述重复交错堆叠结构所产生的相邻反铁磁偶合效应又可产生偶极偶合(dipolar coupling)效应,藉此提升参考层的稳定度使参考层不致因反铁磁耦合效应不足而造成翻转。
此外下电极层36与上电极64较佳包含导电材料,例如但不局限于钽(Ta)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)或其组合。参考层56较佳设于间隔层46与阻障层58之间,其可包含由铁磁性材料所构成者,例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB),但不限于此。阻障层58可由包含氧化物的绝缘材料所构成,例如氧化铝(AlOx)或氧化镁(MgO),但均不局限于此。自由层60包括第一自由层与第二自由层可以是由铁磁性材料所构成者,例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB)、镍铁(nickel-iron,NiFe),但不限于此。其中,自由层60的磁化方向会受外部磁场而「自由」改变。
随后如图2所示,利用一图案化掩模(图未示)为掩模进行一道或一道以上蚀刻制作工艺去除部分上电极64、部分MTJ堆叠结构62、部分下电极36以及部分金属间介电层30以形成MTJ 66于金属内连线32上。值得注意的是,本实施例于图案化上述MTJ堆叠结构62及金属间介电层30所进行的蚀刻制作工艺可包含反应性离子蚀刻制作工艺(reactive ionetching,RIE)以及/或离子束蚀刻制作工艺(ion beam etching,IBE),由于离子束蚀刻制作工艺的特性,剩余的金属间介电层30顶表面较佳略低于金属内连线32顶表面且金属间介电层30顶表面较佳呈现一弧形或曲面。
然后图3所示,形成一遮盖层68于MTJ 66上并覆盖金属间介电层30表面,一金属间介电层70于遮盖层68上,再进行一道或一道以上光刻暨蚀刻制作工艺去除部分金属间介电层70及部分遮盖层68形成接触洞(图未示)。接着填入导电材料于各接触洞内并搭配平坦化制作工艺如CMP以形成金属内连线72连接下方的上电极64。最后再形成另一停止层74于金属间介电层70上并覆盖金属内连线72。
在本实施例中,遮盖层68较佳包含氮化硅,但又可依据制作工艺需求选用其他介电材料,例如又可包含氧化硅、氮氧化硅或氮碳化硅。停止层74可选自由氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、以及氮碳化硅(silicon carbon nitride,SiCN)所构成的群组且又最佳包含氮碳化硅。如同前述所形成的金属内连线22,设于金属间介电层70内的各金属内连线72均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层内。例如各金属内连线72可更细部包含一阻障层以及一金属层,其中阻障层可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组,而金属层可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide,CoWP)等所构成的群组,但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术,在此不另加赘述。至此即完成本发明一实施例的半导体元件的制作。
请再参照图4,图4揭露本发明一实施例的一MRAM单元的结构示意图。如图4所示,相较于前述实施例中仅于下电极36上形成两组交错堆叠的固定层40、44与间隔层42、46,本发明又可依据制作工艺或产品需求调整固定层与间隔层的数量例如可于下电极36上形成三组交错堆叠的固定层40、44、48与间隔层42、46、50,然后再形成参考层56于间隔层50表面形成合成反铁磁层38,此变化型也属本发明所涵盖的范围。
综上所述,为了改善现有合成反铁磁层在反铁磁耦合效应不足的情况下容易使参考层产生大量的反转脉冲(flipping pulse)并影响元件运作,本发明主要于下电极上重复设置一组以上由固定层与间隔层交错堆叠的结构并搭配最上层的参考层来形成合成反铁磁层,其中间隔层与其下方及上方的固定层及/或参考层的三明治结构可用来产生一反铁磁耦合(AFM coupling)效应,例如固定层、间隔层以及固定层三者可产生一反铁磁偶合效应,固定层、间隔层以及参考层三者可产生另一反铁磁偶合效应。经由上述重复交错堆叠结构所产生的相邻反铁磁偶合效应又可产生偶极偶合(dipolar coupling)效应提升参考层的稳定度使参考层不致因反铁磁耦合效应不足而造成翻转。
以上所述仅为本发明的优选实施例,凡依本发明权利要求所做的均等变化与修饰,都应属本发明的涵盖范围。

Claims (15)

1.一种制作半导体元件的方法,其特征在于,包含:
(a)形成第一固定层于基底上;
(b)形成第一间隔层于该第一固定层上;以及
重复进行步骤(a)以及步骤(b)。
2.如权利要求1所述的方法,另包含:
形成第二固定层于该第一间隔层上;
形成第二间隔层于该第二固定层上;
形成第三固定层于该第二间隔层上;
形成第三间隔层于该第三固定层上;
形成参考层于该第三间隔层上;
形成阻障层于该参考层上;以及
形成自由层于该阻障层上。
3.如权利要求1所述的方法,其中该第一固定层是选自由钴以及铂所构成的群组。
4.如权利要求1所述的方法,其中该第一固定层是选自由钴以及钯所构成的群组。
5.如权利要求1所述的方法,其中该第一固定层是选自由钴以及铱所构成的群组。
6.如权利要求1所述的方法,其中该第一固定层是选自由钴以及镍所构成的群组。
7.如权利要求1所述的方法,其中该第一间隔层是选自由钌、铱以及铑所构成的群组。
8.一种半导体元件,其特征在于,包含:
合成反铁磁层,设于基底上,其中该合成反铁磁层包含:
第一固定层;
第一间隔层,设于该第一固定层上;
第二固定层,设于第一间隔层上;
第二间隔层,设于该第二固定层上;以及
参考层,设于该第二间隔层上。
9.如权利要求8所述的半导体元件,另包含:
第三固定层,设于该第二间隔层上;以及
第三间隔层,设于该第三固定层上。
10.如权利要求8所述的半导体元件,另包含:
阻障层,设于该合成反铁磁层上;以及
自由层,设于该阻障层上。
11.如权利要求8所述的半导体元件,其中该第一固定层是选自由钴以及铂所构成的群组。
12.如权利要求8所述的半导体元件,其中该第一固定层是选自由钴以及钯所构成的群组。
13.如权利要求8所述的半导体元件,其中该第一固定层是选自由钴以及铱所构成的群组。
14.如权利要求8所述的半导体元件,其中该第一固定层是选自由钴以及镍所构成的群组。
15.如权利要求8所述的半导体元件,其中该第一间隔层是选自由钌、铱以及铑所构成的群组。
CN202110102212.0A 2021-01-26 2021-01-26 半导体元件及其制作方法 Pending CN114792703A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202110102212.0A CN114792703A (zh) 2021-01-26 2021-01-26 半导体元件及其制作方法
US17/183,292 US20220238793A1 (en) 2021-01-26 2021-02-23 Semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110102212.0A CN114792703A (zh) 2021-01-26 2021-01-26 半导体元件及其制作方法

Publications (1)

Publication Number Publication Date
CN114792703A true CN114792703A (zh) 2022-07-26

Family

ID=82459689

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110102212.0A Pending CN114792703A (zh) 2021-01-26 2021-01-26 半导体元件及其制作方法

Country Status (2)

Country Link
US (1) US20220238793A1 (zh)
CN (1) CN114792703A (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9054030B2 (en) * 2012-06-19 2015-06-09 Micron Technology, Inc. Memory cells, semiconductor device structures, memory systems, and methods of fabrication
US9082960B2 (en) * 2013-04-16 2015-07-14 Headway Technologies, Inc. Fully compensated synthetic antiferromagnet for spintronics applications
US10468455B2 (en) * 2016-04-12 2019-11-05 International Business Machines Corporation Simplified double magnetic tunnel junctions
US20200098409A1 (en) * 2018-09-24 2020-03-26 Qualcomm Incorporated Magnetic random access memory (mram) integration
WO2020081826A1 (en) * 2018-10-18 2020-04-23 Everspin Technologies, Inc. Magnetoresistive devices and methods therefor
US11063088B2 (en) * 2019-12-06 2021-07-13 Intel Corporation Magnetic memory devices and methods of fabrication

Also Published As

Publication number Publication date
US20220238793A1 (en) 2022-07-28

Similar Documents

Publication Publication Date Title
CN110707122B (zh) 半导体元件及其制作方法
CN111969103A (zh) 半导体元件及其制作方法
CN112447788A (zh) 磁阻式随机存取存储器
CN110890460A (zh) 半导体元件及其制作方法
CN111129289B (zh) 半导体元件及其制作方法
CN111916472A (zh) 磁阻式随机存取存储器
CN112466901A (zh) 半导体元件及其制作方法
CN114447023A (zh) 半导体元件及其制作方法
CN115440881A (zh) 半导体元件及其制作方法
TWI821466B (zh) 半導體元件及其製作方法
CN113571465A (zh) 半导体元件及其制作方法
CN110459673B (zh) 半导体元件及其制作方法
CN113471244B (zh) 半导体元件及其制作方法
CN113809117B (zh) 半导体元件及其制作方法
CN115915904A (zh) 半导体元件及其制作方法
CN113903764A (zh) 半导体元件及其制作方法
CN114725155A (zh) 半导体元件
CN113594086A (zh) 半导体元件及其制作方法
CN114792703A (zh) 半导体元件及其制作方法
CN111477738A (zh) 一种制作半导体元件的方法
CN112768601B (zh) 磁阻式随机存取存储器
CN113539943B (zh) 半导体元件及其制作方法
CN113972315A (zh) 半导体元件及其制作方法
TW202401865A (zh) 磁阻式隨機存取記憶體
CN116156995A (zh) 半导体结构及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination