TW201904022A - 半導體裝置 - Google Patents

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TW201904022A
TW201904022A TW106137651A TW106137651A TW201904022A TW 201904022 A TW201904022 A TW 201904022A TW 106137651 A TW106137651 A TW 106137651A TW 106137651 A TW106137651 A TW 106137651A TW 201904022 A TW201904022 A TW 201904022A
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insulator
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楊仁盛
朱文定
張至揚
楊晉杰
涂國基
石昇弘
廖鈺文
陳俠威
陳奕靜
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台灣積體電路製造股份有限公司
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Abstract

一半導體裝置包含金屬間介電層、記憶單元、儲存單元、電晶體和介電層。記憶單元包含位在金屬間介電層頂表面的金屬-絕緣體-金屬(metal-insulator-metal，MIM)結構。電晶體位於金屬間介電層的下方。介電層在電晶體上延伸並沿著金屬介電層的頂表面延伸。介電層自金屬-絕緣體-金屬結構分離。

Description

半導體裝置
本揭露為一種半導體裝置和形成儲存單元的金屬-絕緣體-金屬(metal-insulator-metal，MIM)結構的方法。
在積體電路(integrated circuit，IC)裝置中，電阻式隨機存取記憶體(resistive random access memory，RRAM)為下一代非依電性儲存裝置的新興技術。RRAM是包含一RRAM單元陣列的一儲存單元，每個RRAM單元使用電阻值儲存一位元的數據。尤其，RRAM單元包含一電阻材料層，其電阻可以被調整以表示邏輯「0」或邏輯「1」。
根據一些實施例，一半導體裝置包含金屬間介電層、記憶單元、儲存單元、電晶體和介電層。記憶單元包含了金屬間介電層頂表面的金屬-絕緣體-金屬(metal-insulator-metal，MIM)結構。電晶體位於金屬間介電層的下方。介電層在電晶體上延伸並沿著金屬介電層的 頂表面延伸。介電層自金屬-絕緣體-金屬結構分離。
100‧‧‧系統單晶片
110‧‧‧邏輯區域
112‧‧‧電晶體
130‧‧‧非依電性儲存單元
132‧‧‧電晶體
140‧‧‧金屬-絕緣體-金屬結構
142‧‧‧底部電極
142b‧‧‧底部電極
144‧‧‧介電層
146‧‧‧頂部電極
142s、144s、146s‧‧‧側壁
IMD0、IMD1、IMD2、IMD3、IMD4、IMD5、IMD6‧‧‧金屬間介電層
M1-M5‧‧‧金屬化層
V1-V5‧‧‧金屬化通孔
150‧‧‧第一停止層
152‧‧‧開口
162‧‧‧第一部分
164‧‧‧第二部分
200‧‧‧系統單晶片
210‧‧‧間隔物
212‧‧‧內側壁
300‧‧‧系統單晶片
310‧‧‧第二停止層
312‧‧‧第一部分
314‧‧‧第二部分
320‧‧‧金屬特徵
400‧‧‧系統單晶片
410‧‧‧邏輯區域
430‧‧‧非依電性儲存單元區域/RRAM單元區域
510‧‧‧基底
520‧‧‧中間層
530‧‧‧IMD層
540‧‧‧介電層
542、544‧‧‧金屬特徵
550‧‧‧第一停止層
552‧‧‧開口
560‧‧‧底部電極層
565‧‧‧底部電極
570‧‧‧介電層
575‧‧‧介電層
580‧‧‧頂部電極層
585‧‧‧頂部電極
590‧‧‧金屬-絕緣體-金屬結構
600‧‧‧間隔層
605‧‧‧間隔物
610‧‧‧第二停止層
620‧‧‧IMD層
622‧‧‧接觸通孔
624‧‧‧頂部電極通孔
632‧‧‧接觸
634‧‧‧頂部電極接觸
650‧‧‧IMD層
當與附圖一起閱讀時，可以從以下的詳細描述中更好的理解本揭露的各個面向。值得注意的是，根據工業上的標準做法，各種特徵並沒有按照比例進行繪製。事實上，為了清楚地討論，可以任意的增加或減少各種特徵尺寸。
第1圖為根據本揭露的一些實施例的半導體裝置的橫截面圖。
第2圖為根據本揭露的一些實施例的半導體裝置的橫截面圖。
第3圖為根據本揭露的一些實施例的半導體裝置的橫截面圖。
第4-12圖為根據本揭露的一些實施例的半導體裝置在製造的各個階段的橫截面圖。
以下揭露提供了許多不同的實施例，例如，用於實行提供主題的不同特徵。以下描述的組件和安排的具體範例是為了簡化本揭露。這些僅僅是範例，而非限制性的。例如，在接下來的描述中，在第二特徵之上或設置形成的第一特徵可以包括第一和第二特徵形成直接接觸的實施例，並且可以包括在第一和第二特徵之間形成附加特徵的實施 例，使得第一和第二特徵可以不直接接觸。此外，本揭露可以重複各種在各種範例中的附圖標記和/或文字。該重複是為了使目的簡單且清楚，本身並不討論各種實施例和/或配置之間的關係。
此外，如圖所示，為了便於描述一元件或特徵與另一元件或特徵之間的關係，在本文中可以使用如“beneath,”“below,”“lower,”“above,”“upper”等空間相對術語。空間相對術語意旨包括除了圖中所指示的定位之外的使用或操作不同裝置的不同取向。該裝置可以以其他方法定向(旋轉90度或其他方向)，並且此處使用的空間相對描述，也可以相應地被解釋。
第1圖顯示出了一系統單晶片(system-on-chip，SOC)100，包含在一單基板上的製造的多個功能區域。如第1圖所示，系統單晶片100包含一邏輯區域110和非依電性儲存(non-volatile memory，NVM)單元130。邏輯區域110可以包含諸如例示性電晶體112的電路，用於處理從非依電性儲存單元130接收的資訊並且用於控制非依電性儲存單元130的讀取和寫入功能。在一些實施例中，非依電性儲存單元130是電阻式隨機存取記憶體(RRAM)單元。RRAM是幾種不同類型的非依電性儲存計算機儲存記憶體之一。儘管非依電性儲存單元130在此可能被頻繁地稱為RRAM單元130，但是系統單晶片100不限於RRAM單元。
透過這樣的方式，改變記憶體元件中的中間介 電層的特性來改變該層的電阻，以使用RRAM單元來保持二進制的數據或一位元。可以透過將介電層的電阻設置為相對較高的電阻狀態或將對較低的電阻狀態來進行編碼，其中一個值分配給一個狀態，而零值被分配給另一個狀態。更具體而言，RRAM單元的工作原理為通常絕緣的電介質，可以在通過足夠高的電壓後形成的燈絲(filament)或傳導路徑進行導電。燈絲或傳導路徑的行程可以被稱為RRAM單元的成形操作或是形成步驟。足夠高的的電壓可以被成為在RRAM單元的「形式」電壓(form voltage)，「形式」電壓是一與讀取和寫入RRAM單元不同的電壓。在一些實施例中，「形式」電壓具有較高的絕對值或具有不同的極性。在寫入操作期間，通過傳遞不同於「形式」電壓的地壓來破壞燈絲或傳導路徑。在一些實施例中，「寫入」電壓具有與「形式」電壓不同的極性。隨後的寫入操作應用小於「形式」電壓的不同電壓以重新連接斷裂的燈絲。透過改變燈絲，高電阻或低電阻都會儲存在RRAM單元中，當電源被移除時不會改變。可以將高電阻或低電阻分別讀為「0」或「1」，在讀取操作期間，跨越RRAM單元施加「讀取」電壓。一些實施例中，「讀取」電壓遠小於「寫入」電壓，以避免無意中將RRAM單元寫入不同的值。
在一些實施例中，RRAM單元130可以包含做RRAM單元130的儲存單元的金屬-絕緣體-金屬(metal-insulator-metal，MIM)結構140。每個金屬-絕緣體-金屬結構140可以包含底部電極142和頂部電極 146，其中介電層144在兩個電極之間。在一些情況下，介電層144可以被稱為絕緣體。
在一些實施例中，底部電極142可以由金(Au)、鉑(Pt)、釕(Ru)、銥(Ir)、鈦(Ti)、鋁(Al)、銅(Cu)、鉭(Ta)、鎢(W)、銥鉭合金(Ir-Ta)或氧化銦錫(ITO)，或任何合金、氧化物、氮化物、氟化物、碳化物、硼化物或矽化物，例如氮化鉭、氮化鈦、氮化鋁鈦、氮化鎢，或其組合。底部電極142的厚度大約落在範圍例如100-500nm，200-400nm或250-350nm之間。如果底部電極142的厚度大於500nm，金屬-絕緣體-金屬結構140在IMD4之上的段差高度H將會過高。如果底部電極142的厚度小於100nm，則RRAM單元的重置電壓將會受到不利的影響。在一些實施例中，底部電極142可以包含一個或多個層。例如，底部電極142可以包含一氮化鈦層和在氮化鈦層上的氮化鉭層。
介電層144形成於底部電極142並且與底部電極142直接接觸。在一實施例中，介電層144的厚度約在20-200nm的範圍之間。如果介電層144的厚度大於100nm，則金屬-絕緣體-金屬結構140高於IMD4的段差高度H將會過高。如果介電層140的厚度小於20nm，則介電層144容易受到電流洩漏的影響。在一些實施例中，介電層144可以包含一或多種金屬氧化物，如鎢(W)、鉭(Ta)、鈦(Ti)、鎳(Ni)、鈷(Co)、鉿(Hf)、釕(Ru)、鋯(Zr)、鋅(Zn)、鐵(Fe)、錫(Sn)、鋁(Al)、銅(Cu)、銀(Ag)、鉬(Mo)、 鉻(Cr)、其他適合的材料等的氧化物。在一些情況下，可以包含矽以形成複合材料。在一些實施例中，使用氧化鉿和/或氧化鋯。
頂部電極146形成於介電層144之上，在一些實施例中，頂部電極146可以由以下材料形成，如金(Au)、鉑(Pt)、釕(Ru)、銥(Ir)、鈦(Ti)、鋁(Al)、銅(Cu)、鉭(Ta)、鎢(W)、銥鉭合金(Ir-Ta)或氧化銦錫(ITO)，或任何上述金屬的合金、氧化物、氮化物、氟化物、碳化物、硼化物或矽化物，例如氮化鉭、氮化鈦、氮化鋁鈦、氮化鎢，或其組合。頂部電極146的厚度大約落在範圍如100-500nm。如果頂部電極142的厚度大於500nm，金屬-絕緣體-金屬結構140在IMD4之上的段差高度H將會過高。如果頂部電極146的厚度小於100nm，則RRAM單元的重置電壓將會受到不利的影響。
金屬-絕緣體-金屬結構140可以結合使用本領域技術人員已知的半導體技術來製造。在系統單晶片100的一些實施例中可以替代RRAM單元的其他類型的非依電性儲存計算機包含快閃式記憶體、鐵電隨機存取記憶體、相變記憶體。
在第1圖所描繪的其他特徵包含淺溝槽蝕刻(shallow-trench isolation，STI)特徵，以及多個金屬化層和通孔。如圖所示，使用標記為M1到M5的五個金屬化層的五層金屬化通孔或互連(標記為V1至V5)製造系統單晶片100。其他的實施例可以包含更多或更少的金屬化層和 相對應更多或更少數量的通孔。RRAM單元130包含將金屬-絕緣體-金屬結構140連接到RRAM電晶體132的完整金屬化堆疊，以及將源極線路連接到電晶體132的部分金屬化堆疊。金屬-絕緣體-金屬結構140被描繪為製造於M4層的頂部和M5層的底部之間。邏輯區域110包含完整的金屬化堆疊，其中包含互連V2-V5連接的每個金屬化層M1-M5的一部分，其中V1將堆疊連接到邏輯電晶體112的源極/汲極接觸。
多個金屬間介電(inter-metal dielectric，IMD)層同時包含在系統單晶片100中。標記為IMD0至IMD5的六個IMD層在第1圖中被描繪為跨邏輯區域110和RRAM單元110。在許多製造加工的步驟期間，IMD層可以為系統單晶片100的各種特徵提供電絕緣和結構支撐，其中一些將在此討論。例如，IMD層可以作為金屬-絕緣體-金屬結構140的結構支撐。具體而言，金屬-絕緣體-金屬結構140設置於IMD4的頂表面上。在一些實施例中，IMD層可以是氧化矽，其他適合的層間介電(interlayer dielectric，ILD)材料，其他適合的金屬間介電材料，或是其組合等。在一些實施例中，IMD是由超低k材料，極低k材料，或其組合等製成的低k介電層。在一些實施例中，IMD層可以具有低於2.4的介電常數。在一些實施例中，IMD層在化學氣相沈積(chemical vapor deposition，CVD)方法中，使用了二乙氧基甲基矽烷(diethoxymethylsilane，mDEOS)等作為前置氣體製備IMD層。然而，也可以使用其他低k介 電材料。
第一停止層150同時包含在系統單晶片100中。第一停止層150覆蓋邏輯區域110，進而保護邏輯區域110中的元件不受金屬-絕緣體-金屬結構140製造過程的影響。例如，第一停止層150在邏輯電晶體112上並且沿著IMD4的頂表面延伸，使得在金屬-絕緣體-金屬結構140的製造過程期間，可以被第一停止層150保護。在一些實施例中，第一停止層150可以包含介電材料，例如碳化矽、氮氧化矽、氮化矽、碳摻雜的氧化矽，其他適合的介電材料，或其組合等。在一些實施例中，第一停止層150可以稱為IMD4上的介電層。第一停止層150和金屬-絕緣體-金屬結構140具有不同的蝕刻性質。在其他實施例中，為了與金屬-絕緣體-金屬結構140具有不同的蝕刻選擇性，選擇第一停止層150。結果，第一停止層150可以保護邏輯區域110的元件避免受到對金屬-絕緣體-金屬結構140執行的一個或多個的蝕刻處理。
第一停止層150與金屬-絕緣體-金屬結構140分離。例如，第一停止層150未插入金屬-絕緣體-金屬結構140和IMD4之間。透過使用這種構型，可以減少IMD4上方的金屬-絕緣體-金屬結構140的段差高度H。如果金屬-絕緣體-金屬結構140彼此貼近地形成，則在IMD5沉積期間將在IMD5中形成空隙，此些空隙是因為金屬-絕緣體-金屬結構140的緊密佈置，導致金屬-絕緣體-金屬結構之間間隙的高長寬比，其中長寬比為金屬-絕緣體-金屬結構140的高 度H與兩相鄰金屬-絕緣體-金屬結構140之間距離的比率。可以透過降低金屬-絕緣體-金屬結構140的段差高度H來降低金屬-絕緣體-金屬結構140之間間隙的高長寬比，因此金屬-絕緣體-金屬結構140的段差高度H的降低有利於減少IMD5之間的間隙。
在一些實施例中，金屬-絕緣體-金屬結構140的底部電極142與IMD4的頂表面接觸。例如，金屬-絕緣體-金屬結構140的底部電極142接合IMD4。例如，每個底部電極142與IMD4共享相同的邊界。在其他實施例中，在IMD4的頂表面與底部電極142之間不存在第一停止層150的材料，這種構造可以利於減少IMD4上方金屬-絕緣體-金屬結構140的段差高度H。
在一些實施例中，金屬-絕緣體-金屬結構140的底部電極142與M4層接觸，因此底部電極142電性連接到M4層。例如，金屬-絕緣體-金屬結構140的底部電極142與M4層接合。換句話說，每個底部電極142與M4層共享相同的邊界。在其他實施例中，在M4層的頂表面與底部電極142之間不存在第一停止層150的材料。這種構造可以利於減少IMD4上方金屬-絕緣體-金屬結構140的段差高度H。
在一些實施例中，M4層和IMD4的頂表面實質上彼此齊平。金屬-絕緣體-金屬結構140的底部電極142在M4層和IMD4的頂表面共形地形成的一些實施例中，底部電極142可以具有與M4層和IMD4的頂表面接觸的底表面142b。底表面142b具有大於M4層的頂表面的面積，使得 底表面142b能夠與M4層和IMD4接觸。在其他實施例中，如果底部電極142形成於M4層和IMD4上，並且進行如化學機械拋光(chemical-mechanical polishing，CMP)加工的平坦化處理，則底部電極142可以沒有階梯式的底表面。因此，可以減小金屬-絕緣體-金屬結構140的段差高度H。因為第一停止層150不延伸到底部電極142下方的位置，所以如果底部電極142比第一停止層150薄，則底部電極142的頂表面可以處於比第一停止層150的頂表面低的位置。
在一些實施例中，介電層144和頂部電極146共形地形成在底部電極142上。在這樣的實施例中，金屬-絕緣體-金屬結構140包含按順序堆疊的底部電極142，介電層144和頂部電極146的層。在一些實施例中，由於金屬-絕緣體-金屬結構140包含與M4層接觸的底表面和進行平坦化處理IMD4，所以金屬-絕緣體-金屬結構140可以沒有階梯輪廓，以降低金屬-絕緣體-金屬結構140的段差高度H。
在一些實施例中，堆疊的底部電極142，介電層144和頂部電極146具有側壁142s、144s和146s。在一些實施例中，這些側壁142s、144s和146s實質上彼此齊平。在一些實施例中，金屬-絕緣體-金屬結構140可以包含階梯狀或粗糙的側壁。在一些實施例中，底部電極142的側壁142s的底部與IMD4的頂表面接觸。
在一些實施例中，金屬-絕緣體-金屬結構140透過IMD5與第一停止層150間隔開。在一些實施例中，金屬-絕緣體-金屬結構140之間不存在第一停止層150。例 如，第一停止層150在RRAM單元130上限定一開口152，且金屬-絕緣體-金屬結構140設置在開口152之內。
在一些實施例中，IMD4包含第一部分162和第二部分164。IMD4的第一部分162在邏輯區域110中並且覆蓋邏輯電晶體112。IMD4的第二部分164在RRAM單元130中並且覆蓋儲存單元電晶體132。第一停止層150覆蓋IMD4的第一部分162並且不覆蓋IMD4的第二部分164。金屬-絕緣體-金屬結構140設置在IMD4的第二部分164之上。由於IMD4的第二部分164沒有被第一停止層150覆蓋，所以第二部分164上的金屬-絕緣體-金屬結構140的底表面不存在第一停止層150。在一些實施例中，由於第一停止層150不在IMD4的第二部分164和金屬-絕緣體-金屬結構140之間，金屬-絕緣體-金屬結構140與IMD4的第二部分164接觸，因此金屬-絕緣體-金屬結構140的段差高度H可以降低。在其他實施例中，IMD4的第二部分164與底部電極142的底表面142b接觸，因此可以減小金屬-絕緣體-金屬結構140的段差高度H。
第2圖顯示了與系統單晶片100具有一些共享特徵的另一個系統單晶片，如系統單晶片200。具體來說，系統單晶片200可以實質上包含在系統單晶片100中並且如上述的邏輯區域110和RRAM單元130。此外，系統單晶片200包含圍繞相應金屬-絕緣體-金屬結構140的間隔物210。間隔物210圍繞金屬-絕緣體-金屬結構140並覆蓋金屬-絕緣體-金屬結構140的所有側壁。例如，底部電極142的 側壁142s、144s和146s，介電層144和頂部電極146被間隔物210覆蓋。間隔物210可以包含介電材料，例如氮化矽、氮氧化矽、氧化矽，其他適合的介電材料，或其組合等。在一些實施例中，間隔物210與第一停止層150分離。
在一些實施例中，間隔物210具有鄰接金屬-絕緣體-金屬結構140的側壁142s、144s和146s的內側壁212，其中內側壁212可以為階梯狀的，粗糙的，或是實質上平坦的。在一些實施例中，間隔物210的底部與IMD4的頂表面接觸。
第3圖顯示了與系統單晶片200共享了許多特徵的另一個系統單晶片，如系統單晶片300。這樣的共享特徵包含邏輯區域110和RRAM單元130。此外，如第3圖所示，系統單晶片300包含跨越邏輯區域110和RRAM單元130的第二停止層310。例如，第二停止層310包含邏輯區域110中的第一部分312和RRAM單元130中的第二部分314。第二停止層310的第一部分312設置於第一停止層150上。第二停止層310的第二部分314覆蓋間隔物210和金屬-絕緣體-金屬結構140。在M5層下方延伸的金屬特徵320透過第二停止層310電性連接頂部電極146。在一些實施例中，第二停止層310可以與第一停止層150用相同的材料。第二停止層310可以包含如碳化矽、氮氧化矽、氮化矽、碳摻雜的氮化矽，其他適合的材料，或其組合等。第二停止層310與其上覆蓋的IMD5具有不同的蝕刻性質。例如，第二停止層310被選為具有與覆蓋的IMD5不同的蝕刻選擇性。
第4-12圖為根據本揭露的各種實施例在製造的各個階段中可能許多方面與系統單晶片300相似的系統單晶片400的橫截面圖。第4圖描繪了邏輯區域410和非依電性儲存單元區域430。在非依電性儲存單元區域430上形成RRAM單元的一些實施例中，非依電性儲存單元區域430也可以被稱為RRAM單元區域。這些區域中的每一個包含基底510和中間層520的一部份。或者，基底510可以包含其他的基本半導體，例如鍺(germanium)等，包含碳化矽等的化合物半導體，包含矽化鍺等的合金半導體，或其組合等。在一些實施例中，基底510是絕緣體上半導體(semiconductor on insulator，SOI)的基底。基底510可以包含摻雜區域，例如p井(p-well)和n井(n-well)。
中間層520包含多個半導體裝置層，為了方便和清楚起見，沒有單獨描繪。被描繪為單個中間層520的多個層可以包含電晶體和接觸層，金屬化層之間的互連結構、金屬化層、IMD層等。因此，例如，如第1-3圖所示，中間層520包含IMD0-3和嵌入其中的所有層。第4圖中的系統單晶片400橫截面還包含嵌入在IMD層530中的多個金屬特徵，例如金屬特徵542和544。在一些實施例中，IMD層530是如第1-3圖所描繪的IMD4，且金屬特徵542和544可以是第1-3圖所描繪的M4層。
在一些實施例中，在沉積在中間層520上的金屬層被圖案化以形成金屬特徵(例如金屬特徵542和544)之後，並已經沉積了IMD層530。系統單晶片400經過平坦 化處理後，例如化學機械拋光加工。在平坦化處理後，如第4圖所示，金屬特徵542、544和IMD層530可以具有實質上彼此齊平的頂表面。
在IMD層530上毯覆形成第一停止層550，且金屬特徵(例如金屬特徵542和544)嵌入於IMD層530中。例如，在邏輯區域410和RRAM單元區域430中，第一停止層550沉積在IMD層530上，且金屬特徵被嵌入在IMD530中。第一停止層550可以包含碳化矽、氮氧化矽、氮化矽、碳摻雜的氮化矽、碳摻雜的氧化矽，其他適合的材料或其組合等。第一停止層550需與後續步驟中形成的RRAM單元的底部電極層具有不同的蝕刻選擇性。使用諸如電漿增強(plasma enhanced，PE)CVD、高密度電漿(high-density plasma，HDP)CVD、感應耦合電漿(inductively-coupled-plasma，ICP)CVD，熱(thermal)CVD等化學氣相沉積(chemical vapor deposition，CVD)加工，將第一停止層550沉積於IMD層530和金屬特徵542、544的平坦化頂表面上。
參考第5圖，第一停止層550中形成開口552以暴露RRAM單元區域430。例如，移除金屬間層530的第一停止層550的一部分和RRAM單元區域430中的金屬特徵544，同時將第一停止層550的另一部分留在邏輯區域410上。例如，在圖案化第一停止層550後，保留邏輯區域410中元件上的第一停止層550的一部分(例如，一個或多個邏輯電晶體)。圖案化加工包含如，在第一停止層550上沉積 光阻，將光阻的一部分暴露於輻射，將光阻顯影，以及使用光阻作為蝕刻光照蝕刻第一停止層550中的開口552。
參考第6圖，底部電極層560毯覆於IMD層530和RRAM單元區域430中的金屬特徵544之上以及邏輯區域410中的第一停止層550之上。例如，底部電極層560沿著IMD層530的頂表面和RRAM單元區域430中的金屬特徵544共形地形成。底部電極層560可以包含氮化鉭、氮化鈦、鎢、銅、其他適合的導體或其組合等。使用物理氣相沉積加工，電鍍加工等來沉積底部電極層560。在一些情況下，可以先沉積襯墊或阻隔層，然後使用已知的沉積方法之沉積塊材(bulk material)。
此後，介電層570和頂部電極層580依序共形地形成在底部電極層560上。介電層570包含作為電阻材料層的金屬氧化物，其可以是氧化鉿，氧化鋯，氧化鋁，氧化鎳，氧化鉭，氧化鈦，其它氧化物或其組合等。金屬氧化物可以具有非化學計量的氧與金屬的比率。根據沉積方法，可以調節氧與金屬和其他加工條件以達到特定介電層的性質。例如，一組條件可能產生的低的「形式」電壓，另一組條件可能產生低的「讀取」電壓。可以沉積金屬氧化物。在一些實施例中，金屬氧化物是過渡金屬氧化物。在其他實施例中，介電層540包含金屬氮氧化物。
介電層570可以透過適合的技術形成，例如含有金屬和氧的前驅物的原子層沈積。可以使用其他化學氣相沉積技術。在其他實施例中，介電層570可以透過物理氣相 沉積形成，例如具有金屬靶和具有供應氧氣和可選擇的氮氣供應到物理氣相沉積室的濺鍍製程。在其他實施例中，介電層570可以使用電子束沉積加工形成。介電層570可以具有約在20埃至約100埃之間，或約在40埃至100埃之間的厚度。較厚的介電層570導致較高的「形式」電壓。然而如果過度蝕刻，則較薄的介電層570可能容易受到電流洩漏的影響，並對表面和厚度不均勻性具有更高的靈敏度。
頂部電極層580可以是金屬、金屬氮化物、摻雜多晶矽、其他適合的導電材料或其組合等。例如，頂部電極層580可以是氮化鉭，氮化鈦，鉑，其他適合的金屬，或其組合等。頂部電極層580可以透過包含原子層沈積的化學氣相沉積和物理氣相沉積或其他適合的技術形成，並具有約在100埃和約500埃之間的厚度。如果頂部電極層580的厚度大於500nm，則隨後形成的金屬-絕緣體-金屬結構590(如第7圖所示)的段差高度將會過高。如果頂部電極層580的厚度小於100nm，則RRAM單元的「形式」電壓將受到不利影響。或者，頂部電極層580包含其他適合的導電材料，以將該裝置電性連接到用於電路佈線的互連結構的其他部分。
在一些實施例中，在介電層570上沉積覆蓋層，並將頂部電極層580沉積在覆蓋層上。在各種實施例中，覆蓋層為金屬，例如鈦、鉑、鉭，其他適合的金屬或其組合等。可以使用物理氣相沉積加工，化學氣相沉積如原子層沈積加工等來沉積覆蓋層。覆蓋層的厚度可以在約20埃 至約150埃之間，如果覆蓋層的厚度大於150埃，則隨後形成的金屬-絕緣體-金屬結構590(如第7圖所示)的段差高度將會過高。如果覆蓋層的厚度小於20埃，則RRAM單元的「形式」電壓將受到不利影響。
在一些實施例中，這些層被沉積在一個不會破壞真空的系統中。具體來說，一個或多個層可以沉積在相同的腔室中或每一個在相同真空系統上的不同腔室中。在其他實施例中，使用多於一個的半導體加工系統。
接下來，對底部電極層560、介電層570和頂部電極層580進行圖案化以形成金屬-絕緣體-金屬結構590，其中包含依次層疊的底部電極565、介電層575和頂部電極585。所得到的結構如第7圖所示。圖案化包含沉積光阻的光微影操作，透過將光阻暴露於輻射來定義圖案，並顯影光阻以產生光阻圖案。接著將光阻圖案用作蝕刻光罩，如第6圖所示的光罩PR，用以保護RRAM單元的所需部分。如第6圖和第7圖所示，從RRAM單元區域430移除頂部電極層580、介電層570和底部電極層560的部分。從邏輯區域410移除所有的頂部電極層580、介電層570和底部電極層560。如第7圖所示，由光罩PR(如第6圖所示)所保護的底部電極565、介電層575和頂部電極585保留在金屬特徵544和IMD層之上。當達到第一停止層550時，蝕刻加工停止。合適的技術可以用於偵測是否達到新的材料層，進而判斷是否結束蝕刻，以限制過蝕刻的量。
蝕刻光罩PR，用於保護頂部電極層580、介電 層570和底部電極層560的所需部分，具有小於第一停止層550的開口552限定區域的底表面積。例如，蝕刻光罩PR不垂直地與第一停止層550重疊。因此由蝕刻光罩PR保護的頂部電極層580、介電層570和底部電極層560部分不垂直地與第一停止層550重疊。在圖案化加工之後，金屬-絕緣體-金屬結構590和下面的結構(即，IMD層530和金屬特徵544)在他們之間沒有第一停止層550。例如，在金屬-絕緣體-金屬結構590下方不存在第一停止層550。在IMD層530上方的金屬-絕緣體-金屬結構590的段差高度減小。具體來說，底部電極565直接形成在IMD層530和金屬特徵544的平坦化表面上，且介電層575和頂部電極585共形地形成在底部電極565上。
接下來，如第8圖所示，在邏輯區域410中的基底510以及RRAM單元區域430上毯覆形成間隔層600。間隔層600共形地塗覆金屬-絕緣體-金屬結構590的側壁。間隔層600可以包含氮化矽、氮氧化矽、氧化矽，其他適合的介電材料，或其組合等。而後蝕刻間隔物以移除間隔層600的場部分，並得結構如第9圖所示。由於共形地沉積的緣故，在該蝕刻期間，移除如邏輯區域410和頂部電極585的開放區域中的間隔層600。如第9圖所示，小部分被保留的作為間隔物605，間隔物605圍繞金屬-絕緣體-金屬結構590，蝕刻後間隔物605的高度和寬度可以透過調整沉積和蝕刻參數來調節。
參考第10圖。第二停止層610毯覆形成於基底 510之上。IMD層620沉積在第二停止層610之上。在一些實施例中，第二停止層610可以包含與第一停止層550相同的材料。第二停止層610可以包含碳化矽、氮氧化矽、氮化矽、碳摻雜的氧化矽，其他適合的材料，或其組合等。第二停止層610的材料被選擇為具有與覆蓋的IMD層620不同的蝕刻選擇性。第二停止層610共形地沉積在金屬-絕緣體-金屬結構590上，使用諸如電漿增強CVD、高密度電漿CVD、感應耦合電漿CVD，熱CVD等CVD加工。
在一些實施例中，IMD層620可以包含與IMD層530相同的材料。IMD層620可以包含例如氧化矽、低k氧化矽，如多孔氧化矽層，其他適合的介電材料或其組合等。IMD層620沉積在金屬-絕緣體-金屬結構590之間的區域並覆蓋金屬-絕緣體-金屬結構590。如果金屬-絕緣體-金屬結構590被短距離分開，則金屬-絕緣體-金屬結構590之間的間隙的長寬比可能是不符合需求的，因此在IMD層620以不符合需求的長寬比沉積到間隙中後，會在IMD層620形成空隙。然而，由於可以透過第一停止層550上形成金屬-絕緣體-金屬結構590來降低金屬-絕緣體-金屬結構590的段差高度，可以降低金屬-絕緣體-金屬結構590之間間隙的長寬比。因此，金屬-絕緣體-金屬結構590的段差高度的降低可以有利於防止在IMD層620中形成空隙。
參考第11圖。在IMD層620中形成接觸通孔622和頂部電極通孔624。頂部電極通孔624從IMD層620的頂表面延伸到金屬-絕緣體-金屬結構590的頂部電極585 的頂表面。在一些實施例中，通孔的形成可以以多個步驟執行：在第一步驟中，第一圖案和蝕刻停止在RRAM單元區域430中的第二停止層610的頂部上，在第二步驟中，第二停止層610被蝕刻到金屬-絕緣體-金屬結構590的頂部電極585。透過第二停止層610的後續步驟可以與邏輯區域410中的接觸蝕刻一起執行。
接觸通孔622形成在邏輯區域410中的IMD層620中。接觸通孔622從IMD層620的頂表面延伸到第一停止層550下方的金屬特徵542。第一圖案和蝕刻停止在第一停止層550的頂部上，隨後第一停止層550被蝕刻穿過金屬特徵542。穿過第一停止層550蝕刻的後續步驟可以與RRAM單元區域430中的頂部電極通孔624蝕刻一起執行。
在一些實施例中，在RRAM單元區域430中，形成頂部電極通孔624，其中第二停止層610的一小部分保留在頂部電極通孔624的底部。在邏輯區域410中，形成接觸通孔622，其中第一停止層550的一小部分保留在接觸通孔622的底部。由於頂部電極通孔624和接觸通孔622的深度以及蝕刻的材料組成以及頂部電極蝕刻和接觸通孔蝕刻都可以分開執行，以確保良好的加工均勻性。為此，可以使用兩個光罩，一個用於圖案化頂部電極通孔，一個用於圖案化接觸通孔。RRAM單元區域430中的第二停止層610的剩餘部分和邏輯區域410中的第一停止層550的剩餘部分可以同時被移除以暴露頂部電極585和金屬特徵542。
如第12圖所示，接觸通孔622和電極通孔624 用導電材料(通常為金屬)填充以形成接觸632和頂部電極接觸634。除了金屬導體之外，填充物還可以包含一個或多個襯墊和阻隔層。襯墊和/或屏障可以是導電的並且使用化學氣相沉積、物理氣相沉積等沉積方法。金屬可以使用其中一種鍍覆，物理氣相沉積，如電化學電鍍等。
具有嵌入金屬特徵642和644的另一個IMD層650可以與具有嵌入金屬特徵542和544的IMD層530類似的方法形成在IMD層620上。在一些實施例中，填充並超出於電極通孔624和接觸通孔622頂部的多餘金屬可透過平坦化來移除，沉積新的材料，在新的介電材料中對金屬線溝槽進行圖案化和蝕刻，並填充金屬線以形成嵌入金屬特徵642和644的IMD層650。由於透過不在第一停止層550上形成金屬-絕緣體-金屬結構590來減小金屬-絕緣體-金屬結構590的段差高度，因此可以改善為了移除多餘金屬的平坦化的化學機械拋光加工窗口。在一些實施例中，在頂部電極通孔624和接觸通孔622填充之前，對金屬線溝槽進行圖案化和蝕刻。當尺寸使得填充過程允許時，一個填充操作可以同時填充接觸點和金屬溝槽。在一些實施例中，IMD層620和650的組合可以是IMD5，如第1-3圖所示。在一些實施例中，金屬特徵642和644可以是M5層，並且接觸632可以是M5層下方延伸的金屬化通孔V5，如第1-3圖所示。
在一些實施例中，可以對M5層(即金屬特徵642和644)執行如化學機械拋光加工的平坦化處理。由於金屬-絕緣體-金屬結構590的段差高度透過不在第一停止 層550上形成金屬-絕緣體-金屬結構590來減小，因此可以改善化學機械拋光加工窗口。
本揭露的各種實施例具有以下優點。例如，停止層在邏輯區域中的IMD4上延伸並與金屬-絕緣體-金屬結構，因此金屬-絕緣體-金屬結構的段差高度減小。段差高度的降低可以將金屬-絕緣體-金屬結構之間間隙的長寬比降低的可以接受的水平，因此當IMD5以可以接受的長寬比沉積到間隙中時，可以防止IMD5中空隙的形成。此外，段差高度的降低有利於改善金屬-絕緣體-金屬結構上的平坦化層(如M5層和/或IMD5)的化學機械拋光加工窗口。
根據一些實施例，半導體裝置包含金屬間介電層、儲存單元、電晶體和介電層。儲存單元包含在金屬間介電層的頂表面上的金屬-絕緣體-金屬(metal-insulator-metal，MIM)結構。電晶體位於金屬間介電層的下方。介電層在電晶體上並沿著金屬間介電層的頂表面延伸。介電層與金屬-絕緣體-金屬結構分離。
根據一些實施例，金屬-絕緣體-金屬結構與金屬間介電層的頂表面接觸。
根據一些實施例，半導體裝置包含位在該金屬-絕緣體-金屬結構下方的金屬特徵，介電層自金屬特徵分離。
根據一些實施例，金屬-絕緣體-金屬結構包含了疊置在金屬間介電層上的多個層，其中該些層之最底層的頂表面低於介電層的頂表面。
根據一些實施例，金屬-絕緣體-金屬結構層包 含實質上彼此平齊的側壁。
根據一些實施例，半導體裝置包含間隔物，連接金屬-絕緣體-金屬結構中的層的側壁。
根據一些實施例，間隔物與金屬間介電層的頂表面接觸。
根據一些實施例，半導體裝置包含間隔物包含金屬特徵，金屬特徵的頂表面實質上與金屬介電層的頂表面齊平，其中金屬-絕緣體-金屬結構接合金屬特徵的頂表面與金屬介電層的頂表面。
根據一些實施例，介電層的材料不存在於金屬特徵的頂表面。
根據一些實施例，介電層和金屬-絕緣體-金屬結構有不同的蝕刻性質。
根據一些實施例，半導體裝置包含金屬間介電層、介電層、電晶體和儲存單元。介電層覆蓋金屬間介電層的第一部分且不覆蓋金屬間介電層的第二部分。電晶體被金屬間介電層的第一部分。儲存單元包含在金屬間介電層的第二部分上的金屬-絕緣體-金屬(metal-insulator-metal，MIM)結構。
根據一些實施例，金屬-絕緣體-金屬結構與該金屬間介電層的第二部分接合。
根據一些實施例，金屬-絕緣體-金屬結構包含依序堆疊的底部電極層、絕緣層，和頂部電極層，其中頂部電極層的頂表面低於該介電層的頂表面。
根據一些實施例，半導體裝置中包含金屬特徵，嵌入於金屬間介電層，其中金屬-絕緣體-金屬結構與金屬特徵和金屬間介電層接觸。
根據一些實施例，半導體裝置中包含間隔物，設置於金屬-絕緣體-金屬結構的側壁並與介電層分離。
根據一些實施例，形成儲存單元的金屬-絕緣體-金屬(metal-insulator-metal，MIM)結構的方法包含在基底上形成具有遷入金屬特徵的金屬間介電層，移除停止層的一部分，使得嵌入金屬特徵和金屬間介電層的一部分被暴露，從而在暴露的金屬特徵上和暴露的金屬間介電層暴露部分上依序形成底部電極層、介電層和頂部電極層，以及圖案化底部電極層、介電層和頂部電極層，以形成儲存單元的金屬-絕緣體-金屬結構。
根據一些實施例，方法包含在基板上形成電晶體，其中金屬間介電層和停止層設置在電晶體上，並且在移除停止層的部分後，保留在電晶體上的停止層的另一部分。
根據一些實施例，形成底部電極層包含沿著暴露的嵌入金屬特徵的頂表面和金屬間介電層的暴露部分共形地形成底部電極層。
根據一些實施例，圖案化底部電極層的步驟形成與金屬間介電層的暴露部分接觸的底部電極。
根據一些實施例，方法包含沿著圖案化的頂部電極層、介電層和底部電極層的側壁形成間隔物，間隔物觸及金屬間介電層。
以上概述了若干實施例的特徵，使得本領域技術人員可以更好的理解本揭露的各個方面。本領域技術人員應該要理解，他們可以容易使用本揭露為基礎用於設計或修改用於執行其他程序或結構以完成相同的目的和/或實現本文所介紹實施例的相同的優點。本領域技術人員應該還要意識到，這樣的等效架構不能脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，他們可以進行各種變化、替換和改變。

Claims (1)

  1. 一半導體裝置，包含：一金屬間介電層；一儲存單元，包含位於該金屬間介電層之頂表面的一金屬-絕緣體-金屬(metal-insulator-metal，MIM)結構；一電晶體，位於該金屬間介電層下方；以及一介電層在該電晶體上延伸並沿著該金屬間介電層的頂表面延伸，而該介電層自該金屬-絕緣體-金屬結構分離。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI741785B (zh) * 2019-11-05 2021-10-01 南亞科技股份有限公司 半導體元件及其製備方法
US11450686B2 (en) 2020-06-29 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. High density 3D FERAM

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10410934B2 (en) * 2017-12-07 2019-09-10 Micron Technology, Inc. Apparatuses having an interconnect extending from an upper conductive structure, through a hole in another conductive structure, and to an underlying structure
US11189538B2 (en) * 2018-09-28 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with polyimide packaging and manufacturing method
CN112310144A (zh) * 2019-07-29 2021-02-02 联华电子股份有限公司 半导体结构及其制作方法
CN113192929B (zh) * 2020-01-14 2023-07-25 联华电子股份有限公司 电阻式存储器结构及其制作方法
US11495532B2 (en) * 2020-02-27 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques to inhibit delamination from flowable gap-fill dielectric
US11309353B2 (en) * 2020-04-30 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer-defined back-end transistor as memory selector
US11751405B2 (en) 2020-09-25 2023-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and method for fabricating the same
CN114361201A (zh) * 2020-10-13 2022-04-15 联华电子股份有限公司 半导体装置
US11569419B2 (en) * 2020-10-30 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US11894267B2 (en) * 2021-01-05 2024-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating integrated circuit device
KR20230012876A (ko) * 2021-07-16 2023-01-26 주식회사 키파운드리 반도체 소자의 ｍｉｍ 커패시터 및 그 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6916722B2 (en) * 2002-12-02 2005-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method to fabricate high reliable metal capacitor within copper back-end process
US8298902B2 (en) * 2009-03-18 2012-10-30 International Business Machines Corporation Interconnect structures, methods for fabricating interconnect structures, and design structures for a radiofrequency integrated circuit
US8896096B2 (en) * 2012-07-19 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Process-compatible decoupling capacitor and method for making the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI741785B (zh) * 2019-11-05 2021-10-01 南亞科技股份有限公司 半導體元件及其製備方法
US11450686B2 (en) 2020-06-29 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. High density 3D FERAM
TWI781531B (zh) * 2020-06-29 2022-10-21 台灣積體電路製造股份有限公司 三維鐵電隨機存取記憶體與半導體裝置

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