CN114792702A - 一种制作半导体元件的方法 - Google Patents

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Abstract

本发明公开一种制作半导体元件的方法。首先提供一基底，该基底包含一MRAM区域以及一逻辑区域，然后形成一磁性隧穿结(magnetic tunnelingjunction,MTJ)于MRAM区域上，形成一上电极于MTJ上，再进行一可流动式化学气相沉积(flowable chemical vapor deposition,FCVD)制作工艺以形成一第一金属间介电层环绕上电极以及MTJ。

Description

一种制作半导体元件的方法
技术领域
本发明涉及一种制作半导体元件，尤其是涉及一种制作磁阻式随机存取存储器(magnetoresistive random access memory,MRAM)元件的方法。
背景技术
已知，磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在硬盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(MRAM)，其优点是在不通电的情况下可以继续保留存储的数据。
上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electroniccompass)零组件，用来提供使用者移动方位等信息。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁隧穿结(magnetic tunneling junction,MTJ)感测元件等等。然而，上述现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。
发明内容
本发明一实施例揭露一种制作半导体元件的方法。首先提供一基底，该基底包含一MRAM区域以及一逻辑区域，然后形成一磁性隧穿结(magnetic tunneling junction,MTJ)于MRAM区域上，形成一上电极于MTJ上，再进行一可流动式化学气相沉积(flowablechemical vapor deposition,FCVD)制作工艺以形成一第一金属间介电层环绕上电极以及MTJ。
附图说明
图1至图6为本发明一实施例制作一MRAM单元的方法示意图。
主要元件符号说明
12:基底
14:MRAM区域
16:逻辑区域
18:层间介电层
20:金属内连线结构
22:金属内连线结构
24:金属间介电层
26:金属内连线
28:停止层
30:金属间介电层
32:金属内连线
34:阻障层
36:金属层
38:MTJ堆叠结构
42:下电极
44:固定层
46:阻障层
48:自由层
50:上电极
52:MTJ
56:遮盖层
58:间隙壁
60:间隙壁
62:金属间介电层
70:金属内连线
72:停止层
74:金属间介电层
76:金属内连线
78:停止层
具体实施方式
请参照图1至图6，图1至图6为本发明一实施例制作一MRAM单元的方法示意图。如图1所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组，且基底12上较佳定义有一MRAM区域14以及一逻辑区域16。
基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管等主动(有源)元件、被动(无源)元件、导电层以及例如层间介电层(interlayerdielectric,ILD)16等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件，其中MOS晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层18可设于基底12上并覆盖MOS晶体管，且层间介电层18可具有多个接触插塞电连接MOS晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术，在此不另加赘述。
然后在层间介电层18上依序形成金属内连线结构20、22电连接前述的接触插塞，其中金属内连线结构20包含一金属间介电层24以及金属内连线26镶嵌于金属间介电层24中，金属内连线结构22则包含一停止层28、一金属间介电层30以及金属内连线32镶嵌于停止层28与金属间介电层30中。
在本实施例中，金属内连线结构20中的各金属内连线26较佳包含一沟槽导体(trench conductor)，金属内连线结构22中设于MRAM区域14的金属内连线32则包含接触洞导体(via conductor)。另外各金属内连线结构20、22中的各金属内连线26、32均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层24、30以及/或停止层28中并彼此电连接。例如各金属内连线26、32可更细部包含一阻障层34以及一金属层36，其中阻障层34可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层36可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。此外在本实例金属内连线26中的金属层36较佳包含铜、金属内连线32中的金属层36较佳包含钨、金属间介电层24、30较佳包含氧化硅例如四乙氧基硅烷(tetraethylorthosilicate,TEOS)、而停止层28则包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)，但不局限于此。
接着形成一下电极42、一MTJ堆叠结构38、一上电极50以及一图案化掩模(图未示)于金属内连线结构22上。在本实施例中，形成MTJ堆叠结构38的方式可先依序形成一固定层(pinned layer)44、一阻障层(barrier layer)46以及一自由层(free layer)48于下电极42上。在本实施例中，下电极42及上电极50较佳包含导电材料，例如但不局限于钽(Ta)、氮化钽(TaN)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)。固定层44可包含铁磁性材料例如但不局限于钴铁硼(cobalt-iron-boron,CoFeB)、钴铁(cobalt-iron,CoFe)、铁(Fe)、钴(Co)等。此外，固定层44也可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者，例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等，用以固定或限制邻近层的磁矩方向。阻障层46可由包含氧化物的绝缘材料所构成，例如氧化铝(AlOx)或氧化镁(MgO)，但均不局限于此。自由层48可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB)，但不限于此。其中，自由层48的磁化方向会受外部磁场而「自由」改变。
随后如图2所示，利用图案化掩模为掩模进行一道或一道以上蚀刻制作工艺去除部分上电极50、部分MTJ堆叠结构38、部分下电极42以及部分金属间介电层30以形成多个MTJ 52于MRAM区域14。值得注意的是，本实施例于图案化上述上电极50、MTJ堆叠结构38、下电极42及金属间介电层30所进行的蚀刻制作工艺可包含反应性离子蚀刻制作工艺(reactive ion etching,RIE)以及/或离子束蚀刻制作工艺(ion beam etching,IBE)，由于离子束蚀刻制作工艺的特性，剩余的金属间介电层30上表面较佳略低于金属内连线32上表面且金属间介电层30上表面较佳呈现一弧形或曲面。另外又需注意的是，本实施例利用离子束蚀刻制作工艺去除部分金属间介电层30的时候较佳一同去除部分金属内连线32，使金属内连线32靠近MTJ 52的交界处形成倾斜侧壁。
然后形成一遮盖层56于MTJ 52上并覆盖MRAM区域14以及逻辑区域16的金属间介电层30表面。在本实施例中，遮盖层56较佳包含氮化硅，但又可依据制作工艺需求选用其他介电材料例如但不局限于氧化硅、氮氧化硅或氮碳化硅。
接着如图3所示，先利用回蚀刻去除部分遮盖层56以形成间隙壁58、60于各MTJ 52侧壁，再进行一可流动式化学气相沉积(flowable chemical vapor deposition,FCVD)制作工艺，利用低于摄氏100度的温度以形成一金属间介电层62覆盖各MTJ 52以及逻辑区域16的金属间介电层30。在本实施例中，金属间介电层62较佳包含一超低介电常数介电层，例如可包含多孔性介电材料例如但不局限于氧碳化硅(SiOC)或氧碳化硅氢(SiOCH)。需注意的是，利用前述FCVD制作工艺形成金属间介电层62后在此阶段逻辑区域16的金属间介电层62顶表面较佳略低于MRAM区域14的金属间介电层62顶表面，其中MRAM区域14与逻辑区域16的金属间介电层62高度差较佳约略400埃。
如图4所示，随后进行一平坦化制作工艺，例如利用化学机械研磨(chemicalmechanical polishing,CMP)制作工艺去除MRAM区域14与逻辑区域16的部分金属间介电层62，使MRAM区域14与逻辑区域16的金属间介电层62顶部约略切齐。
然后如图5所示，进行一图案转移制作工艺，例如可利用一图案化掩模(图未示)去除逻辑区域16的部分金属间介电层62、部分金属间介电层30及部分停止层28以形成接触洞(图未示)并暴露出下面的金属内连线26。然后于接触洞中填入所需的金属材料，例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层材料以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等低电阻材料或其组合的低阻抗金属层。接着进行一平坦化制作工艺，例如以化学机械研磨制作工艺去除部分金属材料以形成接触插塞或金属内连线70于接触洞内电连接金属内连线26。
随后如图6所示，先形成一停止层72于MRAM区域14及逻辑区域16并覆盖金属间介电层62及金属内连线70，形成一金属间介电层74于停止层72上，进行一道或一道以上光刻暨蚀刻制作工艺去除MRAM区域14及逻辑区域的部分金属间介电层74、部分停止层72及部分金属间介电层62形成接触洞(图未示)。接着填入导电材料于各接触洞内并搭配平坦化制作工艺如CMP以分别于MRAM区域14以及逻辑区域16形成金属内连线76连接下方的MTJ 52及金属内连线70，其中MRAM区域14的金属内连线76较佳直接接触设于下方的上电极50而逻辑区域16的金属内连线76则接触下层的金属内连线70。接着再形成另一停止层78于金属间介电层70上并覆盖金属内连线76。
在本实施例中，停止层72与停止层78可包含相同或不同材料，其中两者均可选自由氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、以及氮碳化硅(siliconcarbon nitride,SiCN)所构成的群组。如同前述所形成的金属内连线，设于金属间介电层74内的金属内连线76可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层74内。例如金属内连线76可更细部包含一阻障层以及一金属层，其中阻障层可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。至此即完成本发明一实施例的半导体元件的制作。
综上所述，相较于现有形成MTJ后通常利用原子沉积(atomic layer deposition,ALD)制作工艺或等离子体辅助化学气相沉积(plasma-enhanced chemical vapordeposition,PECVD)制作工艺来形成金属间介电层并覆盖MTJ及逻辑区域的金属间介电层，本发明较佳采用可流动式化学气相沉积(FCVD)制作工艺来形成上述金属间介电层62覆盖各MTJ 52以及逻辑区域16的金属间介电层30，如此即可在初步沉积阶段便使MRAM区域14的金属间介电层62与逻辑区域16的金属间介电层62之间具有较低的高度差，让后续化学机械研磨制作工艺进行平坦化时更均匀的去除两个区域的金属间介电层62并确保最终MRAM区域14与逻辑区域16的整体平坦性。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (8)

1.一种制作半导体元件的方法，其特征在于，包含：
提供基底，该基底包含磁阻式随机存取存储器区域以及逻辑区域；
形成磁性隧穿结(magnetic tunneling junction,MTJ)于该磁阻式随机存取存储器区域；
形成上电极于该磁性隧穿结上；以及
进行可流动式化学气相沉积(flowable chemical vapor deposition,FCVD)制作工艺以形成第一金属间介电层环绕该上电极以及该磁性隧穿结。
2.如权利要求1所述的方法，另包含：
形成第二金属间介电层于该磁阻式随机存取存储器区域以及该逻辑区域上；
形成第一金属内连线于该磁阻式随机存取存储器区域的该第二金属间介电层内；
形成该磁性隧穿结于该第一金属内连线上；
形成该第一金属间介电层于该磁阻式随机存取存储器区域以及该逻辑区域；
去除该逻辑区域的该第一金属间介电层；以及
形成第二金属内连线于该逻辑区域上。
3.如权利要求2所述的方法，其中该上电极顶表面低于该第二金属内连线顶表面。
4.如权利要求2所述的方法，另包含：
形成停止层于该第一金属间介电层上；
形成第三金属间介电层于该停止层上；以及
形成第三金属内连线于该磁阻式随机存取存储器区域以连接该上电极以及第四金属内连线于该逻辑区域以连接该第二金属内连线。
5.如权利要求1所述的方法，其中该逻辑区域的该第一金属间介电层顶表面低于该磁阻式随机存取存储器区域的该第一金属间介电层顶表面。
6.如权利要求5所述的方法，其中该逻辑区域的该第一金属间介电层及该磁阻式随机存取存储器区域的该第一金属间介电层的高度差小于400埃。
7.如权利要求1所述的方法，另包含于进行该可流动式化学气相沉积制作工艺后平坦化该第一金属间介电层。
8.如权利要求7所述的方法，其中该平坦化制作工艺包含化学机械研磨制作工艺。
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US20150140819A1 (en) 2013-11-19 2015-05-21 United Microelectronics Corp. Semiconductor process
US10008387B1 (en) * 2017-02-15 2018-06-26 Globalfoundries Singapore Pte. Ltd. Embedded memory in back-end-of-line low-k dielectric
US10510587B2 (en) * 2017-09-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor device
US10483461B2 (en) * 2018-04-19 2019-11-19 Globalfoundries Singapore Pte. Ltd. Embedded MRAM in interconnects and method for producing the same
US11233191B2 (en) * 2018-09-26 2022-01-25 Globalfoundries U.S. Inc. Integrated circuits with embedded memory structures and methods for fabricating the same
US11063212B2 (en) * 2019-09-12 2021-07-13 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunnel junction device and formation method thereof
US11495532B2 (en) * 2020-02-27 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques to inhibit delamination from flowable gap-fill dielectric
US11659771B2 (en) * 2020-11-25 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for integrating MRAM and logic devices

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