CN114335068A - 半导体元件及其制作方法 - Google Patents

Abstract

本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，首先形成一磁性隧穿结(magnetic tunneling junction,MTJ)于基底上的MRAM区域，然后形成一第一金属间介电层环绕MTJ，形成一图案化掩模于基底上的逻辑区域，进行氮化制作工艺将部分第一金属间介电层转换为一氮化层于MTJ上，形成第一金属内连线于逻辑区域上，形成一停止层于第一金属间介电层上，形成一第二金属间介电层于停止层上，再形成一第二金属内连线于第二金属间介电层内并连接MTJ。

Description

半导体元件及其制作方法

技术领域

本发明涉及一种制作半导体元件，尤其是涉及一种制作磁阻式随机存取存储器(magnetoresistive random access memory,MRAM)元件的方法。

背景技术

已知，磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在硬盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(MRAM)，其优点是在不通电的情况下可以继续保留存储的数据。

上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electroniccompass)零组件，用来提供使用者移动方位等信息。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁隧穿结(magnetic tunneling junction,MTJ)感测元件等等。然而，上述现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。

发明内容

本发明一实施例揭露一种制作半导体元件的方法。首先形成一磁性隧穿结(magnetic tunneling junction,MTJ)于基底上的MRAM区域，然后形成一第一金属间介电层环绕MTJ，形成一图案化掩模于基底上的逻辑区域，进行氮化制作工艺将部分第一金属间介电层转换为一氮化层于MTJ上，形成第一金属内连线于逻辑区域上，形成一停止层于第一金属间介电层上，形成一第二金属间介电层于停止层上，再形成一第二金属内连线于第二金属间介电层内并连接MTJ。

本发明另一实施例揭露一种半导体元件，其主要包含一磁性隧穿结(magnetictunneling junction,MTJ)设于基底上，第一金属间介电层环绕MTJ以及一氮化层设于该MTJ上。

本发明又一实施例揭露一种半导体元件，其主要包含一磁性隧穿结(magnetictunneling junction,MTJ)设于基底上，上电极设于该MTJ上，第一金属间介电层环绕该MTJ，第二金属间介电层设于该第一金属间介电层上，一金属内连线设于第二金属间介电层内并连接该MTJ以及一突块设于金属内连线旁，其中突块底部高于上电极顶部。

本发明再一实施例揭露一种半导体元件，其主要包含第一磁性隧穿结(magnetictunneling junction,MTJ)以及第二MTJ设于基底上，一遮盖层设于第一MTJ及第二MTJ侧壁，一介电层环绕遮盖层，一金属内连线设于第一MTJ、第二MTJ以及介电层上以及一金属间介电层环绕该介电层以及该金属内连线。

附图说明

图1至图5为本发明一实施例制作一MRAM单元的方式示意图；

图6为本发明一实施例的一MRAM单元的结构示意图；

图7至图10为本发明一实施例制作一MRAM单元的方式示意图。

主要元件符号说明

12:基底

14:MRAM区域

16:逻辑区域

18:层间介电层

20:金属内连线结构

22:金属内连线结构

24:金属间介电层

26:金属内连线

28:停止层

30:金属间介电层

32:金属内连线

34:阻障层

36:金属层

38:MTJ堆叠结构

42:下电极

44:固定层

46:阻障层

48:自由层

50:上电极

52:MTJ

54:MTJ

56:遮盖层

58:金属间介电层

60:氮化制作工艺

62:氮化层

64:图案化掩模

66:金属内连线

68:停止层

70:金属间介电层

72:金属内连线

74:停止层

76:突块

78:沟槽导体

80:接触洞导体

92:介电层

94:金属内连线

96:锥形部

具体实施方式

请参照图1至图5，图1至图5为本发明一实施例制作一MRAM单元的方式示意图。如图1所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组，且基底12上较佳定义有一MRAM区域14以及一逻辑区域16。

基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管等主动(有源)元件、被动(无源)元件、导电层以及例如层间介电层(interlayerdielectric,ILD)16等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件，其中MOS晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层18可设于基底12上并覆盖MOS晶体管，且层间介电层18可具有多个接触插塞电连接MOS晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术，在此不另加赘述。

然后于层间介电层18上依序形成金属内连线结构20、22电连接前述的接触插塞，其中金属内连线结构20包含一金属间介电层24以及金属内连线26镶嵌于金属间介电层24中，金属内连线结构22则包含一停止层28、一金属间介电层30以及金属内连线32镶嵌于停止层28与金属间介电层30中。

在本实施例中，金属内连线结构20中的各金属内连线26较佳包含一沟槽导体(trench conductor)，金属内连线结构22中设于MRAM区域14的金属内连线32则包含接触洞导体(via conductor)。另外各金属内连线结构20、22中的各金属内连线26、32均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层24、30以及/或停止层28中并彼此电连接。例如各金属内连线26、32可更细部包含一阻障层34以及一金属层36，其中阻障层34可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层36可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。此外在本实例金属内连线26中的金属层36较佳包含铜、金属内连线32中的金属层36较佳包含钨、金属间介电层24、30较佳包含氧化硅例如四乙氧基硅烷(tetraethylorthosilicate,TEOS)、而停止层28则包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)，但不局限于此。

接着形成一下电极42、一MTJ堆叠结构38、一上电极50以及一图案化掩模(图未示)于金属内连线结构22上。在本实施例中，形成MTJ堆叠结构38的方式可先依序形成一固定层(pinned layer)44、一阻障层(barrier layer)46以及一自由层(free layer)48于下电极42上。在本实施例中，下电极42及上电极50较佳包含导电材料，例如但不局限于钽(Ta)、氮化钽(TaN)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)。固定层44可包含铁磁性材料例如但不局限于钴铁硼(cobalt-iron-boron,CoFeB)、钴铁(cobalt-iron,CoFe)、铁(Fe)、钴(Co)等。此外，固定层44也可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者，例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等，用以固定或限制邻近层的磁矩方向。阻障层46可由包含氧化物的绝缘材料所构成，例如氧化铝(AlO_x)或氧化镁(MgO)，但均不局限于此。自由层48可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB)，但不限于此。其中，自由层48的磁化方向会受外部磁场而「自由」改变。

随后如图2所示，利用图案化掩模为掩模进行一道或一道以上蚀刻制作工艺去除部分上电极50、部分MTJ堆叠结构38、部分下电极42以及部分金属间介电层30以形成MTJ52、54于MRAM区域14。值得注意的是，本实施例于图案化上述上电极50、MTJ堆叠结构38、下电极42及金属间介电层30所进行的蚀刻制作工艺可包含反应性离子蚀刻制作工艺(reactive ion etching,RIE)以及/或离子束蚀刻制作工艺(ion beam etching,IBE)，由于离子束蚀刻制作工艺的特性，剩余的金属间介电层30上表面较佳略低于金属内连线32上表面且金属间介电层30上表面较佳呈现一弧形或曲面。另外又需注意的是，本实施例利用离子束蚀刻制作工艺去除部分金属间介电层30的时候较佳一同去除部分金属内连线32，使金属内连线32靠近MTJ 52、54的交界处形成倾斜侧壁。

然后形成一遮盖层56于MTJ 52、54上并覆盖金属间介电层30表面，进行一光刻曁蚀刻制作工艺去除逻辑区域16的部分遮盖层56及部分金属间介电层30并暴露出下面的停止层28，再形成一金属间介电层58覆盖各MTJ52、54。在本实施例中，遮盖层56较佳包含氮化硅，但又可依据制作工艺需求选用其他介电材料例如但不局限于氧化硅、氮氧化硅或氮碳化硅。金属间介电层58较佳包含一超低介电常数介电层，例如可包含多孔性介电材料例如但不局限于氧碳化硅(SiOC)或氧碳化硅氢(SiOCH)。

如图3所示，接着进行一氮化制作工艺60以形成一氮化层62于MTJ 52、54上。更具体而言，本阶段所进行的氮化制作工艺60较佳先形成一图案化掩模64例如图案化光致抗蚀剂覆盖逻辑区域16，再利用任何以氮原子为基础的注入方式例如但不局限于离子注入制作工艺或等离子体辅助化学气相沉积(plasma-enhanced chemical vapor deposition,PECVD)制作工艺将氮气以及/或氨气注入MRAM区域14中MTJ 52、54上方的部分金属间介电层58内并将部分金属间介电层58转换为氮化层62。

值得注意的是，本阶段所进行的氮化制作工艺60将氮原子注入由超低介电常数介电层所构成的金属间介电层58后较佳将部分由氧碳化硅(SiOC)或氧碳化硅氢(SiOCH)所构成的金属间介电层58转换为氮碳氧化硅(SiOCN)所构成的氮化层62，而此氮化层62的设置可于后续利用双镶嵌制作工艺制作由例如铜所构成的金属内连线时不致因多孔性金属间介电层过软而于金属内连线侧壁形成突起或突块。从细部来看，氮化层62中较佳包含梯度氮浓度(gradient nitrogen concentration)且氮化层62中的氮浓度较佳朝MTJ 52、54的方向降低。换句话说，靠近MTJ 52、54的氮化层62中较佳包含较低氮浓度而远离MTJ 52、54的氮化层62中则包含较高氮浓度。另需注意的是，本实施例中所形成的氮化层62虽以包含梯度氮浓度为例，但不局限于此，依据本发明其他实施例又可选择于进行氮化制作工艺60时调整所注入氮原子的浓度分布，使氮原子浓度平均分布于整个氮化层62内而非朝MTJ52、54方向递减，此变化型也属本发明所涵盖的范围。

接着如图4所示，先去除图案化掩模64，再进行一图案转移制作工艺，例如可利用一图案化掩模(图未示)去除逻辑区域16的部分金属间介电层58及部分停止层28以形成接触洞(图未示)并暴露出下面的金属内连线26。然后于接触洞中填入所需的金属材料，例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层材料以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等低电阻材料或其组合的低阻抗金属层。接着进行一平坦化制作工艺，例如以化学机械研磨制作工艺去除部分金属材料、部分金属间介电层58以及部分氮化层62以形成接触插塞或金属内连线66于接触洞内电连接金属内连线26。之后再形成一停止层68于氮化层62、金属间介电层58以及金属内连线66上，其中停止层68可包含二氧化硅、氮化硅、或氮碳化硅(silicon carbonnitride,SiCN)且最佳包含氮碳化硅，但不局限于此。

随后如图5所示，形成一金属间介电层70于停止层68上，进行一道或一道以上光刻暨蚀刻制作工艺去除MRAM区域14的部分金属间介电层70、部分停止层68及部分氮化层62以及逻辑区域16的部分金属间介电层70以及部分停止层68形成接触洞(图未示)。接着填入导电材料于各接触洞内并搭配平坦化制作工艺如CMP以分别于MRAM区域14以及逻辑区域16形成金属内连线72连接下方的MTJ 52、54及金属内连线66，其中MRAM区域14的金属内连线72较佳直接接触设于下方的上电极50而逻辑区域16的金属内连线72则接触下层的金属内连线66。接着再形成另一停止层74于金属间介电层70上并覆盖金属内连线72。

在本实施例中，停止层68与停止层74可包含相同或不同材料，其中两者均可选自由氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、以及氮碳化硅(siliconcarbon nitride,SiCN)所构成的群组。如同前述所形成的金属内连线，设于金属间介电层70内的金属内连线72可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层70内。例如金属内连线72可更细部包含一阻障层以及一金属层，其中阻障层可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。至此即完成本发明一实施例的半导体元件的制作。

请参照图6，图6为本发明一实施例的一MRAM单元的结构示意图，其中为了简便说明，本实施例与前述实施例中所揭露的相同元件较佳沿用相同标号。如图6所示，半导体元件主要包含MTJ 52、54设于基底12上，上电极50设于各MTJ 52、54上，遮盖层56环绕上电极50及MTJ 52、54，金属间介电层58环绕MTJ 52、54，金属间介电层70设于金属间介电层58上，金属内连线72设于金属间介电层70内并连接各MTJ 52、54以及突块76设于各金属内连线72旁。在本实施例中，MRAM区域14的金属内连线72又细部包含一沟槽导体78以及二接触洞导体80分别连接MTJ 52、54，其中突块76分别设于各接触洞导体80侧壁。

需注意的是，一般若不依据前述实施例于上电极50上方形成氮化层62作为缓冲，在利用双镶嵌制作工艺形成金属内连线72时所形成的金属内连线72通常会在靠近上电极50的接触洞导体80两侧形成突块76。从细部来看，突块可呈现约略三角形或其他不规则形状，突块76较佳设于各接触洞导体80两侧并直接接触金属间介电层58但较佳不接触上方的停止层68、下方的上电极50以及/或遮盖层56，突块76底部较佳高于上电极50顶部以及遮盖层56顶部，且突块76顶部又较佳低于逻辑区域16的金属内连线66顶部。另外由于突块76以及金属内连线72均于同一道制作工艺，例如前述利用双镶嵌制作工艺时同时形成因此两者较佳包含相同材料例如但不局限于铜。

请参照图7至图10，图7至图10为本发明一实施例制作一MRAM单元的方式示意图，其中为了简便说明，本实施例与前述实施例中所揭露的相同元件较佳沿用相同标号。如图7所示，先比照图1实施例提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(galliumarsenide)等所构成的群组，且基底12上较佳定义有一MRAM区域14以及一逻辑区域16。

基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管等主动元件、被动元件、导电层以及例如层间介电层(interlayer dielectric,ILD)16等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件，其中MOS晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层18可设于基底12上并覆盖MOS晶体管，且层间介电层18可具有多个接触插塞电连接MOS晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技艺，在此不另加赘述。

然后于层间介电层18上依序形成金属内连线结构20、22电连接前述的接触插塞，其中金属内连线结构20包含一金属间介电层24以及金属内连线26镶嵌于金属间介电层24中，金属内连线结构22则包含一停止层28、一金属间介电层30以及金属内连线32镶嵌于停止层28与金属间介电层30中。

在本实施例中，金属内连线结构20中的各金属内连线26较佳包含一沟槽导体(trench conductor)，金属内连线结构22中设于MRAM区域14的的金属内连线32则包含接触洞导体(via conductor)。另外各金属内连线结构20、22中的各金属内连线26、32均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层24、30以及/或停止层28中并彼此电连接。例如各金属内连线26、32可更细部包含一阻障层34以及一金属层36，其中阻障层34可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层36可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。此外在本实例金属内连线26中的金属层36较佳包含铜、金属内连线32中的金属层36较佳包含钨、金属间介电层24、30较佳包含氧化硅例如四乙氧基硅烷(tetraethyl orthosilicate,TEOS)、而停止层28则包含氮掺杂碳化物层(nitrogen dopedcarbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)，但不局限于此。

接着形成一下电极42、一MTJ堆叠结构38、一上电极50以及一图案化掩模(图未示)于金属内连线结构22上。在本实施例中，形成MTJ堆叠结构38的方式可先依序形成一固定层(pinned layer)44、一阻障层(barrier layer)46以及一自由层(free layer)48于下电极42上。在本实施例中，下电极42及上电极50较佳包含导电材料，例如但不局限于钽(Ta)、氮化钽(TaN)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)。固定层44可包含铁磁性材料例如但不局限于钴铁硼(cobalt-iron-boron,CoFeB)、钴铁(cobalt-iron,CoFe)、铁(Fe)、钴(Co)等。此外，固定层44也可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者，例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等，用以固定或限制邻近层的磁矩方向。阻障层46可由包含氧化物的绝缘材料所构成，例如氧化铝(AlO_x)或氧化镁(MgO)，但均不局限于此。自由层48可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB)，但不限于此。其中，自由层48的磁化方向会受外部磁场而「自由」改变。

随后利用图案化掩模为掩模进行一道或一道以上蚀刻制作工艺去除部分上电极50、部分MTJ堆叠结构38、部分下电极42以及部分金属间介电层30以形成MTJ 52、54于MRAM区域14。值得注意的是，本实施例于图案化上述上电极50、MTJ堆叠结构38、下电极42及金属间介电层30所进行的蚀刻制作工艺可包含反应性离子蚀刻制作工艺(reactive ionetching,RIE)以及/或离子束蚀刻制作工艺(ion beam etching,IBE)，由于离子束蚀刻制作工艺的特性，剩余的金属间介电层30上表面较佳略低于金属内连线32上表面且金属间介电层30上表面较佳呈现一弧形或曲面。另外又需注意的是，本实施例利用离子束蚀刻制作工艺去除部分金属间介电层30的时候较佳一同去除部分金属内连线32，使金属内连线32靠近MTJ 52、54的交界处形成倾斜侧壁。然后形成一遮盖层56于MTJ 52、54上并覆盖金属间介电层30表面。在本实施例中，遮盖层56较佳包含氮化硅，但又可依据制作工艺需求选用其他介电材料例如但不局限于氧化硅、氮氧化硅或氮碳化硅。

如图8所示，接着进行一原子沉积制作工艺以形成一介电层92覆盖于MTJ 52、54上，再进行一回蚀刻制作工艺去除MRAM区域14以及逻辑区域16的部分介电层92、部分遮盖层56及部分金属间介电层30，其中剩余的介电层92仅设于MRAM区域14并环绕MTJ 52、54或从另一角度来看设于MTJ 52左侧、MTJ 54右侧以及两个MTJ 52、54之间。需注意的是，本实施例以回蚀刻制作工艺去除部分介电层92的时候虽保留MRAM区域14以及逻辑区域16的部分金属间介电层30且不暴露出下方的停止层28，但不局限于此，依据发明其他实施例又可于去除介电层92时去除逻辑区域16的所有金属间介电层30并暴露出下方的停止层28，此变化型也属本发明所涵盖的范围。

如图9所示，然后形成一金属间介电层58于MRAM区域14及逻辑区域16并覆盖介电层，进行一平坦化制作工艺例如CMP去除部分金属间介电层58使剩余的金属间介电层58具有平坦表面。在本实施例中，介电层92较佳包含氧化硅而如同前述实施例，金属间介电层58较佳包含一超低介电常数介电层，例如可包含多孔性介电材料例如但不局限于氧碳化硅(SiOC)或氧碳化硅氢(SiOCH)。

接着进行一图案转移制作工艺，例如可利用一图案化掩模去除MRAM区域14的部分金属间介电层58、部分介电层92及部分遮盖层56以形成接触洞(图未示)并暴露出下面的上电极50。然后于接触洞中填入所需的金属材料，例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层材料以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等低电阻材料或其组合的低阻抗金属层。接着进行一平坦化制作工艺，例如以化学机械研磨制作工艺去除部分金属材料以形成接触插塞或金属内连线94于接触洞内同时电连接MTJ 52、54。

值得注意的是，由于在MTJ 52、54左右两侧的介电层92经由原子沉积制作工艺形成时具有弧形轮廓，因此连接其上的金属内连线94在接触上述介电层92的部位较佳形成锥形部96。在本实施例中锥形部96底部虽设于上电极50与下电极42之间，但不局限于此，依据本发明其他实施例又可依据制作工艺需求或介电层92侧壁的曲面弧度调整锥形部96的位置使其高于上电极50底部、或低于MTJ 52、54底部，这些变化型均属本发明所涵盖的范围。

随后进行另一图案转移制作工艺，例如可利用一图案化掩模去除逻辑区域16的部分金属间介电层58、部分金属间介电层30及部分停止层28以形成接触洞(图未示)并暴露出下面的金属内连线26。然后于接触洞中填入所需的金属材料，例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层材料以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等低电阻材料或其组合的低阻抗金属层。接着进行一平坦化制作工艺，例如以化学机械研磨制作工艺去除部分金属材料以形成接触插塞或金属内连线66于接触洞内电连接金属内连线26。之后再形成一停止层68于金属间介电层58及金属内连线66、94上，其中停止层68可包含二氧化硅、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)且最佳包含氮碳化硅，但不局限于此。

随后如图10所示，形成一金属间介电层70于停止层68上，进行一道或一道以上光刻暨蚀刻制作工艺去除MRAM区域14以及逻辑区域16的部分金属间介电层70及部分停止层68形成接触洞(图未示)。接着填入导电材料于各接触洞内并搭配平坦化制作工艺如CMP以分别于MRAM区域14以及逻辑区域16形成金属内连线72连接下方的MTJ 52、54及金属内连线66，其中MRAM区域14的金属内连线72较佳直接接触设于下方的金属内连线94而逻辑区域16的金属内连线72则接触下层的金属内连线66。接着再形成另一停止层74于金属间介电层70上并覆盖金属内连线72。如同图6的实施例，本实施例中MRAM区域14的金属内连线72又细部包含一沟槽导体78以及二接触洞导体80分别连接下方的金属内连线94。

在本实施例中，停止层68与停止层74可包含相同或不同材料，其中两者均可选自由氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、以及氮碳化硅(siliconcarbon nitride,SiCN)所构成的群组。如同前述所形成的金属内连线，设于金属间介电层70内的金属内连线72可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层70内。例如金属内连线72可更细部包含一阻障层以及一金属层，其中阻障层可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。至此即完成本发明一实施例的半导体元件的制作。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种制作半导体元件的方法，其特征在于，包含：

形成磁性隧穿结(magnetic tunneling junction,MTJ)于基底上；

形成第一金属间介电层环绕该磁性隧穿结；以及

进行氮化制作工艺以形成氮化层于该磁性隧穿结上。

2.如权利要求1所述的方法，其中该基底包含MRAM区域以及逻辑区域，该方法包含：

形成图案化掩模于该逻辑区域；

进行该氮化制作工艺将部分该第一金属间介电层转换为该氮化层；

形成第一金属内连线于该逻辑区域上；

形成停止层于该第一金属间介电层上；

形成第二金属间介电层于该停止层上；以及

形成第二金属内连线于该第二金属间介电层内并连接该磁性隧穿结。

3.如权利要求2所述的方法，其中该氮化层顶部切齐该第一金属内连线顶部。

4.如权利要求2所述的方法，其中该氮化层包含梯度氮浓度。

5.如权利要求1所述的方法，其中该氮化层的氮浓度朝该第一金属间介电层降低。

6.如权利要求1所述的方法，其中该氮化制作工艺包含等离子体辅助化学气相沉积制作工艺。

7.如权利要求1所述的方法，其中该氮化制作工艺包含氮气或氨气。

8.一种半导体元件，其特征在于，包含：

磁性隧穿结(magnetic tunneling junction,MTJ)，设于基底上；

第一金属间介电层，环绕该磁性隧穿结；以及

氮化层，设于该磁性隧穿结上。

9.如权利要求8所述的半导体元件，其中该基底包含MRAM区域以及逻辑区域，该半导体元件包含：

第一金属内连线，设于该逻辑区域；

停止层，设于该氮化层以及该第一金属内连线上；

第二金属间介电层，设于该停止层上；以及

第二金属内连线，设于该第二金属间介电层内并连接该磁性隧穿结，其中该氮化层环绕该第二金属内连线。

10.如权利要求9所述的半导体元件，其中该氮化层顶部切齐该第一金属内连线顶部。

11.如权利要求8所述的半导体元件，其中该氮化层包含梯度氮浓度。

12.如权利要求8所述的半导体元件，其中该氮化层的氮浓度朝该磁性隧穿结降低。

13.一种半导体元件，其特征在于，包含：

磁性隧穿结(magnetic tunneling junction,MTJ)，设于基底上；

上电极，设于该磁性隧穿结上；

第一金属间介电层，环绕该磁性隧穿结；

第二金属间介电层，设于该第一金属间介电层上；

金属内连线，设于该第二金属间介电层内并连接该磁性隧穿结；以及

突块，设于该金属内连线旁，其中该突块底部高于该上电极顶部。

14.如权利要求13所述的半导体元件，其中该突块以及该金属内连线包含相同材料。

15.如权利要求13所述的半导体元件，另包含遮盖层环绕该上电极以及该磁性隧穿结。

16.如权利要求15所述的半导体元件，其中该突块底部高于该遮盖层顶部。

17.一种半导体元件，其特征在于，包含：

第一磁性隧穿结(magnetic tunneling junction,MTJ)以及第二磁性隧穿结，设于基底上；

遮盖层，设于该第一磁性隧穿结以及该第二磁性隧穿结侧壁；

介电层，环绕该遮盖层；

第一金属内连线，设于该第一磁性隧穿结、该第二磁性隧穿结以及该介电层上；以及

金属间介电层，环绕该介电层以及该第一金属内连线。

18.如权利要求17所述的半导体元件，其中该基底包含MRAM区域以及逻辑区域，该半导体元件包含：

第二金属内连线，设于该逻辑区域，其中该第一金属内连线顶部切齐该第二金属内连线顶部。

19.如权利要求17所述的半导体元件，其中接触该介电层的该第一金属内连线包含锥形部。

20.如权利要求17所述的半导体元件，其中该介电层设于该第一磁性隧穿结以及该第二磁性隧穿结之间。

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