CN115811925A - 半导体元件及其制作方法 - Google Patents

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CN115811925A CN202111067661.2A CN202111067661A CN115811925A CN 115811925 A CN115811925 A CN 115811925A CN 202111067661 A CN202111067661 A CN 202111067661A CN 115811925 A CN115811925 A CN 115811925A
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王裕平
林建廷
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Abstract

本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为主要先形成一磁性隧穿结(magnetic tunneling junction,MTJ)堆叠结构于一基底上，然后形成一蚀刻停止层于该MTJ堆叠结构上，形成一第一自旋轨道转矩式(spin orbit torque,SOT)层于该蚀刻停止层上，然后图案化该第一SOT层、该蚀刻停止层以及该MTJ堆叠结构以形成一MTJ。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种制作半导体元件，尤其是涉及一种制作磁阻式随机存取存储器(magnetoresistive random access memory,MRAM)元件的方法。
背景技术
已知，磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在硬盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(MRAM)，其优点是在不通电的情况下可以继续保留存储的数据。
上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electroniccompass)零组件，用来提供使用者移动方位等信息。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁隧穿结(magnetic tunneling junction,MTJ)感测元件等等。然而，上述现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。
发明内容
本发明一实施例公开一种制作半导体元件的方法，其主要先形成一磁性隧穿结(magnetic tunneling junction,MTJ)堆叠结构于一基底上，然后形成一蚀刻停止层于该MTJ堆叠结构上，形成一第一自旋轨道转矩式(spin orbit torque,SOT)层于该蚀刻停止层上，然后图案化该第一SOT层、该蚀刻停止层以及该MTJ堆叠结构以形成一MTJ。
本发明另一实施例揭露一种半导体元件，其主要包含一磁性隧穿结(magnetictunneling junction,MTJ)设于一基底上，一第一自旋轨道转矩式(spin orbit torque,SOT)层设于该MTJ上，一间隙壁设于MTJ以及第一SOT层旁以及一第二SOT层设于第一SOT层上。
本发明又一实施例揭露一种半导体元件，其主要包含一磁性隧穿结(magnetictunneling junction,MTJ)设于一基底上，一第一自旋轨道转矩式(spin orbit torque,SOT)层设于该MTJ上，一蚀刻停止层设于MTJ以及第一SOT层之间以及一第二SOT层设于第一SOT层上。
附图说明
图1至图6为本发明一实施例制作一MRAM单元的方法示意图；
图7至图12为本发明一实施例制作一MRAM单元的方法示意图；
图13为本发明一实施例的一MRAM单元的结构示意图。
主要元件符号说明
12:基底
14:MRAM区域
16:逻辑区域
18:层间介电层
20:金属内连线结构
22:金属内连线结构
24:金属间介电层
26:金属内连线
28:停止层
30:金属间介电层
32:金属内连线
34:阻障层
36:金属层
38:下电极
40:MTJ堆叠结构
42:上电极
44:第一SOT层
46:图案化掩模
48:MTJ
50:遮盖层
52:金属间介电层
54:第二SOT层
56:金属间介电层
58:金属内连线
60:停止层
62:金属间介电层
64:金属内连线
66:间隙壁
112:基底
114:MRAM区域
116:逻辑区域
118:层间介电层
120:金属内连线结构
122:金属内连线结构
124:金属间介电层
126:金属内连线
128:停止层
130:金属间介电层
132:金属内连线
134:阻障层
136:金属层
138:下电极
140:MTJ堆叠结构
142:上电极
144:第一SOT层
146:硬掩模
148:MTJ
150:遮盖层
152:金属间介电层
154:第二SOT层
156:金属间介电层
158:金属内连线
160:停止层
162:金属间介电层
164:金属内连线
166:蚀刻停止层
168:间隙壁
具体实施方式
请参照图1至图6，图1至图6为本发明一实施例制作一MRAM单元的方法示意图。如图1所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组，且基底12上较佳定义有一MRAM区域14以及一逻辑区域16。
基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管等主动(有源)元件、被动(无源)元件、导电层以及例如层间介电层(interlayerdielectric,ILD)18等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件，其中MOS晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层18可设于基底12上并覆盖MOS晶体管，且层间介电层18可具有多个接触插塞电连接MOS晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术，在此不另加赘述。
然后于层间介电层18上依序形成金属内连线结构20、22电连接前述的接触插塞，其中金属内连线结构20包含一金属间介电层24以及金属内连线26镶嵌于金属间介电层24中，金属内连线结构22则包含一停止层28、一金属间介电层30以及金属内连线32镶嵌于停止层28与金属间介电层30中。
在本实施例中，金属内连线结构20中的各金属内连线26较佳包含一沟槽导体(trench conductor)，金属内连线结构22中设于MRAM区域14的金属内连线32则包含接触洞导体(via conductor)。另外各金属内连线结构20、22中的各金属内连线26、32均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层24、30以及/或停止层28中并彼此电连接。例如各金属内连线26、32可更细部包含一阻障层34以及一金属层36，其中阻障层34可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层36可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。此外在本实例金属内连线26中的金属层36较佳包含铜、金属内连线32中的金属层36较佳包含钨、金属间介电层24、30较佳包含氧化硅例如四乙氧基硅烷(tetraethylorthosilicate,TEOS)、而停止层28则包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)，但不局限于此。
接着形成一下电极38、一MTJ堆叠结构40、一上电极42、一第一自旋轨道转矩式(spin orbit torque,SOT)层44以及一图案化掩模46于金属内连线结构22上。在本实施例中，形成MTJ堆叠结构40的方式可先依序形成一固定层(pinned layer)、一阻障层(barrierlayer)以及一自由层(free layer)于下电极38上。在本实施例中，下电极38及上电极42较佳包含导电材料，例如但不局限于钽(Ta)、氮化钽(TaN)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)。固定层可包含铁磁性材料例如但不局限于钴铁硼(cobalt-iron-boron,CoFeB)、钴铁(cobalt-iron,CoFe)、铁(Fe)、钴(Co)等。此外，固定层也可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者，例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等，用以固定或限制邻近层的磁矩方向。阻障层可由包含氧化物的绝缘材料所构成，例如氧化铝(AlOx)或氧化镁(MgO)，但均不局限于此。自由层可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB)，但不限于此。其中，自由层的磁化方向会受外部磁场而「自由」改变。另外在本实施例中，第一SOT层44较佳作为一自旋轨道转矩式(spin orbit torque,SOT)MRAM的通道因此其材料可包含钽(Ta)、钨(W)、铂(Pt)、铪(Hf)、硒化铋(BixSe1-x)或其组合。图案化掩模46可包含导电或介电材料例如但不局限于氮化钛。
随后如图1至图2所示，利用图案化掩模46为掩模进行一道或一道以上蚀刻制作工艺去除部分第一SOT层44、部分上电极42、部分MTJ堆叠结构40、部分下电极38以及部分金属间介电层30以形成至少一MTJ 48于MRAM区域14，再去除图案化掩模46。值得注意的是，本实施例于图案化上述上电极42、MTJ堆叠结构40、下电极38及金属间介电层30所进行的蚀刻制作工艺可包含反应性离子蚀刻制作工艺(reactive ion etching,RIE)以及/或离子束蚀刻制作工艺(ion beam etching,IBE)，由于离子束蚀刻制作工艺的特性，剩余的金属间介电层30上表面较佳略低于金属内连线32上表面且金属间介电层30上表面较佳呈现一弧形或曲面。另外又需注意的是，本实施例利用离子束蚀刻制作工艺去除部分金属间介电层30的时候可选择一同去除部分金属内连线32，使金属内连线32靠近MTJ 48的交界处形成倾斜侧壁。
然后形成一遮盖层50于MTJ 48上并覆盖MRAM区域14以及逻辑区域16的金属间介电层30表面。在本实施例中，遮盖层50较佳包含氮化硅，但又可依据制作工艺需求选用其他介电材料例如但不局限于氧化硅、氮氧化硅或氮碳化硅。
接着如图3所示，在不利用任何图案化掩模例如图案化光致抗蚀剂的情况下直接进行一蚀刻制作工艺去除部分遮盖层50以形成一间隙壁66环绕或设于MTJ 48与第一SOT层44侧壁，其中所形成的间隙壁66在剖面角度下较佳呈现约略I形。然后进行一沉积制作工艺例如原子层沉积(atomic layer deposition,ALD)制作工艺以形成一金属间介电层52于第一SOT层44、间隙壁66以及金属间介电层30上，再进行一平坦化制作工艺例如化学机械研磨(chemical mechanical polishing,CMP)制作工艺或回蚀刻制作工艺去除部分金属间介电层52，使剩余的金属间介电层52顶表面约略切齐间隙壁66与第一SOT层44顶表面。
随后如图4所示，先形成一第二SOT层54于第一SOT层44与金属间介电层52上，再进行一图案转移制作工艺例如利用一图案化掩模(图未示)为掩模去除位于金属间介电层52上的部分第二SOT层54，使剩余的第二SOT层54除了设于第一SOT层44与间隙壁66上之外仍设于第一SOT层44两侧的金属间介电层52上。在本实施例中，第二SOT层54与第一SOT层44较佳包含相同材料，其中第二SOT层54也作为自旋轨道转矩式(spin orbit torque,SOT)MRAM的通道因此其材料可包含钽(Ta)、钨(W)、铂(Pt)、铪(Hf)、硒化铋(BixSe1-x)或其组合。
如图5所示，然后形成另一金属间介电层56于第二SOT层54与两侧的金属间介电层52上，其中金属间介电层56较佳共形地设于第二SOT层54上，且金属间介电层52与金属间介电层56可包含一超低介电常数介电层，例如可包含多孔性介电材料例如但不局限于氧碳化硅(SiOC)或氧碳化硅氢(SiOCH)。接着进行一平坦化制作工艺例如可利用一化学机械研磨(chemical mechanical polishing,CMP)制作工艺或回蚀刻制作工艺去除部分金属间介电层56但仍使剩余的金属间介电层56顶表面高于第二SOT层54顶表面。
随后进行一图案转移制作工艺，例如可利用一图案化掩模(图未示)去除MRAM区域14与逻辑区域16的部分金属间介电层56、部分金属间介电层52、部分金属间介电层30及部分停止层28以形成接触洞(图未示)并暴露出下面的金属内连线26。然后于接触洞中填入所需的金属材料，例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层材料以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等低电阻材料或其组合的低阻抗金属层。接着进行一平坦化制作工艺，例如以化学机械研磨制作工艺去除部分金属材料以形成接触插塞或金属内连线58于接触洞内电连接金属内连线26。
接着如图6所示，先形成一停止层60于MRAM区域14及逻辑区域16并覆盖金属间介电层56及金属内连线58，形成一金属间介电层62于停止层60上，进行一道或一道以上光刻暨蚀刻制作工艺去除MRAM区域14及逻辑区域16的部分金属间介电层62与部分停止层60形成接触洞(图未示)。接着填入导电材料于各接触洞内并搭配平坦化制作工艺如CMP以分别于MRAM区域14以及逻辑区域16形成金属内连线64电连接下方的MTJ 48及金属内连线58，其中MRAM区域14的金属内连线64较佳直接接触设于下方的第二SOT层54而逻辑区域16的金属内连线64则接触下层的金属内连线58。
在本实施例中，停止层60与停止层28可包含相同或不同材料，其中两者均可选自由氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、以及氮碳化硅(siliconcarbon nitride,SiCN)所构成的群组。如同前述所形成的金属内连线，设于金属间介电层62内的金属内连线64可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层62内。例如金属内连线64可更细部包含一阻障层以及一金属层，其中阻障层可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。至此即完成本发明一实施例的半导体元件的制作。
请继续参照图7至图12，图7至图12为本发明一实施例制作一MRAM单元的方法示意图。如图7所示，首先提供一基底112，例如一由半导体材料所构成的基底112，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组，且基底112上较佳定义有一MRAM区域114以及一逻辑区域116。
如同前述实施例，基底112上可包含例如金属氧化物半导体(metal-oxidesemiconductor,MOS)晶体管等主动元件、被动元件、导电层以及例如层间介电层(interlayer dielectric,ILD)118等介电层覆盖于其上。更具体而言，基底112上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件，其中MOS晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层118可设于基底112上并覆盖MOS晶体管，且层间介电层118可具有多个接触插塞电连接MOS晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术，在此不另加赘述。
然后于层间介电层118上依序形成金属内连线结构120、122电连接前述的接触插塞，其中金属内连线结构120包含一金属间介电层124以及金属内连线126镶嵌于金属间介电层124中，金属内连线结构122则包含一停止层128、一金属间介电层130以及金属内连线132镶嵌于停止层128与金属间介电层30中。
在本实施例中，金属内连线结构120中的各金属内连线126较佳包含一沟槽导体(trench conductor)，金属内连线结构122中设于MRAM区域114的金属内连线132则包含接触洞导体(via conductor)。另外各金属内连线结构120、122中的各金属内连线126、132均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层124、130以及/或停止层128中并彼此电连接。例如各金属内连线126、132可更细部包含一阻障层134以及一金属层136，其中阻障层134可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层136可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalttungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。此外在本实例金属内连线126中的金属层136较佳包含铜、金属内连线132中的金属层136较佳包含钨、金属间介电层124、130较佳包含氧化硅例如四乙氧基硅烷(tetraethyl orthosilicate,TEOS)、而停止层128则包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)，但不局限于此。
接着形成一下电极138、一MTJ堆叠结构140、一上电极142、一蚀刻停止层166、一第一自旋轨道转矩式(spin orbit torque,SOT)层144以及一图案化的硬掩模146于金属内连线结构122上。在本实施例中，形成MTJ堆叠结构140的方式可先依序形成一固定层(pinnedlayer)、一阻障层(barrier layer)以及一自由层(free layer)于下电极138上。在本实施例中，下电极138与上电极142较佳包含导电材料，例如但不局限于钽(Ta)、氮化钽(TaN)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)。固定层可包含铁磁性材料例如但不局限于钴铁硼(cobalt-iron-boron,CoFeB)、钴铁(cobalt-iron,CoFe)、铁(Fe)、钴(Co)等。此外，固定层也可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者，例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等，用以固定或限制邻近层的磁矩方向。阻障层可由包含氧化物的绝缘材料所构成，例如氧化铝(AlOx)或氧化镁(MgO)，但均不局限于此。自由层可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB)，但不限于此。其中，自由层的磁化方向会受外部磁场而「自由」改变。另外在本实施例中，蚀刻停止层166较佳包含金属例如钌(Ru)，第一SOT层144较佳作为一自旋轨道转矩式(spin orbittorque,SOT)MRAM的通道因此其材料可包含钽(Ta)、钨(W)、铂(Pt)、铪(Hf)、硒化铋(BixSe1-x)或其组合。图案化的硬掩模146可包含导电或介电材料例如但不局限于氮化钛。
然后如图7至图8所示，利用图案化的硬掩模146为掩模进行一反应性离子蚀刻(reactive ion etching,RIE)制作工艺去除部分第一SOT层144并暴露出蚀刻停止层166表面，其中蚀刻停止层166较佳避免反应性离子蚀刻制作工艺的过程中所使用的气体成分损害到下方MTJ堆叠结构140中的磁性材料。随后进行另一道蚀刻制作工艺例如利用离子束蚀刻(ion beam etching,IBE)制作工艺去除部分蚀刻停止层166、部分上电极142、部分MTJ堆叠结构140、部分下电极138以及部分金属间介电层130以形成至少一MTJ 148于MRAM区域114。由于离子束蚀刻制作工艺的特性，剩余的金属间介电层130上表面较佳略低于金属内连线132上表面且金属间介电层130上表面较佳呈现一弧形或曲面。此外，本实施例利用离子束蚀刻制作工艺去除部分金属间介电层130的时候可选择一同去除部分金属内连线132，使金属内连线132靠近MTJ 148的交界处形成倾斜侧壁。
值得注意的是，本阶段利用图案化的硬掩模146形成MTJ 148后部分硬掩模146仍设于第一SOT层144顶部，然后形成一遮盖层150于硬掩模146上并覆盖MRAM区域114以及逻辑区域116的金属间介电层130表面。在本实施例中，遮盖层150较佳包含氮化硅，但又可依据制作工艺需求选用其他介电材料例如但不局限于氧化硅、氮氧化硅或氮碳化硅。
接着如图9所示，可进行一光刻暨蚀刻制作工艺，例如可利用一图案化掩模(图未示)如图案化光致抗蚀剂为掩模利用蚀刻制作工艺去除部分遮盖层150，再进行一沉积制作工艺例如原子层沉积(atomic layer deposition,ALD)制作工艺以形成一金属间介电层152于遮盖层150上。需注意的是，本阶段利用图案化掩模图案化遮盖层150的时候可依据制作工艺或产品需求同时图案化遮盖层150下方的金属间介电层130，使遮盖层150侧壁切齐金属间介电层130侧壁，此变化形也属本发明所涵盖的范围。
然后可先进行一平坦化制作工艺例如利用化学机械研磨(chemical mechanicalpolishing,CMP)制作工艺去除部分金属间介电层152使剩余的金属间介电层152顶部约略切齐遮盖层150顶部，再利用一回蚀刻制作工艺同时去除部分金属间介电层152与部分遮盖层150，藉此将剩余的遮盖层150形成间隙壁168于MTJ 148、蚀刻停止层166以及第一SOT层144侧壁并同时使间隙壁168与剩余的金属间介电层152顶表面约略切齐同时两者的顶表面又略低于第一SOT层144顶表面但高于蚀刻停止层166顶表面，或从另一角度看第一SOT层144略为突出于金属间介电层152。需注意的是，本实施例虽利用图案化掩模形成具有约略L形剖面的间隙壁168，但不局限于此，依据本发明其他实施例又可比照前述实施例形成具有I形剖面的间隙壁，其中若间隙壁为I形剖面则间隙壁顶表面较佳切齐第一SOT层144顶表面，此变化形也属本发明所涵盖的范围。
随后如图10所示，形成一第二SOT层154并全面性覆盖于硬掩模146、第一SOT层144、间隙壁168以及金属间介电层152上，再进行一图案转移制作工艺例如利用一图案化掩模(图未示)为掩模去除位于金属间介电层152上的部分第二SOT层154，使剩余的第二SOT层154除了设于硬掩模146顶表面、第一SOT层144侧壁与间隙壁168顶表面之外仍设于间隙壁168两侧的金属间介电层152上，其中剩余的第二SOT层154侧壁可约略切齐下方的间隙壁168侧壁。
在本实施例中，第二SOT层154与第一SOT层144较佳包含相同材料，其中第二SOT层154也作为自旋轨道转矩式(spin orbit torque,SOT)MRAM的通道因此其材料可包含钽(Ta)、钨(W)、铂(Pt)、铪(Hf)、硒化铋(BixSe1-x)或其组合。另外需注意的是，本阶段所形成的第二SOT层154较佳共形地(conformally)设于硬掩模146顶表面、第一SOT层144侧壁以及间隙壁168与金属间介电层152表面，因此设于金属间介电层152上方的第二SOT层154顶表面较佳低于设于硬掩模146或第一SOT层144正上方的第二SOT层154顶表面。
如图11所示，然后形成另一金属间介电层156于第二SOT层154与两侧的金属间介电层152上，其中金属间介电层152与金属间介电层156可包含一超低介电常数介电层，例如可包含多孔性介电材料例如但不局限于氧碳化硅(SiOC)或氧碳化硅氢(SiOCH)。接着进行一平坦化制作工艺例如可利用一化学机械研磨(chemical mechanical polishing,CMP)制作工艺或回蚀刻制作工艺去除部分金属间介电层156甚至部分设于硬掩模146正上方的第二SOT层154，使剩余的第二SOT层154顶表面约略切齐金属间介电层156顶表面。
随后进行一图案转移制作工艺，例如可利用一图案化掩模(图未示)去除MRAM区域114与逻辑区域116的部分金属间介电层156、部分金属间介电层152、部分金属间介电层130及部分停止层128以形成接触洞(图未示)并暴露出下面的金属内连线126。然后于接触洞中填入所需的金属材料，例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层材料以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungstenphosphide，CoWP)等低电阻材料或其组合的低阻抗金属层。接着进行一平坦化制作工艺，例如以化学机械研磨制作工艺去除部分金属材料以形成接触插塞或金属内连线158于接触洞内电连接金属内连线26。
接着如图12所示，先形成一停止层160于MRAM区域114及逻辑区域116并覆盖金属间介电层156及金属内连线158，形成一金属间介电层162于停止层160上，进行一道或一道以上光刻暨蚀刻制作工艺去除MRAM区域114及逻辑区域116的部分金属间介电层162与部分停止层160形成接触洞(图未示)。接着填入导电材料于各接触洞内并搭配平坦化制作工艺如CMP以分别于MRAM区域114以及逻辑区域116形成金属内连线164电连接下方的MTJ 148及金属内连线158，其中MRAM区域114的金属内连线164较佳直接接触设于下方的第二SOT层154而逻辑区域116的金属内连线164则接触下层的金属内连线158。
在本实施例中，停止层160与停止层128可包含相同或不同材料，其中两者均可选自由氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、以及氮碳化硅(siliconcarbon nitride,SiCN)所构成的群组。如同前述所形成的金属内连线，设于金属间介电层162内的金属内连线164可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层162内。例如金属内连线164可更细部包含一阻障层以及一金属层，其中阻障层可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。至此即完成本发明一实施例的半导体元件的制作。
请再参照图13，图13另揭露本发明一实施例的一MRAM单元的结构示意图。如图13所示，本发明可于图11形成金属间介电层156并进行平坦化制作工艺时仅去除部分金属间介电层156但不去除任何硬掩模146正上方的第二SOT层154。换句话说，形成金属间介电层156之后设于金属间介电层152上方的第二SOT层154顶表面仍较佳低于设于硬掩模146或第一SOT层144正上方的第二SOT层154顶表面，此变化型也属本发明所涵盖的范围。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种制作半导体元件的方法，其特征在于，包含：
形成磁性隧穿结(magnetic tunneling junction,MTJ)堆叠结构于基底上；
形成蚀刻停止层于该磁性隧穿结堆叠结构上；
形成第一自旋轨道转矩式(spin orbit torque,SOT)层于该蚀刻停止层上；以及
图案化该第一自旋轨道转矩式层、该蚀刻停止层以及该磁性隧穿结堆叠结构以形成磁性隧穿结。
2.如权利要求1所述的方法，其中该基底包含MRAM区域以及逻辑区域，该方法包含：
形成第一金属间介电层于该基底上；
形成第一金属内连线于该MRAM区域的该第一金属间介电层内；
形成硬掩模于该第一自旋轨道转矩式层上；
形成该磁性隧穿结于该第一金属内连线上；
形成遮盖层于该硬掩模以及该第一金属间介电层上；
形成第二金属间介电层于该遮盖层上；
形成第二自旋轨道转矩式层于该硬掩模以及该第二金属间介电层上；
图案化该第二自旋轨道转矩式层；
形成第三金属间介电层于该第二自旋轨道转矩式层上；以及
形成第二金属内连线于该逻辑区域。
3.如权利要求2所述的方法，另包含：
图案化该遮盖层；
形成该第二金属间介电层于该遮盖层上；
去除该遮盖层以及该第二金属间介电层并暴露出该硬掩模，其中该遮盖层顶表面低于该第一自旋轨道转矩式层顶表面；以及
形成该第二自旋轨道转矩式层于该硬掩模、该遮盖层以及该第二金属间介电层上。
4.如权利要求3所述的方法，另包含图案化该遮盖层以及该第一金属间介电层，其中该遮盖层侧壁切齐该第一金属间介电层侧壁。
5.如权利要求2所述的方法，另包含：
去除该遮盖层以形成间隙壁环绕该磁性隧穿结、该蚀刻停止层以及该第一自旋轨道转矩式层；
形成该第二金属间介电层于该间隙壁上；
平坦化该第二金属间介电层；
形成该第二自旋轨道转矩式层于该硬掩模以及该第二金属间介电层上；
图案化该第二自旋轨道转矩式层；
形成该第三金属间介电层于该第二自旋轨道转矩式层上；以及
形成该第二金属内连线于该逻辑区域。
6.如权利要求2所述的方法，另包含：
形成停止层于该第三金属间介电层上；
形成第四金属间介电层于该停止层上；
形成第三金属内连线于该MRAM区域并连接该第二自旋轨道转矩式层；以及
形成第四金属内连线于该逻辑区域并连接该第二金属内连线。
7.一种半导体元件，其特征在于，包含：
磁性隧穿结(magnetic tunneling junction,MTJ)，设于基底上；
第一自旋轨道转矩式(spin orbit torque,SOT)层，设于该磁性隧穿结上；
间隙壁，设于该磁性隧穿结以及该第一自旋轨道转矩式层旁；以及
第二自旋轨道转矩式层，设于该第一自旋轨道转矩式层上。
8.如权利要求7所述的半导体元件，其中该基底包含MRAM区域以及逻辑区域，该半导体元件包含：
第一金属间介电层，设于该基底上；
第一金属内连线，设于该MRAM区域的该第一金属间介电层内；
该磁性隧穿结，设于该第一金属内连线上；
第二金属间介电层，环绕该间隙壁；以及
第二金属内连线，设于该逻辑区域的该第二金属间介电层内。
9.如权利要求8所述的半导体元件，其中该第二自旋轨道转矩式层顶表面低于该第二金属内连线顶表面。
10.如权利要求7所述的半导体元件，其中该间隙壁包含I形。
11.如权利要求7所述的半导体元件，另包含：
停止层，设于该第二金属间介电层上；
第三金属间介电层，设于该停止层上；
第三金属内连线，设于该MRAM区域并连接该第二自旋轨道转矩式层；以及
第四金属内连线，设于该逻辑区域并连接该第二金属内连线。
12.一种半导体元件，其特征在于，包含：
磁性隧穿结(magnetic tunneling junction,MTJ)，设于基底上；
第一自旋轨道转矩式(spin orbit torque,SOT)层，设于该磁性隧穿结上；
蚀刻停止层，设于该磁性隧穿结以及该第一自旋轨道转矩式层之间；以及
第二自旋轨道转矩式层，设于该第一自旋轨道转矩式层上。
13.如权利要求12所述的半导体元件，其中该基底包含MRAM区域以及逻辑区域，该半导体元件包含：
第一金属间介电层，设于该基底上；
第一金属内连线，设于该MRAM区域的该第一金属间介电层内；
该磁性隧穿结，设于该第一金属内连线上；
第二金属间介电层，环绕该磁性隧穿结；以及
第二金属内连线，设于该逻辑区域的该第二金属间介电层内。
14.如权利要求13所述的半导体元件，另包含：
停止层，设于该第二金属间介电层上；
第三金属间介电层，设于该停止层上；
第三金属内连线，设于该MRAM区域并连接该第二自旋轨道转矩式层；以及
第四金属内连线，设于该逻辑区域并连接该第二金属内连线。
15.如权利要求12所述的半导体元件，另包含硬掩模，设于该第一自旋轨道转矩式层以及该第二自旋轨道转矩式层之间。
16.如权利要求12所述的半导体元件，另包含间隙壁，设于该磁性隧穿结以及该第一自旋轨道转矩式层旁。
17.如权利要求16所述的半导体元件，其中该间隙壁包含L形。
18.如权利要求17所述的半导体元件，其中该间隙壁顶表面低于该第一自旋轨道转矩式层顶表面。
19.如权利要求16所述的半导体元件，其中该间隙壁包含I形。
20.如权利要求19所述的半导体元件，其中该间隙壁顶表面切齐该第一自旋轨道转矩式层顶表面。
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