JP2020505770A - 相互接続構造及びその形成方法 - Google Patents

相互接続構造及びその形成方法 Download PDF

Info

Publication number
JP2020505770A
JP2020505770A JP2019539194A JP2019539194A JP2020505770A JP 2020505770 A JP2020505770 A JP 2020505770A JP 2019539194 A JP2019539194 A JP 2019539194A JP 2019539194 A JP2019539194 A JP 2019539194A JP 2020505770 A JP2020505770 A JP 2020505770A
Authority
JP
Japan
Prior art keywords
metal
opening
dielectric material
interconnect
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019539194A
Other languages
English (en)
Other versions
JP2020505770A5 (ja
JP7027432B2 (ja
Inventor
チェ，スー，ドゥー
スミス，ジェフリー
ルーシンク，ゲリット，ジェイ．
クラーク，ロバート，ディー．
ユ，カイ−フン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of JP2020505770A publication Critical patent/JP2020505770A/ja
Publication of JP2020505770A5 publication Critical patent/JP2020505770A5/ja
Application granted granted Critical
Publication of JP7027432B2 publication Critical patent/JP7027432B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/101—Forming openings in dielectrics
    • H01L2221/1015—Forming openings in dielectrics for dual damascene structures
    • H01L2221/1031—Dual damascene by forming vias in the via-level dielectric prior to deposition of the trench-level dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

半導体デバイスはが提供される。半導体デバイスは、誘電体材料内に形成された複数の相互接続開口を含むことができる。本明細書に開示される相互接続開口は、トレンチ開口、ビア開口、またはデュアルダマシン開口を有することができる。第１金属は、相互接続開口内にコンフォーマルに充填されることができ、誘電体材料と直接接触することができる。半導体デバイスは、同様に、相互接続開口内に充填される第２の金属を有することができる。第２金属は、相互接続開口内に相互接続構造を形成するために、第１金属上に形成されることができ、第１金属によってカプセル化されることができる。半導体デバイスは、誘電体材料内に形成された複数の導電層をさらに含むことができ、導電層は、相互接続構造の底部にあり、相互接続構造と直接接触することができる。

Description

関連出願についての相互参照
本出願は、２０１７年１月２０日に出願された米国仮出願第６２／４４８，７８８号の利益を主張し、その全内容は参照により本明細書に組み込まれる。
本発明は、所与の基板又はウェハ上の材料のパターニング、堆積、及び除去のためのシステム及びプロセスを含む半導体微細加工に関する。
半導体デバイスは、スマートフォン、ラップトップ、デジタルカメラ、その他の機器等、様々な電子機器に広く使用されている。一般に、典型的な半導体デバイスは、トランジスタ、キャパシタ、インダクタ、及び他の構成要素のような能動デバイスを有する基板を含む。これらの能動デバイスは、当初は互いに分離されており、その後、機能回路を生成するために、相互接続構造が能動デバイス上に形成される。かかる相互接続構造は、金属ライン（配線）のような横方向の相互接続と、導電性ビア又はコンタクトプラグのような垂直方向の相互接続とを含むことができる。
ますます複雑化・高度化する多くの機能を同時にサポートすることができる、より小型で高速な半導体デバイスに対する需要がますます高まっている。この縮小プロセスは、一般に、生産効率を向上させ、関連するコストを低下させることにより、利点を提供する。それにもかかわらず、このような縮小はまた、半導体デバイスの加工及び製造の複雑さを増大させている。半導体デバイスの寸法が、先進技術ノードにおいてより小さなサブミクロンサイズにスケールするにつれて、相互接続構造の寸法を減少させながら相互接続構造の抵抗を低減させることが、増大する課題となる。改善された構造及びそれを製造するための方法が必要である。
一態様では、半導体デバイスは、誘電体材料内に形成された相互接続開口を含むことができる。本明細書に開示される相互接続開口は、トレンチ開口、ビア開口、又はデュアルダマシン開口を有することができる。第１金属は、相互接続開口の表面をコンフォーマルに覆うことができ、さらに、誘電体材料と直接接触するか、予め堆積された薄いライナ又はバリア壁材料と接触することができる。導体デバイスは、同様に、相互接続開口内に充填される第２の金属を有することができる。第２金属は、相互接続開口内に相互接続構造を形成するために、第１金属上に（over the first metal）形成されることができ、第１金属によってカプセル化されることができる。いくつかの実施形態では、第１金属は、高アスペクト比を有する相互接続開口内にコンフォーマルに堆積され、第２金属に対するバリア／ライナとして作用することができる。本明細書におけるアスペクト比とは、相互接続開口における、トレンチ開口の高さに対する幅の比、又はビア開口の高さに対する幅の比を意味する。一実施形態では、第１金属は、高アスペクト比を有するトレンチ開口又はビア開口におけるコンフォーマルカバレッジを提供することができるルテニウム（Ｒｕ）であってもよい。第２金属は、第１金属よりも低い抵抗率を有することができるが、誘電体への金属拡散又はエレクトロマイグレーション（ＥＭ）等のいくつかの考えられる理由のために、単独で直接堆積するためには適した材料ではない虞がある。これらの場合、例えば数ナノメートルの厚さの、比較的厚いライナ及び／又はバリア膜が、第２金属を単独で使用するために必要とされる。厚いライナ及び／又は金属スタックへのバリアの組み込みは、しばしば、そのような適切なライナ及び／又はバリア材料の抵抗率が、使用されるバルク金属の抵抗率より１桁以上大きいという事実を含む。場合によっては、第１金属が周囲の誘電体に対していかなるバリアも必要とせず、Ｒｕのようなほぼ無限の寿命を有するように、かつ、第２金属が単独で使用される場合に周囲の誘電体に対して通常著しい拡散を有するようなとき、例えばＲｕ等の第１金属自体が第２金属に対してバリア材料として作用することができるように、第１金属及び第２金属充填物の金属選択を行うことができる。一実施形態において、第２金属は、例えば、銅（Ｃｕ）であり得る。したがって、高い抵抗率のバリア又はライナ膜の使用を必要とする代わりに、Ｒｕ等のより低い抵抗率の金属を、アクティブに相互接続構造の一部であるバリア層として使用することができる。本明細書の開示において、トレンチ開口に充填された金属は、横方向の相互接続を提供する相互接続構造の金属ラインとなり、ビア開口に充填された金属は、半導体デバイスに垂直方向の相互接続を提供する導電性バイアとなる。半導体デバイスは、誘電体材料内に形成された複数の導電層をさらに含むことができ、導電層は、相互接続構造の底部にあり、相互接続構造と直接接触することができる。一実施形態によると、例えばＲｕ等の、導電層は、バックエンドライン（ＢＥＯＬ）処理における金属化層であり得る。他の実施形態では、導電層は、ゲート電極の上に形成される導電層であることができ、又は、ドーピング基板領域（例えば、ドレイン又はソース領域）の上に形成される導電層であることができる。種々の実施形態では、導電層は、半導体デバイス内の任意の導電性構成要素であってもよい。半導体デバイスは、さらに、誘電体材料の頂部表面（a top surface）よりも低い相互接続構造の頂部表面を有することができる。
別の態様においては、半導体デバイスを製造する方法は、誘電体材料を形成するステップと、誘電体材料内に複数の相互接続開口を形成するステップとを含む。相互接続開口は、トレンチ開口、ビア開口、又はデュアルダマシン開口を含むことができる。誘電体材料は、誘電体材料内に複数の導電層を含むことができ、導電層は、相互接続開口の底部に形成され、相互接続開口と直接接触する。本方法は、また、相互接続開口を充填するために第１金属を堆積するステップと、相互接続開口を充填するために第１金属上に第２金属を堆積するステップと、第２の金属を凹ませる又は凹部形成するステップ（recessing）とを含むことができる。いくつかの実施形態では、例えばＲｕ等の、第１金属は、高いアスペクト比を有する開口におけるコンフォーマルカバレッジ（conformal coverage）を提供する特性を有することができ、例えばＣｕ等の、第２金属は、第１金属よりも低い抵抗率を有することができる。第１金属は、低い金属拡散を有することができ、第１金属と周囲の誘電体材料との間に予め堆積されるバリア／ライナを導入することなく堆積させることができる。第１金属は、第２金属に対するバリア／ライナとして作用することもできる。この方法は、相互接続構造上に金属キャップを形成して第２金属に対する金属化された低抵抗バリア材料として機能させるために、第１金属および第２金属上に第３金属を堆積するステップであって、相互接続開口を完全に充填する、ステップをさらに含むことができる。このキャップは、第２金属から、相互接続構造の上にその後堆積され、隣接する上下の金属層間の絶縁を提供する誘電体までの拡散を防止する金属バリアの機能を果たし、さらに第２金属に対して良好なＥＭ制御を提供し得る。実施例において、例えば、第３金属は、第１の金属（例えばＲｕ）と同じでありえる。第２金属は、第３金属の形成の後、第１金属及び第３金属によってカプセル化されることができる。本方法は、半導体デバイスを平坦化するステップを含むことができ、ここで誘電体材料の頂部表面は相互接続開口に充填された金属の頂部表面と同じ高さとなる。本方法は、相互接続開口に充填された金属を凹部形成するステップをさらに含むことができ、ここで、相互接続開口に充填された金属の頂部表面は誘電体材料の頂部表面より低くなることができる。
別の態様では、半導体デバイスは、誘電体材料内に形成された複数の相互接続開口を有することができる。相互接続開口は、トレンチ開口、ビア開口、又はデュアルダマシン開口を含むことができる。第１金属は、相互接続開口の表面をコンフォーマルに覆うことができ、誘電体材料と直接接触することができる。第１金属より低い抵抗率を有する第２金属は、相互接続開口の中で相互接続構造を形成するために、第１金属上に形成されることができる。本開示において、第２金属の頂部表面は、第１金属の頂部表面と同じ高さであることができる。半導体デバイスはまた、相互接続構造の下の誘電体材料内に形成された複数の導電層を含むことができ、複数の導電層のうちの少なくとも１つは、相互接続構造と直接接触することができる。本願明細書において開示において、相互接続構造の頂部表面は誘電体材料の頂部表面よりも低くてもよい。
本開示の態様は、添付の図面とともに読まれるとき、以下の詳細な説明から最もよく理解される。業界の標準的な慣行に従って、さまざまなフィーチャが縮尺どおりに描かれていないことに留意されたい。実際には、説明を明確にするために、さまざまなフィーチャの寸法を任意に拡大又は縮小することができる。
いくつかの実施態様による例示的な半導体デバイスの斜視図を模式的に示す図である。 いくつかの実施態様による例示的な半導体デバイスを模式的に示す図である。 いくつかの実施態様による半導体デバイスを製造する種々の中間ステップの例を模式的に示す図である。 いくつかの実施態様による半導体デバイスを製造する種々の中間ステップの例を模式的に示す図である。 いくつかの実施態様による半導体デバイスを製造する種々の中間ステップの例を模式的に示す図である。 いくつかの実施態様による半導体デバイスを製造する種々の中間ステップの例を模式的に示す図である。 いくつかの実施態様による半導体デバイスを製造する種々の中間ステップの例を模式的に示す図である。 いくつかの実施態様による半導体デバイスを製造する種々の中間ステップの例を模式的に示す図である。 いくつかの実施態様による半導体デバイスを製造する種々の中間ステップの例を模式的に示す図である。 いくつかの実施態様による半導体デバイスを製造する種々の中間ステップの例を模式的に示す図である。 いくつかの実施態様による半導体デバイスを製造する種々の中間ステップの例を模式的に示す図である。 いくつかの実施態様による半導体デバイスを製造する種々の中間ステップの例を模式的に示す図である。 いくつかの実施態様による半導体デバイスを製造する種々の中間ステップの例を模式的に示す図である。 いくつかの実施態様による半導体デバイスを製造する種々の中間ステップの例を模式的に示す図である。 いくつかの実施態様による代替的な半導体デバイスの例を模式的に示す図である。 いくつかの実施態様による半導体デバイスを製造するための例示的なプロセスフローを示す図である。 原子層堆積（ＡＬＤ）プロセスによる又はコンフォーマルＣＶＤ堆積プロセスによるルテニウム（Ｒｕ）堆積の断面走査型電子顕微鏡（ＳＥＭ）グラフを示す図である。 コンフォーマルＣＶＤ堆積プロセスによるＲｕ類似物堆積の断面走査型透過電子顕微鏡（ＳＴＥＭ）グラフを示す図である。
以下の開示は、提供された主題の異なるフィーチャを実装するための多くの異なる実施形態又は実施例を提供する。本開示を簡略化するために、コンポーネント及び配置の特定の例が以下で説明される。もちろん、これらは単なる例であり、限定することを意図したものではない。例えば、本明細書において、第２フィーチャ上又は第２フィーチャの表面上への（over or on a second feature）第１フィーチャの形成は、その後（follows）、第１フィーチャ及び第２フィーチャが直接接触するように形成される実施形態を含むことができ、又は、第１フィーチャと第２フィーチャとが直接接触できないように付加的フィーチャが第１フィーチャと第２フィーチャとの間に形成されることができる実施形態も含みうる。さらに、本開示は、種々の実施例おいて参照符号及び／又は文字を繰り返すことができる。この繰り返しは、単純化及び明瞭化を目的とするものであり、それ自体、検討されているさまざまな実施形態及び／又は構成間の関係を規定するものではない。さらに、本明細書では、「下（beneath）」、「下方（below）」、「低い又は下部（lower）」、「上（above）」、「上部（upper）」等の空間的に相対的な用語は、図面に示されている、１つの要素又はフィーチャの、他の（複数の）要素又は（複数の）フィーチャとの関係を述べるための説明を簡単にするために用いられることができる。空間的に相対的な用語は、図に示されている向きに加えて、使用中又は操作中のデバイスのさまざまな向きを包含することを意図する。装置は他の方向に向けられ（９０度又は他の方向に）、本明細書で使用される空間的に相対的な記述も、それに応じて同様に解釈され得る。
本発明は、一般に、集積回路内の相互接続構造の製造に関し、より詳細には、堆積、凹部形成（recessing）、堆積プロセスを使用して、複数の金属を含む相互接続構造を形成することに関する。本明細書で開示される相互接続構造は、低抵抗及び良好な信頼性を有することができる。本明細書の技術には、半導体デバイスの製造のための構造及び方法が含まれる。かかる技術は、例えば、金属ライン及び／又は導電ビアを含む相互接続構造を作成するためのバックエンドオブライン（ＢＥＯＬ）金属化ステップに適用することができる。一実施形態は、ルテニウムと、例えばＣｕ等の第２金属堆積とを使用して金属相互接続構造を製造する方法を含む。金属ラインは、例えば、Ｒｕ及び第２金属、例えばＣｕ、を含むことができる。例えばＣｕ等の第２金属は、Ｒｕ金属ライン内に完全にカプセル化されることができ、Ｒｕは、例えばＣｕ等の第２金属のためのバリア層として作用する。ここでの技術の利点の１つは、金属１／ビア１／金属２（Ｍ１／Ｖ１／Ｍ２）インターフェースの間にバリア／ライナが必要ないことである。他の実施形態において、バリア／ライナは、第２金属の選択に応じて有用であり得る。
一般に、本願明細書において記載されている実施態様は、誘電体材料内に形成される複数の相互接続開口を有する半導体デバイスを提供する。相互接続開口は、トレンチ開口、ビア開口、又はデュアルダマシン開口を含むことができる。第１金属は、相互接続開口の表面をコンフォーマルに覆うことができ、誘電体材料と直接接触することができる。第１金属より低い抵抗率を有する第２金属は、第１金属上に形成されることができ、相互接続開口の中で相互接続構造を形成するために、第１金属によってカプセル化されることができる。本開示において、相互接続構造の頂部表面は誘電体材料の頂部表面よりも低いことができる。半導体デバイスは、誘電体材料内に形成される複数の導電層を有することもできる。導電層は相互接続構造の底部にあり、複数の導電層のうちの少なくとも１つは相互接続構造と直接接触する。半導体デバイスが縮小し続けるにつれて、半導体デバイスの相互接続構造における導電性要件及び信頼性要件を満たすことがますます難しくなっている。本明細書で開示されるそのような相互接続構造は、低抵抗率及び良好な信頼性を維持しながら、例えば５ｎｍノード以上の先進技術ノードのためにスケールダウンできることが観察されている。第１金属は、相互接続開口の表面をコンフォーマルに覆い、金属ライン（配線）等のボイドのない横方向相互接続、及び導電性ビア等のボイドのない垂直相互接続を形成し、信頼性を向上させる特性を持つことができる。第１の金属より低い抵抗率を有する第２の金属は、相互接続構造の抵抗を低減することができる。関連技術において、バリア／ライナ層は、相互接続開口内への第１金属又は第２金属の堆積前に必要となることがある。本開示において、第１金属又は第２金属は、バリア／ライナ層を導入することなく形成されることができる。第１金属は低い金属マイグレーションを有するので、第１金属は、予め堆積されたバリア／ライナを導入することなく、誘電体材料と直接接触することができる。第１金属は、第２金属に対するバリア／ライナとして作用することもできる。本願明細書において開示されるバリア／ライナ層のない製造プロセスは、製造スループットを増加させることができ、製造コストと、第１金属と第２金属との間及び／又は第１金属と導電層との間の界面抵抗（the interface resistance）との両方を低減することができる。
図１Ａ及び１Ｂは、半導体デバイス１００の概略図を示し、図１Ａは、デバイスの内部構造が見えるように誘電体層１６を取り除いたときの例示的な半導体デバイス１００の斜視図を示し、図１Ｂは、誘電体層１６を示す同じ半導体デバイス１００の概略図を示す。半導体１００は、誘電体層１０、誘電体層１４、誘電体層１６、及び誘電体層２２を含むことができる誘電体材料を含む。誘電体層１０、１４、及び２２は、パッシベーション層又はエッチング／研磨停止層として作用することができる。いくつかの実施態様において、誘電体層１０、１４、及び２２は、ＳｉＮ、ＳｉＣＮ、ＳｉＣ、ＡｌＯｘ、ＳｉＯＮ等、又はこれらの組み合わせであってもよく、厚さは、例えば、２０Å〜３００Åであってもよい。いくつかの実施形態では、誘電体層１６は、層間絶縁層（ＩＬＤ）、金属間絶縁層（ＩＭＤ）、低Ｋ材料層等、又はそれらの組み合わせであり得る。誘電体層１６の厚さは、適用される技術によって変化し、例えば、１０００Å〜約３００００Åの範囲であり得る。図１Ａ及び図１Ｂの実施形態では、誘電体層１０、１４及び２２はＳｉＣＮであり、誘電体層１６は、ＳｉＣＯＨ含有材料のような超低ｋ材料である。
半導体デバイスは、誘電体材料内に形成された複数の導電層１２をさらに含むことができる。一実施形態では、導電層１２は、バックエンド工程（backend of line）（ＢＥＯＬ）における金属化層であることができ、例えば、ルテニウム（Ｒｕ）又は銅（Ｃｕ）等であってもよい。他の実施形態では、導電層１２は、ゲート電極の上に形成される導電層であることができ、又は、ドーピング基板領域（例えば、ドレイン又はソース領域）の上に形成される導電層であることができる。種々の実施形態では、導電層１２は、半導体デバイス内の任意の導電性構成要素であってもよい。図１Ａ及び図１Ｂに示す実施形態では、導電材料１２は、Ｒｕメタル‐１ライン（Ru Metal-1 line）である。
本開示の誘電体材料は、任意の数の層を含むことができ、上述のように、誘電体材料は、複数の相互接続開口を形成するようにパターニングすることができる。図１Ａ及び図１Ｂに示すように、相互接続開口は、デュアルダマシン開口であってもよく、２０又は２８のようなトレンチ開口、及び／又は１８のようなビア開口を含むことができる。トレンチ開口は、様々なフィーチャサイズを有することができることに留意されたい。例えばトレンチ２０のフィーチャサイズがトレンチ２８のフィーチャサイズより大きい等である。
半導体デバイス１００は、さらに、第１金属２４及び第２金属２６を含むことができる。図１Ａ及び図１Ｂに示すように、第１金属２４は、相互接続開口の、２０及び２８のようなトレンチ開口及び／又は１８のようなビア開口内にコンフォーマルに堆積させることができる。第１金属は低い金属マイグレーションを有することができるので、第１金属２４は、予め堆積されたバリア／ライナを導入することなく、誘電体材料と直接接触することができる。さらに図１Ａ及び図１Ｂを参照すると、ビア開口１８及びトレンチ開口２８は、第１金属２４によって完全に充填されることができる。トレンチ開口２８よりも大きなフィーチャサイズを有するトレンチ開口２０において、第１金属２４がトレンチ開口２０の底部及び側壁を覆うことができ、第２金属２６が第１金属２４上に形成され、第１金属２４によってカプセル化されることができる。第１金属２４は、第２金属２６に対するバリア／ライナとして作用することができる。相互接続開口に充填されている第１金属２４及び第２金属２６はともに、相互接続構造を形成し、そこで、トレンチ開口に充填された金属は、横方向の相互接続を提供する相互接続構造の金属ラインを形成し、ビア開口に充填された金属は、垂直相互接続を提供する相互接続の導電性ビアを形成する。図１Ａ及び図１Ｂに示す実施形態では、ビア１８に充填された金属はビア−１構造を形成し、トレンチ開口２０及び２８に充填された金属はメタル−２ラインを形成する。
図１Ａ及び図１Ｂに示すように、導電層１２は、相互接続構造の底部にあり、ビア開口１８内の金属を介して相互接続構造と直接接触することができる。第１金属２４は、ビア１８又はトレンチ２８等の高アスペクト比のフィーチャをコンフォーマルに覆う特性を有することができる。上述のように、アスペクト比とは、相互接続開口における、トレンチ開口の高さに対する幅の比、又はビア開口の高さに対する幅の比を意味する。種々の実施形態では、第１金属は、ルテニウム（Ｒｕ）、銅（Ｃｕ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、又はコバルト（Ｃｏ）であり得る。図１Ａ及び図１Ｂに示す実施形態では、第１金属２４はＲｕであり、高アスペクト比を有するトレンチ開口又はビア開口におけるコンフォーマルカバレッジを提供する。第２金属２６は、相互接続構造の抵抗を低減するために第１金属２４よりも低い抵抗率を有することができ、第１金属２４は、第２金属２６に対するバリア／ライナとして作用する。図１Ａ及び図１Ｂに示す実施形態では、第２金属２６はＣｕである。いくつかの実施形態において、第２金属２６は、Ｃｕ、銅マグネシウム（ＣｕＭｎ）、Ａｌ、Ｗ及びＣｏも含むことができる。半導体デバイス１００は、さらに、誘電体材料の頂部表面（例えば、誘電体層２２の頂部表面）よりも低い相互接続構造の頂部表面（例えば、金属２４の頂部表面）を有することができる。
半導体デバイスの寸法が、５ｎｍノード及びさらなる先進技術ノードにおいて、より小さなサブミクロンサイズに縮小する（ｓｃａｌｅｓ）につれて、相互接続構造の寸法を減少させながら相互接続構造の抵抗を減少させることが、増大する課題となる。また、相互接続構造の低下するフィーチャサイズは、ボイドのない相互接続構造を形成するのが困難であるため、エレクトロマイグレーション（ＥＭ）やストレスマイグレーション（ＳＭ）のような信頼性における課題をもたらす。開示された半導体デバイス１００において、第１金属２４は、ビア１８、トレンチ２０及びトレンチ２８内にコンフォーマルに堆積して、ボイドのない金属化層を形成することができ、第１金属より低い抵抗率を有する第２金属は、相互接続構造の抵抗を低減するために、第１金属上に形成されることができ、第１金属によってカプセル化されることができる。さらに、本開示において、第１金属の低い金属マイグレーションのために、第１金属は、第１金属と周囲の誘電体材料との間にバリア／ライナ層を導入することなく形成されることができる。第１金属が第２金属に対するバリア／ライナとして作用することができるので、第２金属は第１金属と第の金属との間にバリア／ライナなしで導入されることができる。本願明細書において開示されるバリア／ライナ層のない製造プロセスは、製造スループットを増加させることができ、製造コストと、第１金属と第２金属との間及び／又は第１金属と導電層との間の界面抵抗との両方を低減することができる。
図２乃至図１３において、半導体デバイス１００を製造する例示的な技術が、製造の中間段階における半導体デバイスの例示的な概略図を参照して説明される。図２から始まって、誘電体材料を形成することができる。誘電体材料は、誘電体層１０、誘電体層１４、誘電体層１６、及び誘電体層２２を含むことができる。誘電体層１０、１４、及び２２は、パッシベーション層又はエッチング／研磨停止層として機能することができる。いくつかの実施態様において、誘電体層１０、１４、及び２２は、ＳｉＮ、ＳｉＣＮ、ＳｉＣ、ＡｌＯｘ、ＳｉＯＮ等、又はこれらの組み合わせであってもよく、厚さは、例えば、２０Å〜３００Åであってもよい。簡潔性及び明確性のために、本実施形態では、誘電体層１０、１４、及び２２は、ＳｉＣＮである。誘電体層１０、１４、及び２２は、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、電子ビーム蒸着等の種々の技術のうちの任意の方法によって蒸着することができる。誘電体層１０上に、別の誘電体層１６が堆積されることができる。様々な実施形態では、誘電体層１６は、第１層間絶縁層（ＩＬＤ）又は金属間絶縁層（ＩＭＤ）であってもよい。誘電体層１６は、例えば、約４．０未満又はさらに約２．８未満のｋ値を有する低ｋ誘電体材料で形成することができる。誘電体層１６は、リンケイ酸塩ガラス（phosphosilicate glass）（ＰＳＧ）、ボロン・リンケイ酸塩（borophosphosilicate）（ＢＰＳＧ）、ＦＳＧ（ＳｉＯＦ系材料）、ＳｉＯｘＣｙ、スピンオンガラス、スピンオンポリマー、シリコン炭素材料、それらの化合物等であり得る。誘電体層１６は、原子層堆積（ＡＬＤ）、物理気相堆積（ＰＶＤ）、液体源ミスト化学堆積（ＬＳＭＣＤ）、スピニング、化学気相堆積（ＣＶＤ）、コーティング、又は基板上に薄膜層を形成するように適合された他の任意のプロセス等の、任意の適切な方法によって堆積することができる。誘電体層１６の厚さは、適用される技術によって変化し、例えば、１０００Å〜約３００００Åの範囲であり得る。簡潔さと明確さのために、本明細書に開示されている誘電体層１６は、ＳｉＣＯＨを含む超低ｋ材料である。誘電体材料は、技術要件に応じて、絶縁層、接着層、バッファ層等の任意の数の層を含むことができることを理解されたい。
さらに図２を参照すると、誘電体材料は、誘電体材料内に形成された複数の導電層１２をさらに含むことができる。一実施形態では、導電層１２は、バックエンド工程（backend of line）（ＢＥＯＬ）における金属化層であることができ、例えば、ルテニウム（Ｒｕ）又は銅（Ｃｕ）等であってもよい。他の実施形態では、導電層１２は、ゲート電極の上に形成される導電層であることができ、又は、ドーピング基板領域（例えば、ドレイン又はソース領域）の上に形成される導電層であることができる。種々の実施形態では、導電層１２は、半導体デバイス内の任意の導電性構成要素であってもよい。図２の実施形態では、導電層１２は、ＢＥＯＬで適用されるＲｕメタル−１ラインである。Ｒｕは、任意の適切な方法によって堆積されることができる。例えば、ビス（シクロペンタジエニル）ルテニウム（ＲｕＣｐ２）（bis(cyclopentadienyl)ruthenium (RuCp2)）と酸素を前駆体として用い、２７５℃と４００℃との間の温度で行うことができる原子層堆積（ＡＬＤ）プロセス、又は、Ｒｕ３（ＣＯ）１２前駆体蒸気とＣＯガスを含むプロセスガスを適用することができる熱化学気相堆積（ＴＣＶＤ）プロセス等である。図２の実施形態では、ＲｕはＡＬＤプロセスによって堆積される。
図３に示すように、ハードマスク積層体は誘電体材料上に形成されることができる。図示の実施形態では、ハードマスク積層体は、ＳｉＯｘ層３０、ＴｉＮ層３２、別のＳｉＯｘ層３４、及びフォトレジスト層３６を含むが、他の材料が使用されてもよい。ＳｉＯｘ層３０は、約１００Å〜約２００Åの範囲の厚さを有することができる。ＴｉＮ層３２は、２００Å〜４００Åの厚さを有することができる。ＳｉＯｘ層３４は、技術要件に従って、約３００Å〜約５００Åの厚さを有することができる。本明細書に開示されるＳｉＯｘ及びＴｉＮ層は、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、電子ビーム蒸着、又はそれらの任意の組み合わせ等の適切な堆積プロセスによって堆積されることができる。フォトレジスト層３６は、フォトレジストコーティング（例えば、スピンオンコーティング）、ソフトベーキング、マスクアライニング、露光、露光後ベーキング、フォトレジスト現像、すすぎ、乾燥（例えば、スピン乾燥及び／又はハードベーキング）等をさらに含み得るリソグラフィプロセス（例えば、フォトリソグラフィ又は電子ビームリソグラフィ）等の任意の適切な技術によってパターニングされることができる。いくつかの実施形態において、フォトレジスト３６は、マスク（本明細書には示されていない）から下にある基板にパターンを転写するために使用される感光性ポリマーの層であってもよい。いくつかの実施形態では、フォトレジスト層３６は、下地層、ハードマスク、底部反射防止コーティング（ＢＡＲＣ）、及び技術要件に従った他の適切な材料等の複数の層を含むことができる。
図４では、パターニングされたフォトレジスト層３６をマスクとして使用することにより、ハードマスク積層体をエッチングしてハードマスクパターンを形成するために、第１エッチングプロセスを実施することができる。第１エッチングプロセスによって、ドライエッチングプラズマ又はウェットエッチングケミカルのもとに曝されたハードマスク積層体（層３０、３２、及び３４を含む）の部分を除去することができ、フォトレジスト３６によって保護されたハードマスク積層体の部分を残すことができる。第１エッチングプロセスは、誘電体層２２を介して選択的にエッチングダウン（etch down）し、誘電体層１６で停止することができることに留意されたい。第１エッチングが完了すると、残っているフォトレジスト３６は、例えば、プラズマアッシング及び／又は湿式洗浄プロセスによって除去されることができ、フォトレジスト層３６に生成されたパターンは、異なるサイズのトレンチを有するハードマスクパターンを形成するために、ハードマスク積層体（層３０、３２、及び３４を含む）及び誘電体層２２に転写されることができる。形成されたハードマスクパターンは、後続の製造工程において相互接続開口のトレンチ開口を形成するために使用されることができる。図４に示されように、異なるフィーチャサイズを有するトレンチは、臨界寸法（ＣＤ）によって識別されることができる。例えば、トレンチ４４はＴ１のＣＤを有することができ、トレンチ４６はＴ２のＣＤを有することができ、Ｔ１はＴ２より大きい。誘電体材料及び誘電体層２２をエッチングするために、任意の適切な技術を使用することができることに留意されたい。例えば、いくつかの実施形態では、エッチングプロセスは、ドライエッチング（例えば、ＲＩＥ又はＩＣＰエッチング）、ウェットエッチング、及び／又は他のエッチング方法を含んでもよい。
図５では、別のマスク層、例えば、スピンオンカーボン（ＳＯＣ）層３８が、形成されたハードマスクパターン上にコーティングされ、パターニングされることができる。ＳＯＣは、化学気相堆積（ＣＶＤ）プロセスによって製造されるアモルファス炭素膜と比較可能なカーボンハードマスクを形成するために、３５０℃等の高温でスピンコーティング及び焼成することができる有機ポリマー溶液である。スピンオンプロセスは、従来のＣＶＤプロセスと比較して、より低い所有コスト（cost of ownership）、より少ない欠陥、より好適なアライメント精度を提供する。さらに、ＳＯＣは、ＳＯＣのモルフォロジと粘度に依存して、過酷なトポグラフィーに対して良好なギャップ充填性能と平坦化性能を提供することができる。ＳＯＣ層３８は、フォトレジストコーティング（例えば、スピンオンコーティング）、ソフトベーキング、マスクアライニング、露光、露光後ベーキング、フォトレジスト現像、すすぎ、乾燥（例えば、スピン乾燥及び／又はハードベーキング）等をさらに含み得るリソグラフィプロセス（例えば、フォトリソグラフィ又は電子ビームリソグラフィ）等の任意の適切な技術によってパターニングされることができる。図５に示すように、パターニングされたＳＯＣ層は、複数のコンタクトホール４０を含み、これは、以降の製造ステップにおいて相互接続構造のビア開口を形成するために使用されることができる。
図６は、パターニングされたＳＯＣ層をマスクとして使用することによって、誘電体層１６内に（例えば、誘電体層１０に向かって）エッチングダウンする第２エッチングプロセスを示す。第２エッチングの完了後、ＳＯＣマスク層に生成されたパターン（例えば、コンタクトホール４０）は、複数のコンタクトホール４２を生成するために、誘電体層１６に転写されることができる。コンタクトホール４２は、相互接続構造のビア開口を完全なものとするために、後続の製造工程において導電層１２上に着地するようにさらに延長される。図６に示す誘電体層１６をエッチングするために、任意の適切な技術を使用することができる。例えば、いくつかの実施形態では、エッチングプロセスは、ドライエッチング（例えば、ＲＩＥ又はＩＣＰエッチング）、ウェットエッチング、及び／又は他のエッチング方法を含んでもよい。
図７に示すように、第２エッチングプロセス後に残存するＳＯＣ層を除去するために、後続のプラズマアッシング及び／又は湿式洗浄プロセスを実施することができる。残存するＳＯＣ層の除去は、第２エッチングプロセスの間に形成されるパターンを変化させないであろう。図７に示すように、様々な形状サイズを有する複数のトレンチ、及び複数のコンタクトホール４２が、誘電体材料内に残存する。
図８では、トレンチ開口、ビア開口又はデュアルダマシン開口を有する相互接続開口の構築を完了するために、パターニングされたハードマスク積層体をマスクとして使用することにより第３エッチングプロセスを実行することができる。第３エッチングプロセス中に、露光誘電体層１６（the exposure dielectric layer 16）をエッチングプロセスに従って部分的に除去することができ、誘電体層１６の、ハードマスク積層体（層３０、３２、及び３４を含む）によって覆われる部分を残すことができる。第３エッチングプロセスが完了すると、生成される図７に示されるパターンが誘電体層１６に転写されることができる。例えば、図７に形成されるトレンチパターン４４及び４６は誘電体層１６に転写され、対応してトレンチ開口２０及び２８となることができる。パターン転写中に、臨界寸法（ＣＤ）を変更することができることに留意されたい。例えば、トレンチパターン４４はＴ１のＣＤを有し、転写されたトレンチ開口２０はＴ３のＣＤを有することができる。エッチングプロセスに応じて、Ｔ１は、Ｔ３より大きくても小さくてもよい。図７に形成されたコンタクトホール４２を、相互接続構造のビア開口とするために、（例えば誘電体層１０に向かって）さらに下方に延長されて、導電層１２上に着地する。第３エッチングプロセスの後に形成されるビア開口は、例えば、１８として識別することができる。第３のエッチングプロセス中に、ハードマスク積層体を部分的にエッチングすることもでき、誘電体層３２及び３４を完全に無くす（consumed）ことができることに留意されたい。第３エッチングプロセスの後、誘電体層２２及び３０のみが残る。図８に示す誘電体層１６をエッチングするために、任意の適切な技術を使用することができる。例えば、いくつかの実施形態では、エッチングプロセスは、ドライエッチング（例えば、ＲＩＥ又はＩＣＰエッチング）、ウェットエッチング、及び／又は他のエッチング方法を含んでもよい。
図９では、形成された相互接続開口を充填するために第１金属２４を堆積させることができる。第１金属２４は、開口、特に高アスペクト比を有する開口をコンフォーマルに覆う特性を有することができる。種々の実施形態では、第１金属は、ルテニウム（Ｒｕ）、銅（Ｃｕ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、又はコバルト（Ｃｏ）であり得る。図９に示す実施形態では、第１金属２４は、Ｒｕであり、高アスペクト比を有するトレンチ開口又はビア開口におけるコンフォーマルカバレッジを提供する。第１金属２４は、低い金属マイグレーションのために、第１金属２４と周囲の誘電体材料との間にバリア／ライナを導入することなく堆積させることができる。図９に示されるように、第１金属２４の堆積後、図８に示されるビア開口１８は完全に充填され、ビア開口１８に充填される金属は、垂直相互接続を提供するための相互接続構造の導電性ビアとなることができる。トレンチ開口に関しては、２つのシナリオが考えられる。トレンチ開口２８のような小さなフィーチャサイズを有するトレンチ開口は、第１の金属によって完全に充填することができる。トレンチ開口２８内に充填された金属は、横方向の相互接続を提供するために、相互接続構造の金属ラインとなる。しかしながら、トレンチ開口２０のような大きなフィーチャサイズを有するトレンチ開口は、第１の金属２４によって完全に充填することはできない。図９に示すように、第１の金属２４は、トレンチ開口２０の底部及び側壁をコンフォーマルに覆い、トレンチ開口２０の中央部にギャップ２０’を残し得る。図９に示すように、第１金属２４の堆積後、誘電体層３０の頂部表面も第１金属２４によって均一に覆われ得ることに留意されたい。第１金属２４は、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、電子ビーム蒸着、又はそれらの任意の組み合わせ等の適切な堆積プロセスによって堆積されることができる。例えば、本開示においては、Ｒｕを堆積するために、Ｒｕ３（ＣＯ）１２前駆体蒸気及びＣＯガスを含むプロセスガスを適用する熱化学気相堆積（ＴＣＶＤ）プロセスを使用することができる。図９の実施形態において、第１金属２４は、ＡＬＤプロセスによって堆積される。本明細書に開示されるＡＬＤプロセスは、金属マイグレーションを減少させることができ、これにより、予め堆積されたバリア／ライナを導入することなく、第１金属を相互接続開口内に堆積させることができる。また、ＡＬＤプロセスは、第１金属が相互接続開口をコンフォーマルに覆うことを可能にする。
図１０において、相互接続開口を充填するために、第２金属２６を第１の金属２４上に直接堆積させることができる。上述したように、本開示において、第１金属２４は、第２金属２６に対するバリア／ライナとして作用することができる。従って、第１金属２４と第２金属２６との間にバリア／ライナを必要としない。いくつかの実施形態では、第２金属２６は、相互接続構造の導電性を改善するために、第１金属２４よりも低い抵抗率を有することができる。図１０に示すように、形成後、第２金属２６は、トレンチ開口２０の底部及び側壁を覆うことができ、また誘電体材料の頂部表面を覆うことができる。いくつかの実施形態では、第２金属２６はＣｕ、銅マグネシウム（ＣｕＭｎ）、Ａｌ、Ｗ及びＣｏを含むことができる。簡潔さと明瞭さのために、第２金属２６は、相互接続構造の抵抗を減少させるために、本開示においてＣｕであってもよく、電気化学めっき、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、電子ビーム蒸着、又はそれらの任意の組み合わせ等の適切な堆積プロセスによって形成されることができる。
図１１では、第１リセスプロセス又は凹部形成プロセス（recessing process）が実行されることができ、そこで、第２金属２６を選択的ドライエッチングプロセス又は選択的ウェットエッチングプロセスによって凹ませることができる。選択的エッチングプロセスは、エッチングプロセスが主に第２の金属２６をエッチングし、第１の金属２４を非常にわずかに（very lightly）しか腐食させ（attacks）ないことを意味する。例えば、Ｃｌ２及びＮＦ３のエッチングガスを適用するドライエッチングプロセスは、タングステン（Ｗ）で作られた第２金属をエッチングするために使用されることができる。図１１に示すように、リセスプロセスの後、第２金属の、誘電体材料の頂部表面上の部分と、トレンチ開口２０のようなトレンチ開口の側壁に沿った部分と、を完全に除去することができ、トレンチ開口の底部上の部分を部分的に除去することができる。リセスプロセスの後、トレンチ開口２０におけるギャップ２０”のような複数のギャップが、トレンチ開口の中央部に形成され得る。
図１２では、図１１に示すギャップ２０”のような残りのギャップを埋めるために、第１金属及び第２金属の上に第３金属を堆積させることができる。第１金属及び第２金属上の第３の金属は、第２の金属に対する金属化された低抵抗バリア材料として機能するように、相互接続構造上の金属キャップを形成するために、相互接続開口を完全に充填する。ここで、誘電体は、相互接続構造の上にその後堆積されることができ、隣接する上下の金属層間の絶縁を提供することができるものであるが、このキャップは、第２金属から誘電体までの拡散を防止する金属バリアの機能を果たし、さらに第２金属に対して良好なＥＭ制御を提供し得る。いくつかの実施形態において、第３金属は、第１金属と異なるものであってもよく、又は第２金属と異なるものであってもよい。他の実施形態において、第３金属は、第１金属と同じであってもよい。図１２の実施形態では、第３金属は、第１金属２４と同じであり、図１１に示されている残りのギャップ２０”を完全に満たすようにコンフォーマルに堆積することができる。第３金属を形成した後、図１１のトレンチ開口２０を完全に充填することができ、誘電体材料の頂部表面を第３金属で均一に覆うことができる。その後、誘電体材料の頂部表面上の過剰な金属を除去するために、表面平坦化プロセスを実行することができる。図１２に示すように、表面平坦化プロセスは誘電体層２２で終了し、誘電体層２２はパッシベーション層及びエッチング／研磨停止層として作用することができる。表面平坦化プロセス中に、誘電体層３０及び誘電体材料の頂部表面上の過剰な金属の両方を完全に除去することができ、誘電体材料の頂部表面は、図１２に示す金属２４の頂部表面のように、トレンチ開口内の金属の頂部表面と同じ高さである（be level with）ことができる。いくつかの実施形態では、化学機械研磨（ＣＭＰ）プロセスを適用して、誘電体材料の頂部表面上の過剰な金属を除去することができる。他の実施形態では、誘電体材料上の過剰な金属を除去するために、エッチングバックプロセスを適用してもよい。
図１３に例示されているように、第２リセスプロセスは、技術要件に従って、表面平坦化プロセス後に第３金属の頂部を凹ませるために実施されてもよい。このリセスプロセスは、ドライエッチングプロセス又はウェットエッチングプロセスを介して行うことができる。図１３に示すように、金属リセス又は金属凹部形成（the metal recessing）後には、金属２４の頂部部分は除去されており、金属２４の頂部表面は、対応して、誘電体材料の頂部表面（例えば、誘電体層２２の頂部表面）よりも低くなり得る。いくつかの実施形態において、本明細書に開示された金属リセスは、トレンチ開口に充填された２つの金属ライン間の寄生容量を低減することができる。他の実施形態では、金属リセスは、技術的必要性に従って、他の層を構築するための空間を提供することができる。金属リセスの後には、完全な半導体デバイス１００が形成されることができる。半導体１００は、誘電体材料内に形成された複数の相互接続開口を含むことができる。相互接続開口は、トレンチ２０及び２８のようなトレンチ開口、ビア１８のようなビア開口、又はデュアルダマシン開口を有することができる。第１金属２４は、相互接続開口の表面をコンフォーマルに覆うことができ、誘電体材料と直接接触することができる。第１金属より低い抵抗率を有する第２金属２６は、第１金属上に形成されることができ、相互接続開口の中で相互接続構造を形成するために、第１金属によってカプセル化されることができる。半導体デバイス１００内で、トレンチ開口に充填された金属は、横方向の相互接続を提供するための相互接続構造の金属ラインとなり、ビア開口に充填された金属は、垂直方向の相互接続を提供するための導電性ビアとなる。複数の導電層１２は、誘電体材料内に形成され得る。導電層１２は、相互接続構造の底部にあり、ビア開口１８内に充填された金属を介して相互接続構造と直接接触することができる。
関連技術では、相互接続開口を充填するために、金属の堆積の前にバリア／ライナ層が必要とされる。本開示においては、第１金属又は第２金属のような金属は、バリア／ライナを導入することなく堆積され得る。第１金属は低い金属マイグレーションを有し、第１金属は第２金属に対するバリア／ライナとして作用し得るからである。バリア／ライナ層のない金属堆積は、製造スループットを改善し、製造コストを低減し、また相互接続構造における界面抵抗を低減することができる。バリア／ライナはまた、技術要件に従って、第１金属の堆積の前に、第２金属又は第３の金属の堆積の前に、任意で堆積されてもよく、又は第２金属の頂部に堆積されることができることにも言及されるべきである。いくつかの実施形態において、バリア／ライナは、ＴｉＮ、Ｔｉ、Ｔａ、ＴａＮ、ＭｎＮ、ＭｎＳｉＯ、ＳｉＮ等、又はそれらの組み合わせを含むことができる。
次に、図１４を参照して、代替的半導体デバイス１００’が説明される。図１Ｂに示された半導体デバイス１００と比較して、相違点は、半導体デバイス１００’において、第１金属２４上に形成された第２金属２６は、第２金属２６が第１金属２４によってカプセル化されているのではなく、第１金属２４の頂部表面と同じ高さである頂部表面を有することができる点である。半導体デバイス１００’を形成するために、第２金属２６の頂部表面を露出させるために、図１３に示す第２リセスプロセスを調整することができ、第２金属２６の頂部表面を金属２４の頂部表面と同じ高さにすることができる。
図１５は、いくつかの実施態様による半導体デバイスを製造するための例示的なプロセスフローを示す図である。プロセスは、ステップ２０２で開始され、そこで、誘電体材料が形成され得る。誘電体材料は、誘電体層１０、誘電体層１４、誘電体層１６、及び誘電体層２２を含むことができる。誘電体層１０、１４及び２２は、パッシベーション層又はエッチング／研磨停止層として機能することができ、ＳｉＮ、ＳｉＣＮ、ＳｉＣ、ＡｌＯｘ、ＳｉＯＮ等、又はこれらの組み合わせであってもよい。誘電体層１６は、第１層間絶縁層（ＩＬＤ）又は金属間絶縁層（ＩＭＤ）であってもよい。誘電体層１６は、例えば、約４．０未満又はさらに約２．８未満のｋ値を有する低ｋ誘電体材料で形成することができる。簡潔さと明確さのために、本明細書に開示されている誘電体層１６は、ＳｉＣＯＨを含有する低ｋ材料であることができる。誘電体材料は、さらに、誘電体材料内に形成された複数の導電層１２を含むことができ、導電層１２は、ＢＥＯＬ中においてＲｕで作られた金属化層であってもよい。ステップ２０２は、図２に図示されることができる。
次に、ステップ２０４で、誘電体材料上にハードマスク積層体を形成することができる。図３に示すように、ハードマスク積層体は、ＳｉＯｘ層３０、ＴｉＮ層３２、別のＳｉＯｘ層３４、及びフォトレジスト層３６を含むことができる。フォトレジスト層３６は、リソグラフィプロセスに従ってパターニングされることができる。
プロセスフロー２００はその後ステップ２０６に進み、パターニングされたフォトレジスト層３６をマスクとして使用することにより、ハードマスク積層体をエッチングしてハードマスクパターンを形成するために、第１エッチングプロセスが実行される。図４に示されるように、ドライエッチング等の第１エッチングプロセスによって、ドライエッチングプラズマ又はウェットエッチングケミカルのもとに曝されたハードマスク積層体（層３０、３２、及び３４を含む）の部分を除去することができ、フォトレジスト３６によって保護されたハードマスク積層体の部分を残すことができる。第１エッチングは、さらに、誘電体層２２を通って選択的にエッチングダウンし、誘電体層１６で停止することができる。第１のエッチングプロセスの完了後に、様々なサイズのトレンチを有するハードマスクパターンが形成されていることができる。形成されたハードマスクパターンは、後続の製造ステップにおいて相互接続開口のトレンチ開口を形成するために使用されることができる。
その後、プロセスフロー２００は、ステップ２０８に進み、そこで、ハードマスク積層体上に、スピンオンカーボン（ＳＯＣ）ハードマスク層をコーティングし、パターニングすることができる。ＳＯＣ層３８は、リソグラフィプロセス等の任意の適切な技術に従ってパターニングされることができる。図５に示すように、パターニングされたＳＯＣ層は、複数のコンタクトホール４０を含み、これは、以降の製造ステップにおいて相互接続開口のビア開口を形成するために使用されることができる。
ステップ２１０では、パターニングされたＳＯＣ層をマスクとして使用することによって、誘電体層１６内に（例えば、誘電体層１０に向かって）エッチングダウンする第２エッチングプロセスを実行することができる。第２エッチングの完了後、ＳＯＣマスク層に生成されたパターン（例えば、コンタクトホール４０）は、複数のコンタクトホール４２を生成するために、誘電体層１６に転写されることができる。コンタクトホール４２は、相互接続構造のビア開口を完成させるために、後続の製造ステップ工程において導電層１２上に着地するようにさらに延長される。２１０のステップは、図６に図示されることができる。
その後、プロセスフロー２００はステップ２１２に進み、そこで、第２エッチングプロセス後に残存するＳＯＣ層を除去するために、後続のプラズマアッシング及び／又は湿式洗浄プロセスを実施することができる。残存するＳＯＣ層の除去は、第２エッチングプロセスの間に形成されたパターンを変化させないであろう。図７に示すように、様々な形状サイズを有する複数のトレンチ、及び複数のコンタクトホール４２が、誘電体材料内に残る。
ステップ２１４では、トレンチ開口、ビア開口又はデュアルダマシン開口を有する相互接続開口の形成を完了するために、パターニングされたハードマスク積層体をマスクとして使用することにより第３エッチングプロセスを実行することができる。ステップ２１４は、図８に図示されることができる。第３エッチングプロセス中に、露光誘電体層１６をエッチングプロセスに従って部分的に除去することができ、誘電体層１６の、ハードマスク積層体（層３０、３２、及び３４を含む）によって覆われた部分を残すことができる。第３エッチングプロセスが完了すると、生成される図７に示されるパターンが誘電体層１６に転写されることができる。例えば、（図７に示される）ステップ２１２において形成されたトレンチパターン４４及び４６は誘電体層１６に転写され、対応してトレンチ開口２０及び２８となることができる。ステップ２１２において形成されたコンタクトホール４２は、相互接続構造のビア開口になるために、（例えば誘電体層１０に向かって）さらに下方に延長されて導電層１２上に着地する。
プロセスフロー２００は、ステップ２１６に進み、そこで、形成された相互接続開口を充填するために第１金属２４が堆積され得る。第１金属２４は、開口、特に高アスペクト比を有する開口をコンフォーマルに覆う特性を有することができる。その後、第２金属２６を第１金属２４上に堆積させることができる。第１の金属は低い金属マイグレーションを有し、第１金属は第２金属に対するバリア／ライナとして作用し得るので、第１金属及び第２金属の両方をバリア／ライナを導入することなく堆積させることができる。いくつかの実施形態では、第２金属２６は、相互接続構造の導電性を改善するために、第１金属２４よりも低い抵抗率を有することができる。ステップ２１６は、図９及び１０に図示されることができる。
ステップ２１８では、第１リセスプロセスが実行されることができ、そこで、第２金属２６を、選択的ドライエッチングプロセス又は選択的ウェットエッチングプロセスによって凹ませることができる。図１１に示すように、リセスプロセスの後、第２金属の、誘電体材料の頂部表面上の部分と、トレンチ開口２０のようなトレンチ開口の側壁に沿った部分と、を完全に除去することができ、トレンチ開口の底部上の部分を部分的に除去することができる。
その後、プロセスフロー２００はステップ２２０に進み、第３の金属が第１の金属及び第２の金属上に堆積され、トレンチ開口内の残りのギャップを満たすことができる。本開示において、第３の金属は、第１の金属と同じであることができ、トレンチ開口を完全に充填するようにコンフォーマルに堆積されることができる。第３金属を形成した後、いかなるギャップも有さないでトレンチ開口を完全に充填することができ、誘電体材料の頂部表面を第３金属で均一に覆うことができる。その後、誘電体材料の頂部表面上の過剰な金属を除去するために、表面平坦化プロセスを実行することができる。ステップ２２０は、図１２に図示されることができる。
次いで、プロセスフロー２００は、最後のステップ２２２に進み、技術要件に従って、表面平坦化プロセスの後に、第３金属の頂部を凹ませるために第２リセスプロセスが実行され得る。このリセスプロセスは、ドライエッチングプロセス又はウェットエッチングプロセスを介して行うことができる。図１３に示すように、金属リセスの後、トレンチ開口に充填された金属の頂部部分は除去されていることができ、トレンチ開口に充填された金属の頂部表面は、対応して誘電体材料の頂部表面よりも低くなっていることができる。金属リセスの後には、完全な半導体デバイス１００が形成されることができる。
代替的半導体デバイス１００’を製造するために、同じプロセスフロー２００を適用することができることは言及されるべきである。半導体デバイス１００’を形成するために、最後のステップ２２２における第２の処理プロセスは、第２金属２６の頂部表面を露出させるように調整することができ、第２金属２６の頂部表面を金属２４の頂部表面と同じ高さにすることができる。
例示的な方法２００前、中、及び、後に、追加のステップを提供することができ、記載された、いくつかのステップは、方法２００の追加の実施形態のために、置き換えられ、除去され、又は移動され得ることに留意されたい。後続のプロセスステップでは、種々の追加の相互接続構造（例えば、導電線及び／又はビアを有する金属化層）が、誘電体層２２上に形成されてもよい。かかる相互接続構造は、機能回路を形成するために、半導体デバイス１００を他の接触構造及び／又は能動デバイスと電気的に接続する。パッシベーション層、入力／出力構造等の追加のデバイスフィーチャもまた形成され得る。
図１６は、本開示の実施形態に従った、原子層堆積（ＡＬＤ）プロセス又はコンフォーマル化学気相堆積（ＣＶＤ）プロセスによるルテニウム（Ｒｕ）堆積の断面走査型電子顕微鏡（ＳＥＭ）グラフを示す。図１６において、上部部分は、１５ミリトールの圧力で動作するコンフォーマルＣＶＤプロセスによるＲｕの形成を示し、下部は、１０ミリトールの圧力でのコンフォーマルＣＶＤプロセスによるＲｕの形成を示す。両方の条件において、Ｒｕは、例えば左端に位置するトレンチ開口のような、大きいフィーチャサイズを有するトレンチ開口の表面をコンフォーマルに覆うことができ、例えば右端に位置するトレンチ開口のような、小さいフィーチャサイズを有するトレンチ開口を完全に充填することができる。同様のプロセスは、図９に示す本開示において適用することができる。
図１７は、コンフォーマルＣＶＤ堆積プロセスによるＲｕ類似物堆積（similar Ru deposition）の断面走査型透過電子顕微鏡（ＳＴＥＭ）グラフを示す。図１７では、いわゆる「ボトムアップ」堆積プロセスが図示されている。左側のグラフに示すように、まず、ＣＶＤプロセスを介してビア開口内に３０ÅのＲｕが堆積されており、ＳＴＥＭ画像は、堆積されたＲｕが、ビア開口の側壁及び底部をコンフォーマルに覆うことを示す。中央のグラフに示されているように、堆積は継続し、１００ÅのＲｕがビア開口内に堆積される。ＳＴＥＭ画像は、ビア開口の大部分がＲｕで充填されていることを示している。右のグラフに示されているように、堆積は、ビア開口内への１５０ÅのＲｕのコーティングで終了し、ビア開口は、ボイド又は欠陥なしで完全に充填される。さらに、形成されたＲｕは、ビア開口が形成される誘電体材料の頂部表面を覆う。エネルギ分散Ｘ線分光法（ＥＤＸ）によるその後の元素分析（図示せず）は、Ｒｕがボイド又は欠陥なしにビア開口を完全に充填することを検証する。ＡＬＤプロセスを通して堆積されたＴａＮバリア層が、図１７に示される実験において適用されることに言及されるべきである。上述のように、バリア／ライナは、技術の必要性に応じて省略されるか、適用され得る。
図１６及び１７は、本開示において利用することができるコンフォーマルＣＶＤ技術によるコンフォーマルＲｕ堆積プロセスを示す。本明細書に開示されるＲｕ堆積プロセスは、高いアスペクト比を有する開口フィーチャにおけるコンフォーマルカバレッジを提供することができる。本明細書に開示されているＲｕ堆積はまた、金属マイグレーションを減少させることができ、製造中にバリア／ライナを省略することを可能にする。
本明細書に提供される説明に関して、本開示は、半導体デバイスが５ｎｍノード及びさらなる先進技術ノードに収縮する際にいくつかの利点を提供する半導体デバイスを形成するための方法及び構造を提供する。本開示の半導体デバイスは、高度な技術ノードにおける導電性及び信頼性の両方の要件を満たすことができる。本開示の実施形態は、誘電体材料内に形成された複数の相互接続開口を有する半導体デバイスを有利に提供する。本明細書に開示されている相互接続構造において、第１金属層は、相互接続開口の表面をコンフォーマルに覆うことができ、低金属マイグレーションのために誘電体材料と直接接触することができる。第１金属は、第２金属に対するバリア／ライナとして作用することができる。第１金属より低い抵抗率を有する第２金属は、第１金属上に形成されることができ、相互接続開口の中で相互接続構造を形成するために、第１金属によってカプセル化されることができる。トレンチ開口に充填された金属は、相互接続構造の金属ラインであってよく、ビア開口に充填された金属は、相互接続構造の導電性ビアであってよい。第１金属は、高アスペクト比を有する相互接続開口をコンフォーマルに覆い、金属ライン（配線）のようなボイドの無い横方向相互接続、及び、導電性ビアのような垂直方向相互接続を形成し、信頼性を向上させる特性を有する。第１の金属より低い抵抗率を有する第２の金属は、相互接続構造の抵抗を低減することができる。関連技術において、バリア／ライナ層は、相互接続構造内への第１金属又は第２金属の堆積前に必要となることがある。本開示において、第１金属又は第２金属は、バリア／ライナ層を導入することなく形成されることができる。本願明細書において開示されるバリア／ライナ層のない製造プロセスは、製造スループットを向上させることができ、製造コストと、第１金属と第２金属との間及び／又は第１金属と導電層との間の界面抵抗との両方を低減することができる。
以上は、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説したものである。当業者は、本開示を、同じ目的を実行するために、及び／又は本明細書に導入した実施形態の同じ利点を達成するために、他のプロセス及び構造を設計又は修正するための基礎として、容易に使用できることを理解すべきである。また、当業者は、このような等価な構成は、本開示の思想及び範囲から逸脱しないこと、ならびにそれらが、本開示の思想及び範囲から逸脱することなく、本明細書において種々の変更、置換、及び変更をなし得ることを認識すべきである。

Claims (20)

  1. 半導体デバイスであって、
    誘電体材料を有する基板と、
    前記誘電体材料内に形成された相互接続開口と、
    前記誘電体材料内に形成された前記相互接続開口の表面をコンフォーマルに覆う第１金属と、
    前記相互接続開口内に相互接続構造を形成するために、前記第１金属上に形成されており、前記第１金属によってカプセル化されている第２金属と、
    を備える、半導体デバイス。
  2. 前記相互接続開口は、トレンチ開口、ビア開口、又はデュアルダマシン開口を含む、
    請求項１記載の半導体デバイス。
  3. 前記第１金属は、Ｒｕ、Ｃｕ、Ｗ、Ａｌ、又はＣｏを含み、前記誘電体材料に直接接触しており、前記第２金属へのバリア／ライナとして作用する、
    請求項１記載の半導体デバイス。
  4. 前記第２金属は、Ｃｕ、Ｍｎ、Ａｌ、Ｗ及びＣｏを含み、前記第１金属よりも低い抵抗率を有する、
    請求項１記載の半導体デバイス。
  5. 前記誘電体材料内に形成された複数の導電層をさらに備え、
    前記導電層は前記相互接続構造の底部にあり、前記複数の導電層のうちの少なくとも１つは前記相互接続構造と直接接触している、
    請求項１記載の半導体デバイス。
  6. 前記導電層はＲｕ、Ｃｕ、Ｗ、Ａｌ又はＣｏを含む、
    請求項５記載の半導体デバイス。
  7. 前記誘電体材料は、層間絶縁層（ＩＬＤ）、金属間絶縁層（ＩＭＤ）及び低Ｋ材料層のうちの少なくとも１つを含む、
    請求項１記載の半導体デバイス。
  8. 前記相互接続構造の頂部表面は前記誘電体材料の頂部表面よりも低い、
    請求項１記載の半導体デバイス。
  9. 前記第１金属は、前記誘電体材料に直接接触し、前記第２金属の頂部表面は、前記第１金属の頂部表面と同じ高さである、
    請求項１記載の半導体デバイス。
  10. 半導体デバイスを製造する方法であって、
    基板上に誘電体材料を設けるステップと、
    前記誘電体材料内に相互接続開口を形成するステップと、
    前記相互接続開口の表面をコンフォーマルに覆うために第１金属を堆積するステップと、
    前記相互接続開口を充填するために前記第１金属上に第２金属を堆積させるステップと、
    前記相互接続開口内の前記第２金属を凹部形成するステップと、
    前記相互接続開口を完全に充填するために、前記第１金属及び前記第２金属上に第３金属を堆積するステップと、
    前記半導体デバイスを平坦化するステップであって、前記誘電体材料の頂部表面は前記第３金属の頂部表面と同じ高さとする、ステップと、
    を有する方法。
  11. 前記第３金属を凹部形成するステップであって、前記相互接続開口内の前記第３金属の頂部表面は、前記誘電体材料の頂部表面よりも低い、ステップをさらに含む、
    請求項１０記載の方法。
  12. 前記誘電体材料を形成するステップは、前記誘電体材料内に複数の導電層を形成するステップを含む、
    請求項１０記載の方法。
  13. 前記誘電体材料内に前記導電層を形成するステップは、前記相互接続開口の底部に前記導電層を形成するステップを含み、
    前記複数の導電層のうちの少なくとも１つは、前記相互接続開口内に充填された金属と直接接触する、
    請求項１２記載の方法。
  14. 前記相互接続開口を形成するステップは、トレンチ開口、ビア開口又はデュアルダマシン開口を形成するステップを含む、
    請求項１０記載の方法。
  15. 前記誘電体材料内に相互接続開口を形成するステップは、
    前記誘電体材料上にハードマスク積層体を形成するステップと、
    前記ハードマスク積層体をエッチングしてハードマスクパターンを形成する第１エッチングプロセスを実行するステップと、
    パターニングされた前記ハードマスク積層体上にスピンオンカーボン（ＳＯＣ）層をコーティングし、前記ＳＯＣ層をパターニングするステップと、
    パターニングされた前記ＳＯＣ層をマスクとして使用することにより前記誘電体材料内へエッチングダウンする第２エッチングプロセスを実行するステップと、
    前記ＳＯＣ層を除去するステップと、
    トレンチ開口、ビア開口又はデュアルダマシン開口を有する相互接続開口の形成を完了するために、パターニングされた前記ハードマスク積層体をマスクとして使用することにより、前記誘電体材料内へエッチングダウンする第３エッチングプロセスを実行するステップと、
    を含む、請求項１０記載の方法。
  16. 前記第１金属の上に前記第２金属を堆積するステップは、前記誘電体材料の頂部表面上に、前記相互接続開口内のトレンチの底部上に、及び、前記相互接続開口内の前記トレンチの側壁に沿って、前記第２金属を堆積するステップを含む、
    請求項１０記載の方法。
  17. 前記第２金属を凹部形成するステップは、
    前記誘電体材料の頂部表面上の部分及び前記相互接続開口内のトレンチの側壁に沿った部分を完全に除去するステップと、
    前記相互接続開口内のトレンチの底部上の部分を部分的に除去するステップと、を含む、
    請求項１０記載の方法。
  18. 前記第２金属を堆積するステップは、前記第１金属と同じ金属を堆積されるステップを含む、
    請求項１０記載の方法。
  19. 前記第１金属及び前記第３金属で前記第２金属をカプセル化するステップをさらに含み、
    前記第２金属は、前記相互接続開口内で、前記第１金属上に形成されており、前記第３金属によって覆われている、
    請求項１０記載の方法。
  20. 前記第１金属を堆積するステップは、
    原子層堆積（ＡＬＤ）プロセス又はコンフォーマルＣＶＤプロセスを介して前記第１金属を堆積するステップを含み、
    前記第１金属は、前記相互接続開口の表面をコンフォーマルに覆い、前記誘電体材料と直接接触し、前記第２金属に対するバリア／ライナとして作用する、
    請求項１０記載の方法。
JP2019539194A 2017-01-20 2018-01-19 相互接続構造及びその形成方法 Active JP7027432B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201762448788P 2017-01-20 2017-01-20
US62/448,788 2017-01-20
PCT/US2018/014373 WO2018136712A1 (en) 2017-01-20 2018-01-19 Interconnect structure and method of forming the same

Publications (3)

Publication Number Publication Date
JP2020505770A true JP2020505770A (ja) 2020-02-20
JP2020505770A5 JP2020505770A5 (ja) 2020-12-24
JP7027432B2 JP7027432B2 (ja) 2022-03-01

Family

ID=62907123

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019539194A Active JP7027432B2 (ja) 2017-01-20 2018-01-19 相互接続構造及びその形成方法

Country Status (5)

Country Link
US (2) US10541174B2 (ja)
JP (1) JP7027432B2 (ja)
KR (1) KR102489216B1 (ja)
TW (1) TWI753993B (ja)
WO (1) WO2018136712A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10833078B2 (en) 2017-12-04 2020-11-10 Tokyo Electron Limited Semiconductor apparatus having stacked gates and method of manufacture thereof
TWI681537B (zh) * 2019-05-30 2020-01-01 旺宏電子股份有限公司 半導體結構與連線結構的製作方法
CN113223998B (zh) * 2020-02-04 2022-10-04 联芯集成电路制造(厦门)有限公司 具有金属间介电图案的半导体元件的制作方法
US20220093505A1 (en) * 2020-09-24 2022-03-24 Intel Corporation Via connections for staggered interconnect lines
US11776895B2 (en) * 2021-05-06 2023-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for manufacturing the same
US11908738B2 (en) 2021-10-18 2024-02-20 International Business Machines Corporation Interconnect including integrally formed capacitor

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005191254A (ja) * 2003-12-25 2005-07-14 Fujitsu Ltd 半導体装置の製造方法
US20060094236A1 (en) * 2004-11-03 2006-05-04 Elkins Patricia C Electroless plating of metal caps for chalcogenide-based memory devices
US20060097397A1 (en) * 2004-11-10 2006-05-11 Russell Stephen W Method for forming a dual layer, low resistance metallization during the formation of a semiconductor device
US20070059925A1 (en) * 2005-09-13 2007-03-15 Kyung-In Choi Method of forming metal wiring layer of semiconductor device
US20130270703A1 (en) * 2011-12-21 2013-10-17 Daniel J. Zierath Electroless filled conductive structures

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7285867B2 (en) * 2002-11-08 2007-10-23 Casio Computer Co., Ltd. Wiring structure on semiconductor substrate and method of fabricating the same
US6992344B2 (en) * 2002-12-13 2006-01-31 International Business Machines Corporation Damascene integration scheme for developing metal-insulator-metal capacitors
US6899796B2 (en) * 2003-01-10 2005-05-31 Applied Materials, Inc. Partially filling copper seed layer
US7265038B2 (en) * 2003-11-25 2007-09-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a multi-layer seed layer for improved Cu ECP
US7176141B2 (en) * 2004-09-07 2007-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Plasma treatment to improve barrier layer performance over porous low-K insulating dielectrics
KR100870271B1 (ko) 2007-06-28 2008-11-25 주식회사 하이닉스반도체 반도체 소자의 금속배선 및 그의 형성 방법
US8164190B2 (en) * 2009-06-25 2012-04-24 International Business Machines Corporation Structure of power grid for semiconductor devices and method of making the same
US8791549B2 (en) * 2009-09-22 2014-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside interconnect structure connected to TSVs
KR101802435B1 (ko) * 2011-03-28 2017-11-29 삼성전자주식회사 반도체 장치의 금속 배선 형성 방법
US8796853B2 (en) * 2012-02-24 2014-08-05 International Business Machines Corporation Metallic capped interconnect structure with high electromigration resistance and low resistivity
US9349636B2 (en) 2013-09-26 2016-05-24 Intel Corporation Interconnect wires including relatively low resistivity cores
KR102092863B1 (ko) * 2013-12-30 2020-03-24 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9728445B2 (en) * 2014-01-22 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming conducting via and damascene structure
CN107836034B (zh) 2015-06-05 2022-07-19 东京毅力科创株式会社 用于互连的钌金属特征部填充

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005191254A (ja) * 2003-12-25 2005-07-14 Fujitsu Ltd 半導体装置の製造方法
US20060094236A1 (en) * 2004-11-03 2006-05-04 Elkins Patricia C Electroless plating of metal caps for chalcogenide-based memory devices
US20060097397A1 (en) * 2004-11-10 2006-05-11 Russell Stephen W Method for forming a dual layer, low resistance metallization during the formation of a semiconductor device
US20070059925A1 (en) * 2005-09-13 2007-03-15 Kyung-In Choi Method of forming metal wiring layer of semiconductor device
US20130270703A1 (en) * 2011-12-21 2013-10-17 Daniel J. Zierath Electroless filled conductive structures

Also Published As

Publication number Publication date
KR20190100975A (ko) 2019-08-29
KR102489216B1 (ko) 2023-01-16
TWI753993B (zh) 2022-02-01
WO2018136712A1 (en) 2018-07-26
TW201841324A (zh) 2018-11-16
US10541174B2 (en) 2020-01-21
US20200006129A1 (en) 2020-01-02
US20180211870A1 (en) 2018-07-26
US10923392B2 (en) 2021-02-16
JP7027432B2 (ja) 2022-03-01

Similar Documents

Publication Publication Date Title
US10867921B2 (en) Semiconductor structure with tapered conductor
US10923392B2 (en) Interconnect structure and method of forming the same
TWI579998B (zh) 半導體裝置與其形成方法
TWI718268B (zh) 半導體結構的製造方法
US11594419B2 (en) Reduction of line wiggling
TWI797304B (zh) 使用完全自對準方案的消去式互連線形成
CN109148358B (zh) 半导体装置结构的制造方法
JP7492618B2 (ja) 二重金属電力レールを有する集積回路の製造方法
US11309217B2 (en) Contact plug and method of formation
TW202038383A (zh) 半導體裝置及其形成方法
US11101175B2 (en) Tall trenches for via chamferless and self forming barrier
US9431292B1 (en) Alternate dual damascene method for forming interconnects
US7892967B2 (en) Semiconductor device and method for manufacturing the same
KR100691105B1 (ko) 듀얼 다마신 공정을 이용한 구리 배선 형성 방법
TWI803495B (zh) 半導體裝置結構的形成方法
TW202245193A (zh) 半導體結構及其製造方法
US9564355B2 (en) Interconnect structure for semiconductor devices
WO2023093676A1 (en) Beol top via wirings with dual damascene via and super via redundancy
TWI803209B (zh) 製造半導體元件之方法
US20230099965A1 (en) Airgap isolation for back-end-of-the-line semiconductor interconnect structure with top via
KR20070077670A (ko) 반도체 메모리 소자 제조 방법 및 이에 따라 제조된 반도체소자

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201112

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210713

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210910

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211228

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220118

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220216

R150 Certificate of patent or registration of utility model

Ref document number: 7027432

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150