KR100870271B1 - 반도체 소자의 금속배선 및 그의 형성 방법 - Google Patents

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Abstract

본 발명은 다마신 패턴이 형성된 절연막, 다마신 패턴의 측벽 및 하부 표면에 형성된 제1 금속막, 다마신 패턴 내부의 제1 금속막 상에 형성되며, 제1 금속막보다 저항이 낮은 제2 금속막 및 제2 금속막의 상부에 형성된 제3 금속막을 포함하는 반도체 소자의 금속배선으로 이루어진다.
금속배선, 텅스텐, 알루미늄, 비저항, 비트라인, 티타늄

Description

반도체 소자의 금속배선 및 그의 형성 방법{Metal layer of semiconductor and forming method thereof}
도 1은 금속배선의 선폭에 따른 비저항의 변화를 설명하기 위한 그래프이다.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
200 : 반도체 기판 202 : 제1 절연막
204 : 제2 절연막 206 : 캐핑막
208 : 하드 마스크 패턴 210 : 장벽막
212 : 제1 금속막 214 : 제2 금속막
216 : 제3 금속막 218 : 제3 절연막
본 발명은 반도체 소자의 금속배선 및 그의 형성 방법에 관한 것으로, 특히 금속배선의 저항을 향상시킬 수 있는 반도체 소자의 금속배선 및 그의 형성 방법에 관한 것이다.
반도체 소자는 다수의 트랜지스터들을 포함하고 있으며, 이러한 트랜지스터들은 게이트와 접하는 금속배선을 통하여 전압을 인가받아 동작한다. 소자의 동작에 직접적인 역할을 하는 금속배선은 전압을 빠른 시간 내에 전달해야 하기 때문에 매우 낮은 비저항을 가져야 한다. 하지만, 최근들어 반도체 소자의 집적도가 계속하여 증가하고 있는데, 집적도가 증가할수록 금속배선의 선폭도 좁아지게 된다.
이처럼, 금속배선의 선폭이 줄어들게 되면 전류가 통과할 수 있는 면적(금속배선의 단면)이 좁아지게 되고, 이로 인해 동일한 레벨의 전압을 인가하였을 경우 상대적으로 금속배선의 비저항이 높아지게 된다. 금속배선의 비저항이 높아지면 그만큼 전자가 받는 마찰력이 증가하게 되므로 열을 발생하게 된다.
이에 따라, 금속배선의 비저항이 증가하면 전류의 전달 시간이 늦어지게 되고, 고온의 열이 발생하여 반도체 소자의 수명을 단축시킬 수 있는 요인이 될 수 있다.
본 발명은 제1 금속막, 제2 금속막 및 제3 금속막으로 금속배선을 형성하되, 제1 및 제3 금속막에 비해 비저항이 낮은 제2 금속막의 함량이 많도록 금속배선을 형성하여 비저항을 감소시킬 수 있다.
또한, 제2 금속막의 둘레를 제1 및 제3 금속막으로 보호하여 이상 계면의 발 생을 방지하고, 연마공정에 의한 손상을 줄여 금속배선의 전기적 특성을 향상시킬 수 있다.
본 발명에 따른 반도체 소자의 금속배선은, 다마신 패턴이 형성된 절연막을 포함한다. 다마신 패턴의 측벽 및 하부 표면에 형성된 제1 금속막을 포함한다. 다마신 패턴 내부의 제1 금속막 상에 형성되며, 제1 금속막보다 저항이 낮은 제2 금속막을 포함한다. 제2 금속막의 상부에 형성된 제3 금속막을 포함하는 반도체 소자의 금속배선으로 이루어진다.
다마신 패턴과 제1 금속막 사이에 장벽막이 형성되고, 장벽막은 티타늄(Ti)으로 형성된다. 제2 금속막은 알루미늄(Al)으로 형성된다.
제1 금속막은 장벽막 또는 제2 금속막과 반응하지 않는 물질로 형성되며, 제1 금속막 및 제3 금속막은 텅스텐(W)으로 형성된다.
본 발명에 따른 반도체 소자의 금속배선 형성 방법은, 반도체 기판상에 절연막을 형성한다. 절연막에 다마신 패턴을 형성한다. 다마신 패턴의 측벽 및 저면에 제1 금속막을 형성한다. 다마신 패턴의 내부의 제1 금속막 상에 저항이 낮은 제2 금속막을 채운다. 제1 금속막, 제2 금속막 및 절연막 상에 제3 금속막을 형성한다. 절연막이 드러나도록 연마공정을 실시하는 단계를 포함하는 반도체 소자의 금속배선 형성 방법으로 이루어진다.
절연막은 저유전물질(Low-k)로 형성하고, 제1 금속막을 형성하는 단계 이전 에, 다마신 패턴이 형성된 반도체 기판의 표면을 따라 장벽막을 형성하는 단계를 더 포함한다. 장벽막은 티타늄(Ti)으로 형성한다.
제1 금속막은 물리적 기상 증착법(PVD)으로 형성하며, 제1 금속막은 텅스텐(W)으로 형성한다.
제1 금속막은 다마신 패턴의 측벽에 10Å 내지 20Å의 두께로 형성하며, 제2 금속막을 채우는 단계는, 제1 금속막이 형성된 절연막 상에 제2 금속막을 형성한다. 열처리 공정을 실시하여 제2 금속막이 다마신 패턴 내부로 흘러내리도록 하는 단계를 포함한다. 이때, 열처리 공정은 430℃ 내지 450℃의 온도에서 실시한다. 그리고, 제1 금속막, 제2 금속막 및 제3 금속막은 다마신 패턴 내부에 형성한다.
제2 금속막의 높이는 다마신 패턴의 높이의 10% 내지 20% 낮은 높이가 되도록 하며, 제2 금속막은 알루미늄(Al)으로 형성한다.
제2 금속막은 200Å 내지 300Å의 두께로 형성하고, 제2 금속막은 화학적기상증착법(chemical vacuum deposition)으로 형성한다. 제3 금속막은 1000Å 내지 2000Å의 두께로 형성한다.
다마신 패턴을 형성하는 단계 이전에, 절연막 상에 캐핑막을 형성하는 단계를 더 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도 록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 금속배선의 선폭에 따른 비저항의 변화를 설명하기 위한 그래프이다.
도 1을 참조하면, 반도체 소자에서 사용되는 금속배선은 선폭에 따라 비저항이 달라지는 특성을 보인다. 종래의 넓은 선폭(120nm 내지 70nm)을 갖는 반도체 소자에서는 금속배선의 형성 물질로 텅스텐(tungsten; W)을 주로 사용하였는데, 텅스텐(W)은 낮은 비저항을 가지면서 고온에서도 강하기 때문에 금속배선용 물질로 주로 사용되어 왔다. 하지만, 최근에 반도체 소자의 집적도가 증가하면서 금속배선의 선폭 또한 줄어들게 되었고(60nm 내지 30nm), 이에 따라 금속배선의 비저항도 증가하게 되었다. 특히, 금속배선으로 주로 사용되던 텅스텐(W)은 금속배선의 선폭이 줄어들수록 비저항이 급격하게 증가하는 특성을 보인다.
이러한 비저항의 증가는 반도체 소자의 집적도 향상에 저해되는 요소로 작용할 수 다. 따라서, 좁은 선폭의 금속배선을 형성하면서도 텅스텐(W)보다 비저항이 낮은 물질을 금속배선용 물질에 적용하도록 한다.
도 1의 그래프를 보면, 알루미늄(aluminium; Al) 및 카파(copper; Cu)가 좁은 선폭(60nm 내지 30nm)에서 텅스텐(W)보다 낮은 비저항을 갖는다는 것을 알 수 있다. 이 중에서도, 카파(Cu)는 알루미늄(Al)보다 비저항이 낮으며 선폭이 좁아져도 비저항의 증가율이 매우 적으므로 알루미늄(Al)보다 전기적 특성이 우수하다고 할 수 있다.
하지만, 카파(Cu)는 산소와의 친밀도가 매우 크기 때문에 카파(Cu)가 산소에 노출될 경우 산화가 빠르게 진행될 수 있고, 이로 인해 비저항이 급격이 증가할 수 있는 문제가 있다.
이에 비하여, 알루미늄(Al)은 산소와의 친밀성은 낮다. 하지만, 알루미늄(Al)은 물성이 약하기 때문에, 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정을 실시하면 화학적 기계적 연마(CMP) 공정에 사용되는 슬러리(slurry)에 의해 표면이 매우 거칠어 지거나 손상을 입기가 쉽다.
이에 따라, 본 발명에서는 금속배선의 비저항을 낮추기 위하여 텅스텐(W)보다 비저항이 낮은 알루미늄(Al)으로 금속배선을 형성하되, 물성이 취약한 알루미늄(Al)의 둘레에 얇은 두께로 텅스텐(W)을 형성하여 알루미늄(Al)을 보호하도록 한다. 이에 대한 반도체 소자의 금속배선 및 그의 형성 방법을 구체적으로 설명하면 다음과 같다.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 트랜지스터들(미도시)이 형성된 반도체 기판(200)상에 층간 절연막용 제1 절연막(202)을 형성한다. 제1 절연막(202)은 산화막으로 형성하는 것이 바람직하다. 제1 절연막(202)이 형성된 반도체 기판(200) 상에 다마신(damascene) 공정을 진행하기 위하여 제2 절연막(204) 및 캐핑막(206)을 형성한다. 제2 절연막(204)은 유전율이 낮은 저유전물질(Low-k)을 사용하여 형성할 수 있다. 캐핑막(206)은 SiCN막으로 형성할 수 있다. 이때, 캐핑막(206)을 형성하는 공정은 생략할 수 있으나, 후속 식각 공정 시 제1 절연막(202)을 보호할 수 있기 때 문에 형성하는 것이 바람직하다. 캐핑막(206) 상부에 하드 마스크막 및 감광막(미도시)을 형성하고, 사진 및 현상 공정을 실시하여 금속배선이 형성될 영역에 개방영역(206a)이 형성되도록 감광막(미도시)을 패터닝한다. 패터닝된 감광막(미도시)에 따라 하드 마스크막을 패터닝하여 하드 마스크 패턴(208)을 형성하고, 패터닝된 감광막(미도시)은 제거한다.
도 2b를 참조하면, 하드 마스크 패턴(도 2a의 208)에 따라 식각 공정을 실시하여 캐핑막(206) 및 제2 절연막(204)을 패터닝하여 트렌치 또는 홀과 같은 다마신 패턴(209)을 형성한다. 식각 공정은 다마신 패턴(209) 내부의 하부에 제1 절연막(202)의 일부가 드러나도록 실시하며, 도면에는 도시되지 않았지만, 트랜지스터(미도시)가 형성된 영역에서는 트랜지스터(미도시)의 상부가 노출되도록 다마신 패턴(209)을 형성한다. 다마신 패턴(209)을 형성한 후에는 하드 마스크 패턴(도 2a의 208)을 제거한다.
도 2c를 참조하면, 다마신 패턴(209)이 형성된 반도체 기판(200)의 표면을 따라 다마신 패턴(209) 내부의 제1 절연막(202) 및 제2 절연막(204)의 표면 보호 및 후속 형성될 금속막과의 접합성을 높이기 위하여 장벽막(210)을 형성한다. 장벽막(210)은 두께가 얇은 라이너막(liner metal)으로 형성하는데, 티타늄(titanium; Ti)으로 형성하는 것이 바람직하다.
도 2d를 참조하면, 장벽막(210)이 형성된 반도체 기판(200) 상에 금속배선용 제1 금속막(212)을 형성한다. 제1 금속막(212)은 티타늄(Ti)으로 형성된 장벽막(210)과 후속 형성할 알루미늄(aluminium; Al)막이 서로 접하지 않도록 하는 보 호막의 역할을 한다.
구체적으로 설명하면, 알루미늄(Al)막과 티타늄(Ti)막이 서로 접하면 두 막 간에 화학적 반응이 발생하게 되는데, 화학적 반응으로 인하여 TiAl3막이 형성될 수 있다. TiAl3막은 확산(diffusion)을 유발하는 이상 계면으로 작용할 수 있는데, 이는 금속배선의 전기적 특성을 열화시키는 요인이 될 수 있다.
이를 개선하기 위하여, 제1 금속막(212)은 텅스텐(tungsten; W)으로 형성하는 것이 바람직하다. 텅스텐(W)은 티타늄(Ti)막 및 알루미늄(Al)막과 반응하지 않으며 또한, 새로운 계면을 형성하지도 않으므로 제1 금속막(212)으로 적합하다.
하지만, 텅스텐(W)막은 알루미늄(Al)에 비하여 비저항이 높기 때문에 금속배선의 비저항을 낮추기 위해서는 제1 금속막(212)을 최대한 얇은 두께로 형성하는 것이 바람직하다.
이를 위하여, 제1 금속막(212)은 스텝 커버리지(step coverage)가 좋지 않은 물리적 기상 증착법(physical vapor deposition; PVD)으로 형성하는 것이 바람직하다. 물리적 기상 증착법(PVD)으로 장벽막(210)의 표면을 따라 제1 금속막(212)을 형성하면, 제2 절연막(204) 중 돌출된 영역의 상부와 다마신 패턴(209)의 하부에 제1 금속막(212)이 주로 형성되며, 다마신 패턴(209)의 측벽에는 얇은 두께로 제1 금속막(212)이 형성된다. 예를 들어, 다마신 패턴(209)의 측벽에 10Å 내지 20Å의 두께로 제1 금속막(212)을 형성하면, 다마신 패턴(209)의 하부에는 적어도 측벽에 형성된 제1 금속막(212)의 두께만큼 제1 금속막(212)이 형성된다. 이에 따라, 다마 신 패턴(209)의 측벽 및 하부가 모두 제1 금속막(212)으로 덮이게 된다.
만약, 제1 금속막(212)을 스텝 커버리지가 좋은 화학적 기상 증착법(chemical vapor deposition; CVD)으로 형성한다면, 다마신 패턴(209)의 하부뿐만 아니라 측벽에도 제1 금속막(212)이 두껍게 형성된다. 이는, 비저항이 높은 텅스텐(W)의 부피를 증가시키게 되므로, 상대적으로 비저항이 낮은 알루미늄(Al)을 형성할 공간은 좁아지게 된다. 이로 인하여, 금속배선의 비저항을 효과적으로 낮추기가 어려워진다.
이에 따라, 제1 금속막(212)을 스텝 커버리지(step coverage)가 좋지 않은 물리적 기상 증착법(PVD)으로 형성하는 것이 바람직하다.
도 2e를 참조하면, 제1 금속막(212)이 형성된 다마신 패턴(209)의 내부에 금속배선용 제2 금속막(214)을 형성한다. 제2 금속막(214)은 금속배선의 비저항을 낮추기 위하여 알루미늄(aluminum; Al)으로 형성하는 것이 바람직하다. 제2 금속막(214)은 화학적기상증착법(CVD)으로 형성할 수 있으며, 200Å 내지 300Å의 두께로 형성하는 것이 바람직하다.
제2 금속막(214)은 다마신 패턴(209)의 내부가 채워지도록 형성하는 것이 바람직하지만, 제1 금속막(212)에 의해 다마신 패턴(209)의 상부 폭이 좁아져서 다마신 패턴(209)의 내부를 채우기가 용이하지 않기 때문에 제1 금속막(212) 상에 제2 금속막(214)을 먼저 형성하고, 후속 열처리 공정을 실시하여 다마신 패턴(209)의 내부를 채우도록 한다. 이에 대하여, 다음의 도면을 참조하여 설명하도록 한다.
도 2f를 참조하면, 제2 금속막(214)을 녹여 다마신 패턴(209)을 채우기 위한 열처리 공정을 실시한다. 열처리 공정은 430℃ 내지 450℃의 온도에서 실시하는 것이 바람직하다. 열처리 공정을 실시함에 따라, 제2 금속막(214)은 녹아서 흘러내리게 되고, 흘러내린 제2 금속막(214)에 의해 다마신 패턴(209)이 채워지게 된다.
이때, 다마신 패턴(209) 내부에 채워지는 제2 금속막(214)의 높이는 바람직하게는 다마신 패턴(209)의 상부보다 낮아야 하지만, 제2 금속막(214)의 높이가 다마신 패턴(209)의 높이와 같거나 높을 경우에는 식각 공정을 실시하여 제2 금속막(214)의 높이를 다마신 패턴(209)의 높이보다 낮출 수 있다. 예를 들면, 다마신 패턴(209)의 높이보다 10% 내지 20% 낮도록 제2 금속막(214)의 높이를 조절할 수 있다.
도 2g를 참조하면, 다마신 패턴(도 2f의 209) 내부에 제2 금속막(214)이 채워진 반도체 기판(200) 상에 금속배선용 제3 금속막(216)을 형성한다. 제3 금속막(216)은 알루미늄(Al)막으로 형성된 제2 금속막(214)의 상부 표면을 보호하기 위하여 형성되는 막이다.
구체적으로 설명하면, 알루미늄(Al)막이 드러나도록 화학적기계적연마(CMP)공정을 실시한다면 알루미늄(Al)막의 표면이 손상을 입을 수 있다. 이는, 연마 공정에 사용되는 슬러리(slurry)에 의해 알루미늄(Al)막이 손상을 입게 되는 것인데, 이로 인하여 금속배선 및 상부 형성되는 막과의 접합성 또는 금속배선의 전기적 특성이 열화될 수 있다. 이에 따라, 알루미늄(Al)으로 형성된 제2 금속막(214)의 상부에 제3 금속막(216)을 형성하여 화학적기계적연마(CMP) 공정으로부터 제2 금속막(214)을 보호할 수 있다.
제3 금속막(216)은 텅스텐(W)으로 형성하는 것이 바람직하다. 텅스텐(W)막은 노출된 제2 금속막(214)을 용이하게 덮을 수 있도록 화학적 기상 증착법(CVD)으로 형성하는 것이 바람직하다. 이때, 제3 금속막(216)은 제2 금속막(214)을 충분히 덮을 수 있도록 1000Å 내지 2000Å의 두께로 형성할 수 있다.
도 2h를 참조하면, 캐핑막(206)이 노출되도록 화학적기계적연마(CMP) 공정을 실시하여 각각의 다마신 패턴(도 2f의 209)에 형성된 제1 금속막(212), 제2 금속막(214) 및 제3 금속막(216)을 격리시킨다. 이로써, 각각의 다마신 패턴(도 2f의 209) 내부에 형성된 제1 금속막(212), 제2 금속막(214) 및 제3 금속막(216)은 금속배선(217)이 된다.
도 2i를 참조하면, 금속배선(217)이 형성된 반도체 기판(200)상에 제3 절연막(218)을 형성한다. 제3 절연막(218)은 산화막으로 형성하는 것이 바람직하다.
상술한 바와 같이, 금속배선(217)을 형성하면, 금속배선(217)의 약 80%를 비저항이 낮은 알루미늄(Al)으로 형성할 수 있으므로 금속배선(217)의 비저항을 낮출 수 있다. 또한, 알루미늄(Al)의 둘레를 텅스텐(W)으로 보호하므로 이상 계면의 발생 및 알루미늄(Al)막의 표면 손상을 방지할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 제1 금속막, 제2 금속막 및 제3 금속막으로 금속배선을 형성하되, 제1 및 제3 금속막에 비해 비저항이 낮은 제2 금속막의 함량이 많도록 형성하여 금속배선의 비저항을 감소시킬 수 있다.
또한, 제2 금속막의 둘레를 제1 및 제3 금속막으로 보호하여 이상 계면의 발생을 방지하고, 연마공정에 의한 손상을 줄여 금속배선의 전기적 특성을 향상시킬 수 있다.

Claims (22)

  1. 다마신 패턴이 형성된 절연막;
    상기 다마신 패턴의 측벽 및 하부 표면을 따라 형성된 제1 금속막;
    상기 다마신 패턴 내부의 상기 제1 금속막 상에 형성되며, 상기 제1 금속막보다 저항이 낮은 제2 금속막; 및
    상기 제2 금속막의 상부에 형성된 제3 금속막을 포함하는 반도체 소자의 금속배선.
  2. 제 1 항에 있어서,
    상기 다마신 패턴과 상기 제1 금속막 사이에 장벽막이 형성된 반도체 소자의 금속배선.
  3. 제 2 항에 있어서,
    상기 장벽막은 티타늄(Ti)으로 형성된 반도체 소자의 금속배선.
  4. 제 1 항에 있어서,
    상기 제2 금속막은 알루미늄(Al)으로 형성된 반도체 소자의 금속배선.
  5. 제 2 항에 있어서,
    상기 제1 금속막은 상기 장벽막 또는 상기 제2 금속막과 반응하지 않는 물질로 형성된 반도체 소자의 금속배선.
  6. 제 1 항에 있어서,
    상기 제1 금속막 및 상기 제3 금속막은 텅스텐(W)으로 형성된 반도체 소자의 금속배선.
  7. 반도체 기판상에 절연막을 형성하는 단계;
    상기 절연막에 다마신 패턴을 형성하는 단계;
    상기 다마신 패턴의 측벽 및 저면에 제1 금속막을 형성하는 단계;
    상기 제1 금속막이 형성된 상기 다마신 패턴의 내부에 상부면의 높이가 상기 다마신 패턴의 상부면의 높이보다 낮은 제2 금속막을 채우는 단계;
    상기 제1 금속막, 상기 제2 금속막 및 상기 절연막 상에 제3 금속막을 형성하는 단계; 및
    상기 제3 금속막을 잔류시켜 상기 제2 금속막이 노출도지 않도록 하면서, 상기 절연막이 드러나도록 연마공정을 실시하는 단계를 포함하는 반도체 소자의 금속배선 형성 방법.
  8. 제 7 항에 있어서,
    상기 절연막은 저유전물질(Low-k)로 형성하는 반도체 소자의 금속배선 형성 방법.
  9. 제 7 항에 있어서, 상기 제1 금속막을 형성하는 단계 이전에,
    상기 다마신 패턴이 형성된 상기 반도체 기판의 표면을 따라 장벽막을 형성하는 단계를 더 포함하는 반도체 소자의 금속배선 형성 방법.
  10. 제 9 항에 있어서,
    상기 장벽막은 티타늄(Ti)으로 형성하는 반도체 소자의 금속배선 형성 방법.
  11. 제 7 항에 있어서,
    상기 제1 금속막은 물리적 기상 증착법(PVD)으로 형성하는 반도체 소자의 금 속배선 형성 방법.
  12. 제 7 항에 있어서,
    상기 제1 금속막은 텅스텐(W)으로 형성하는 반도체 소자의 금속배선 형성 방법.
  13. 제 7 항에 있어서,
    상기 다마신 패턴의 측벽에 형성하는 상기 제1 금속막은 10Å 내지 20Å의 두께로 형성하는 반도체 소자의 금속배선 형성 방법.
  14. 제 7 항에 있어서, 상기 제2 금속막을 채우는 단계는,
    상기 제1 금속막이 형성된 상기 절연막 상에 상기 제2 금속막을 형성하는 단계; 및
    상기 제2 금속막이 상기 다마신 패턴의 내부로 흘러내리도록 열처리 공정을 실시하는 단계를 포함하는 반도체 소자의 금속배선 형성 방법.
  15. 제 14 항에 있어서,
    상기 열처리 공정은 430℃ 내지 450℃의 온도에서 실시하는 반도체 소자의 금속배선 형성 방법.
  16. 제 14 항에 있어서,
    상기 제1 금속막, 상기 제2 금속막 및 상기 제3 금속막은 상기 다마신 패턴 내부에 형성하는 반도체 소자의 금속배선 형성 방법.
  17. 제 14 항에 있어서,
    상기 제2 금속막의 높이는 상기 다마신 패턴의 높이의 10% 내지 20% 낮은 높이가 되도록 하는 반도체 소자의 금속배선 형성 방법.
  18. 제 7 항에 있어서,
    상기 제2 금속막은 알루미늄(Al)으로 형성하는 반도체 소자의 금속배선 형성 방법.
  19. 제 7 항에 있어서,
    상기 제2 금속막은 200Å 내지 300Å의 두께로 형성하는 반도체 소자의 금속배선 형성 방법.
  20. 제 7 항에 있어서,
    상기 제2 금속막은 화학적기상증착법(chemical vacuum deposition)으로 형성하는 반도체 소자의 금속배선 형성 방법.
  21. 제 7 항에 있어서,
    상기 제3 금속막은 1000Å 내지 2000Å의 두께로 형성하는 반도체 소자의 금속배선 형성 방법.
  22. 제 7 항에 있어서,
    상기 다마신 패턴을 형성하는 단계 이전에,
    상기 절연막 상에 캐핑막을 형성하는 단계를 더 포함하는 반도체 소자의 금속배선 형성 방법.
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