JP2008294062A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 上面に大きな凹凸を有さず、低い接触抵抗の実現が可能なコンタクトプラグを備えた半導体装置及びその製造方法を提供する。
【解決手段】 本発明に係る半導体装置10は、半導体基板1上に形成された不純物拡散層2と、半導体基板の上部に形成される層間絶縁膜3と、層間絶縁膜3を貫通するコンタクトホール内に所定の材料が充填されて不純物拡散層2との電気的接続を形成するコンタクトプラグと、を有する。コンタクトプラグは、コンタクトホール内の上部領域において、前記層間絶縁膜の側壁に沿ってTiN層5が形成され、下部領域において、前記層間絶縁膜3の側壁に沿って、並びに前記コンタクトホール底面上に、Ti層4を外側とし、TiN層5を内側とする二層構造が形成される。さらに、TiN層5の内側にはW層6が形成されている。
【選択図】 図1
【解決手段】 本発明に係る半導体装置10は、半導体基板1上に形成された不純物拡散層2と、半導体基板の上部に形成される層間絶縁膜3と、層間絶縁膜3を貫通するコンタクトホール内に所定の材料が充填されて不純物拡散層2との電気的接続を形成するコンタクトプラグと、を有する。コンタクトプラグは、コンタクトホール内の上部領域において、前記層間絶縁膜の側壁に沿ってTiN層5が形成され、下部領域において、前記層間絶縁膜3の側壁に沿って、並びに前記コンタクトホール底面上に、Ti層4を外側とし、TiN層5を内側とする二層構造が形成される。さらに、TiN層5の内側にはW層6が形成されている。
【選択図】 図1
Description
本発明は、半導体装置に関し、特に、半導体基板と配線とを電気的に接続するコンタクトホール内に埋め込まれたコンタクト用プラグ、及び当該プラグと半導体基板の反応を防ぐバリアメタルを有する半導体装置に関する。また、本発明は、かかる半導体装置を製造する製造方法に関する。
現在、半導体基板と層間絶縁膜上の配線とを電気的に接続するためのコンタクト用プラグ(以下、適宜「プラグ」と略記する)の材料としては、高融点材料であるタングステン(W)が最も良く用いられている。半導体装置のさらなる微細化に伴い、コンタクト抵抗の低抵抗化を図るべく銅(Cu)を配線及びプラグの材料として利用する傾向もあるが、Wは熱的安定性および優れたTDDB(Time Dependent Dielectric Breakdown:絶縁膜経時破壊)特性を有しているため、プラグ材料としてWが利用される傾向は依然として高い。
コンタクトホールにWプラグを形成するに際し、あらかじめ、Wと半導体基板(Si)が反応するのを防ぐためのバリアメタル層(例えば窒化チタン(TiN)などのチタン(Ti)の合金)を形成させる必要がある。
バリアメタル層にTiNを使用する場合は、プラグと半導体基板の接触抵抗を下げるため、特にP+拡散層とTiNの間に生じる高いショットキ障壁を下げるために、バリアメタル層と半導体基板との間にTi層を形成することも多い。
以下、図11を参照して、プラグ材料としてWを、バリアメタル材料としてTiNを用いた従来のコンタクト形成方法の説明を行う。
図11は、従来方法でコンタクトを形成する際の各工程における概略断面構造図を模式的に示したものであり、工程毎に図11(a)〜(e)に分けて図示している。
まず、図11(a)に示すように、すでに前工程においてイオン注入されて不純物拡散層2が形成された半導体基板1上に、配線と下部の素子を絶縁するための層間絶縁膜3(SiO2、SiN、SiOF等)をCVD(Chemical Vapor Deposition:化学気相成長)法等で形成する。そして、後に形成される配線と拡散層2とを電気的に接続するため、層間絶縁膜3にエッチングを施して、拡散層2の上面が露出するようにコンタクトホール21を開口する。
次に、図11(b)に示すように、Ti層4をスパッタリング法によって全面に堆積する。そして、引き続き、図11(c)に示すように、バリアメタル層となるTiN層5をスパッタリング法またはCVD法によって全面に堆積する。
このTiN層5の形成工程において、形成予定の膜厚のTiNを一度に堆積させてしまうと、TiNが大気中の水分(H2O)を多く吸収してしまい、その後に行われるWをコンタクトホール21内に充填する際に、TiN層5が吸収していた水分が蒸発することで、Wの埋め込み特性の劣化を招く。このため、下記特許文献1に記載のように、2サイクル以上に分けてTiNを堆積し、最終的に形成予定の膜厚のTiN層5を形成する方法が用いられる。また、別の方法として、下記特許文献2に記載のように、Ti層4を形成後、窒素(N2)雰囲気下で熱処理を行ってTiSi2及びTiNを形成する方法が用いられる場合もある。
次に、図11(d)に示すように、コンタクトホール21内を完全に充填するようにWを堆積する。このときの形成方法としては、SiH4を還元ガスとして核形成させるブランケットWCVD法(以下、「WCVD法」と略記)が主に用いられている。
次に、図11(e)に示すように、層間絶縁膜3上に堆積している余分なW層6、バリアメタル層5、及びTi層4をCMP(Chemical Mechanical Polishing:化学機械研磨)法もしくはエッチバックによって除去する。この後は配線層を形成する金属膜(Ti、W、アルミニウム(Al)、銅(Cu)など)を堆積し、フォト工程、エッチング工程を通じて配線が形成される。
しかしながら、上述したコンタクト形成方法によれば、以下のような問題を生じることが明らかとなっている。
Tiは化学的活性度の高い金属元素であり、各種ガスと反応し化合物を作る。Wプラグによるコンタクト形成では、WCVD法で使用されるWF6が、すでに堆積されているTi層4と反応し、WF6が還元されることでWが堆積される一方で、副産物としてTiFXが生成される。このTiFXは蒸気圧が高いため、場合によっては上層に形成されるTiN層5やW層6を上方に押し上げ、これらの層を盛り上がらせることがある。
図12は、TiN層5やW層6が盛り上がっている様子を示す図及び写真である。図12(a)に示される模式図のように、TiN層5やW層6の一部が上方に盛り上がる場合がある(図12内の符号5x、6xを参照)。この盛り上がり程度が大きい場合は、図12(b)に示すSEM(Scanning Electron Microscope:走査型電子顕微鏡)写真のように、直径数十μmにわたって、高さが10μm程度山のように盛り上がる場合がある(「W−Volcano」と呼ばれる)。さらに、このTiFXはSiH4を還元ガスとして核形成させる際に、Wを異常成長させる核となることもある。
このように異常成長することで山のように盛り上がったW層6xは、その後エッチバックプロセスを施しても除去することができない場合がある。かかる場合、W層6の膜厚が不均一となることで配線層に短絡が生じる危険性が高いという問題がある。さらに、表面に凹凸が存在する状況下で、その後に金属配線層を堆積することとなり、後の成膜工程に支障が生じる。
このような問題はバリアメタル層であるTiN層5中にクラックが存在していたり、極端に薄い部分が存在していたりすると、WCVD工程中に、当該箇所からTiN層5内部にWF6が侵入し、さらにこのWF6がTiN層5の下層に形成されているTi層4と反応することで起こると考えられている。特に、TiN層5の膜厚が薄くなるコンタクトホールの上端面のコーナー部付近でこのような現象が起こりやすいことが確認されている。
また、Ti層4及びTiN層5の2層からなるバリアメタル層は、その膜厚が厚くなりがちである。一方で、半導体装置の微細化を進めて行くに際し、コンタクトホール21の孔径は一定の範囲内に抑制する必要がある。このため、小さい孔径のコンタクトホール21が形成されている状況下で、膜厚の厚いバリアメタル層を形成すると、バリアメタル形成後に開口されている開口部の孔径はかなり細くなる。このため、当該開口部にWを隙間なく埋め込むことが困難になる。
また、バリアメタルを構成するTiやTiNは、Wと比較して抵抗率(比抵抗)が数十倍程度大きいため、コンタクトホール内でのバリアメタルの占有体積が増加すると、コンタクト抵抗の上昇を招く結果となる。
本発明は、上記の問題点に鑑み、上面に大きな凹凸を有さず、低い接触抵抗の実現が可能なコンタクトプラグを備えた半導体装置及びその製造方法を提供することを目的とする。
上記目的を達成するための本発明に係る半導体装置は、半導体基板面または基板上方に形成された第1導電領域と、前記第1導電領域の上層に形成された層間絶縁膜と、前記層間絶縁膜の上層に形成された第2導電領域と、前記層間絶縁膜を貫通するコンタクトホール内に所定の材料が充填されて前記第1導電領域と前記第2導電領域とを電気的に接続するコンタクトプラグと、を有する半導体装置であって、前記コンタクトプラグが、前記コンタクトホールの内側壁に沿ってTiN層が形成されるとともに、前記TiN層の内側にW層が形成されている上部領域と、前記コンタクトホールの内側壁に沿って、並びに底面上に、Ti層を外側とし、TiN層を内側とする二層構造が形成されるとともに、前記TiN層の内側にW層が形成されている下部領域と、で構成されることを第1の特徴とする。
本発明に係る半導体装置の上記第1の特徴構成によれば、コンタクトプラグが、コンタクトホール内側壁に沿ってTiN層のみが形成されている上部領域と、コンタクトホール内側壁に沿ってTi層とTiN層の二層構造が形成されている下部領域とで構成される。すなわち、TiN層のバリア性が特に低く、W層やTi層の剥がれが起きやすいコンタクトホール上端面のコーナー部付近では、Ti層があらかじめ形成されていない。このため、コンタクトプラグ材料としてW層を形成する際に利用されるWF6がTi層と反応することが抑制される。これにより、TiN層の剥がれやW層の盛り上がりの原因となるTiFXの発生を抑制することができる。
一方で、コンタクトホールの底面領域、及びホール内側壁の下部領域においては、外側にTi層を、内側にTiN層を有する二層構造が形成されている。これにより、側壁部分では、Ti層を介してTiN層と層間絶縁膜とを密着させ、底面部分では、Ti層を介してTiN層と半導体基板とを密着させる効果を奏する。従って、従来のコンタクトプラグと同様、コンタクトプラグ材料として充填されているWが、層間絶縁膜あるいは半導体基板内に拡散されるのを防止する効果を有することができる。すなわち、本発明によれば、Wの拡散を防止する機能を有したまま、TiN層の剥がれやW層の盛り上がりを防止することができる。
また、コンタクトホールの上部領域では、内側壁にTiN層のみが形成されており、下部領域では、内側壁にTi層とTiN層が形成されている。このため、W層を形成する段階において、上方部分における開口面積が下方よりも拡がるため、コンタクトホールがテーパ形状を有する状態となる。これによりコンタクトホール内へのWの埋め込みが容易化され、バリアメタル形成後のコンタクトホール内に低抵抗材料であるWを隙間なく充填することができるため、コンタクト抵抗の低い半導体装置を実現することができる。
加えて、従来のコンタクトプラグと比較して、抵抗率の高いTiが一部除去されているため、コンタクトプラグを形成する抵抗率の低いWの占有率が上昇し、これによってさらに低いコンタクト抵抗の半導体装置を実現することができる。
また、本発明に係る半導体装置は、上記第1の特徴構成に加えて、前記第1導電領域が、半導体基板面に形成された不純物拡散層であり、前記コンタクトプラグの底面に形成されているTi層と前記半導体基板の接触界面において、Tiシリサイド層が形成されていることを第2の特徴とする。
本発明に係る半導体装置の上記第2の特徴構成によれば、Ti層と半導体基板とが直接接触する場合と比較してショットキ障壁が低減される。これによって、さらにコンタクト抵抗の低い半導体装置を提供することができる。
また、本発明に係る半導体装置は、上記第1または第2の特徴構成に加えて、前記Ti層の上端面が、前記コンタクトプラグの内側に向けて下り勾配の斜面となっていることを第3の特徴とする。
本発明に係る半導体装置の上記第3の特徴構成によれば、Ti層に鋭角の形状を持つ部分がなくなることで、Ti層の上層に形成されるTiN層のカバレージの悪化が抑えられるため、その後にW層を形成する際に利用されるWF6とTi層、並びにWF6と半導体基板が反応するのを防止することができる。
また、本発明に係る半導体装置の製造方法は、上記第1〜第3のいずれか一の特徴構成を有する半導体装置の製造方法であって、前記第1導電領域の上面が露出するように前記層間絶縁膜に前記コンタクトホールを形成する第1工程と、前記第1工程終了後、前記コンタクトホールを完全に充填しない範囲内の膜厚でTi層を全面に堆積する第2工程と、前記第2工程終了後、前記層間絶縁膜の上面、及び前記コンタクトホール上面から所定の深さ位置にわたって前記コンタクトホールの内側壁に形成されている前記Ti層を除去する第3工程と、前記第3工程終了後、前記コンタクトホールを完全に充填しない範囲内の膜厚でTiN層を全面に堆積する第4工程と、前記第4工程終了後、前記コンタクトホール内を完全に充填するように、ブランケットCVD法によってW層を全面に堆積する第5工程と、前記第5工程終了後、前記層間絶縁膜上に形成されている前記W層及び前記TiN層、または前記W層を除去する第6工程と、前記第6工程終了後、配線用材料膜を全面に堆積して前記コンタクトホール内に充填された前記W層と接触させて前記第2導電領域を形成する第7工程と、を有することを第1の特徴とする。
本発明に係る半導体装置の製造方法の上記第1の特徴によれば、TiN層の剥がれやW層の盛り上がりが起こりやすいコンタクトホール内の上部領域においてTi層が除去されるため、第5工程に係るブランケットCVD工程実行中に、TiN層の剥がれを引き起こす原因となるTiFXの発生を抑制することができる。
一方で、第3工程の終了後、コンタクトホールの底面領域、及びコンタクトホール内側壁下部領域においてはTi層が形成されている。この状況下で第4工程に係るTiN層堆積工程を行うことで、コンタクトホールの底面領域、及び側壁下部領域においては、外側にTi層を、内側にTiN層を有する二層構造が形成される。これにより、側壁部分では、Ti層を介してTiN層と層間絶縁膜とを密着させ、底面部分では、Ti層を介してTiN層と第1導電領域とを密着させる効果を奏する。従って、従来のコンタクトプラグと同様、コンタクトプラグ材料として充填されているWが層間絶縁膜に拡散されるのを防止する効果を有することができるとともに、第1導電領域が半導体基板面に形成された不純物拡散層である場合には、さらにWが半導体基板に拡散されるのを防止する効果を有する。すなわち、本発明によれば、Wの拡散を防止する機能を有したまま、TiN層の剥がれやW層の盛り上がりが防止された半導体装置を製造することができる。
さらに、第5工程のW層堆積工程の実行前には、コンタクトホールの上方部分は内側壁にTiN層のみが形成されており、下方部分には、内側壁にTi層とTiN層が形成されている。このため、W層を形成する段階において、上方部分における開口面積が下方よりも拡がるため、コンタクトホールがテーパ形状を有する状態となる。これにより、第5工程に係るコンタクトホール内へのWの埋め込みが容易化され、バリアメタル形成後のコンタクトホール内に低抵抗材料であるWを隙間なく充填することができ、コンタクト抵抗の低い半導体装置を製造することができる。
加えて、従来のコンタクトプラグと比較して、抵抗率の高いTiを一部除去する第3工程を有するため、これによってコンタクトプラグを形成する抵抗率の低いWの占有率が上昇し、さらにコンタクト抵抗の低い半導体装置を製造することができる。
また、本発明に係る半導体装置の製造方法は、上記第1の特徴に加えて、前記第3工程が、前記コンタクトホール内を完全に充填するように、全面にフォトレジスト膜を堆積する工程と、その後に、前記深さ位置より深い位置に形成されている前記フォトレジスト膜が感光せず、前記深さ位置よりも上方に形成されている前記フォトレジスト膜が感光するような露光量で露光処理を行う工程と、その後に、感光した前記フォトレジスト膜のみを除去する工程と、その後に、前記Ti層に対してドライエッチング処理を施す工程と、その後に、残存していた感光していない前記フォトレジスト膜を除去する工程と、を有することを第2の特徴とする。
また、本発明に係る半導体装置の製造方法は、上記第1の特徴に加えて、前記第3工程が、前記コンタクトホール内を完全に充填するように、全面にSiN膜を堆積する工程と、その後に、前記深さ位置より深い位置に形成されている前記SiN膜のみが残存するように、前記SiN膜に対してウェットエッチング処理またはドライエッチング処理を施す工程と、その後に、前記Ti層に対してドライエッチング処理を施す工程と、その後に、残存していた前記SiN膜を除去する工程と、を有することを第3の特徴とする。
また、本発明に係る半導体装置の製造方法は、上記第1の特徴に加えて、前記第3工程が、前記コンタクトホール内を完全に充填するように、全面にフォトレジスト膜を堆積する工程と、その後に、前記深さ位置より深い位置に形成されている前記フォトレジスト膜のみが残存するように、前記フォトレジスト膜に対してドライエッチング処理を施す工程と、その後に、前記Ti層に対してドライエッチング処理を施す工程と、その後に、残存していた前記フォトレジスト膜を除去する工程と、を有することを第4の特徴とする。
本発明に係る半導体装置の製造方法の上記第2〜第4の各特徴によれば、一部のTi層を除去すべくドライエッチング処理を施す段階において、コンタクトホール内の下部領域にはフォトレジスト膜またはSiN膜が充填されており、上部領域には当該フォトレジスト膜またはSiN膜が存在しない状態となっている。すなわち、上部領域においては、エッチングガスが直接Ti層に接触する状態となっているのに対し、下部領域においては、フォトレジスト膜またはSiN膜が存在することでエッチングガスがTi層に直接接触しない状態となっている。従って、このような状況下でエッチング処理を行うことにより、コンタクトホール内の上部領域に存在するTi層はエッチング処理が施されて除去される一方、下部領域に存在するTi層は除去されずに残存することとなる。従って、コンタクトホール内の上面から前記深さ位置にわたって層間絶縁膜の外側壁に形成されている一部のTi層を除去することができる。
また、本発明に係る半導体装置の製造方法は、上記第1〜第4のいずれか一の特徴に加えて、前記第1導電領域が、半導体基板面に形成された不純物拡散層であり、前記第3工程終了後、前記第4工程開始前に、600〜900℃の温度条件下で前記Ti層と前記半導体基板とを反応させてTiシリサイド層を形成する工程を有することを第5の特徴とする。
本発明に係る半導体装置の製造方法の上記第5の特徴によれば、Ti層と半導体基板とが直接接触する場合と比較してショットキ障壁が低減される。これによって、さらにコンタクト抵抗の低い半導体装置を提供することができる。
本発明の構成によれば、上面に大きな凹凸を有さず、低い接触抵抗の実現が可能なコンタクトプラグを備えた半導体装置を実現することができる。
以下において、本発明に係る半導体装置(以下、適宜「本発明装置」と称する)、及びその製造方法(以下、適宜「本発明方法」と称する)の各実施形態について図面を参照して説明する。なお、図11及び図12に示す従来構成の半導体装置と同一の構成要素には同一の符号を付して、その説明を省略する。また、以下の各図に示される各概略断面構造図は、あくまで模式的に図示されたものであるため、実際の構造の寸法の縮尺と図面の縮尺とは必ずしも一致するものではない。
(本発明装置の構造の説明)
図1は、本発明装置の概略断面構造図である。図1に示される本発明装置10は、図11(e)に示される従来の半導体装置の断面構造と比較して、コンタクトホールの内壁壁に形成されているバリアメタル層の内、Ti層4は、コンタクトホールの底部及び下方の内側壁(層間絶縁膜3の外側壁)にのみ形成されており、上方すなわち露出面に近い領域のコンタクトホールの内側壁には形成されていない。そして、TiN層5は、このような形状のTi層4の内側、並びにTi層4が形成されていないコンタクトホールの上方の内側壁に形成される構成である。
図1は、本発明装置の概略断面構造図である。図1に示される本発明装置10は、図11(e)に示される従来の半導体装置の断面構造と比較して、コンタクトホールの内壁壁に形成されているバリアメタル層の内、Ti層4は、コンタクトホールの底部及び下方の内側壁(層間絶縁膜3の外側壁)にのみ形成されており、上方すなわち露出面に近い領域のコンタクトホールの内側壁には形成されていない。そして、TiN層5は、このような形状のTi層4の内側、並びにTi層4が形成されていないコンタクトホールの上方の内側壁に形成される構成である。
すなわち、本発明装置10が備えるコンタクトプラグは、コンタクトホールの内側壁に沿ってTiN層5が形成されるとともに、TiN層5の内側にコンタクトプラグ材料としてのW層6が形成されている上部領域と、前記コンタクトホールの内側壁に沿って、並びに底面上に、Ti層4を外側とし、TiN層5を内側とする二層構造が形成されるとともに、TiN層5の内側にW層6が形成されている下部領域と、で構成されている。
言い換えれば、TiN層5は、コンタクトホール内において、Ti層4が形成されていない上部領域においては、コンタクトホール内側壁に沿って形成される一方、Ti層4が形成されている下部領域においては、コンタクトホール内側壁からTi層4を介してさらにコンタクトホール内側に形成されることとなる。従って、TiN層5は、Ti層4の上端面の位置において、コンタクトホール内側壁からTi層4の膜厚相当分だけコンタクトホール内側に突出する形状を有する(図1内の領域A1)。
図2は、図1に示される概略断面構造図のうち、特に領域A1を含む領域を拡大した図である。図2に示されるように、コンタクトホール内側壁の下部領域に形成されているTi層4は、その上端面がコンタクトホールの内側に向けて下り勾配の斜面を構成する(図2内の4a参照)。特に図2の場合では、コンタクトホール内側に向けて、緩くカーブした形状を有しながら下りの傾斜面を構成する場合が一例として示されている。
このように構成されるとき、TiN層5のバリア性が特に低く、W層6やTi層4の剥がれが起きやすいコンタクトホール上面付近、並びに側壁上部領域では、Ti層4があらかじめ形成されていないため、WCVD工程中に使用されるWF6が当該領域でTiと反応するということが起こらず、これによってTiN層5の剥がれやW層6の盛り上がりの原因となるTiFXの発生を抑えることができる。なお、少なくともコンタクトホール上端面においてTi層4が形成されていなければ、TiFXの発生の抑制効果を有するが、さらにその効果を高めるためには、コンタクトホールの上面からTiN層5の膜厚程度(例えばコンタクトホールの深さの10%)の深さ位置、あるいはそれよりも深い位置にわたって、Ti層4を形成しない構成とすることが好ましい。少なくともTiN層5の膜厚よりも深い位置にTi層4の上端部が形成されるようにすることで、WCVD工程中に使用されるWF6が、TiN層5内を当該TiN層5の膜厚相当分だけ進行しなければTi層4と接触することがないため、これによってWF6とTiとの接触反応の発生を防止することができる。
また、Ti層4は、形成されている最上面において、コンタクトホール内側に向けて下りの斜度を有する形状としているため(Ti層4a)、上層のTiN層5のカバレージの悪化が抑えられ、その後にW層6を形成する際に、WCVD工程中に使用されるWF6とTi層4、並びにWF6と半導体基板1のSiが反応するのを防止できる。なお、Ti層4の上端部を内側に向けての下り勾配を有する形状とすることでカバレージの悪化が抑制される根拠については、別途後述する。
さらに、コンタクトホール内の上部領域では、内側壁にTiN層5のみが形成されており、下部領域では、内側壁にTi層4とTiN層5が形成されている。このため、W層6を形成する段階において、上方部分における開口面積が下方よりも拡がるため、コンタクトホールがテーパ形状を有する状態となる。これによりコンタクトホール内へのWの埋め込みが容易化され、バリアメタル形成後のコンタクトホール内に低抵抗材料であるWを隙間なく充填することができ、コンタクト抵抗の上昇を抑制することができる。
なお、図3に示すように、Ti層4と半導体基板1とを反応させることで、半導体基板1上のTi層4が接触する領域にTiシリサイド層9を有する構成としても良い。かかる構成とすることで、コンタクト抵抗の低抵抗化と、特にP+拡散層とTiNの間に生じる高いショットキ障壁を低減が図られる。このとき、Ti層4を完全にシリサイド化するのではなく、一部未反応のTiを残存させてTi化合物の組成を連続させることで、密着性を高めることができる。これにより、Ti層4及びTiN層5が層間絶縁膜3あるいは半導体基板1に密着され、プラグ材料であるWが層間絶縁膜3や半導体基板1に拡散するのを防止する効果が維持される。
(本発明方法の説明)
以下、本発明方法の各実施形態につき図面を参照して説明する。なお、以下では、シリサイド層9を有する本発明装置を製造する場合を例に挙げて説明するものとする。
以下、本発明方法の各実施形態につき図面を参照して説明する。なお、以下では、シリサイド層9を有する本発明装置を製造する場合を例に挙げて説明するものとする。
[第1実施形態]
本発明方法の第1実施形態(以下、適宜「本実施形態」と称する)につき、図4〜図8の各図を参照して説明する。図4及び図5は、本実施形態に係る本発明方法を用いて半導体装置10を製造する際の各工程における概略断面構造図を模式的に示したものであり、工程毎に図4(a)〜(e)、及び図5(a)〜(e)に分けて図示している(紙面の都合上2図面に分かれている)。また、図6は本発明方法の製造工程をフローチャートにしたものであり、以下の文中の各ステップは図6に示されるフローチャートの各ステップを表すものとする。
本発明方法の第1実施形態(以下、適宜「本実施形態」と称する)につき、図4〜図8の各図を参照して説明する。図4及び図5は、本実施形態に係る本発明方法を用いて半導体装置10を製造する際の各工程における概略断面構造図を模式的に示したものであり、工程毎に図4(a)〜(e)、及び図5(a)〜(e)に分けて図示している(紙面の都合上2図面に分かれている)。また、図6は本発明方法の製造工程をフローチャートにしたものであり、以下の文中の各ステップは図6に示されるフローチャートの各ステップを表すものとする。
まず、図4(a)に示すように、半導体基板1上にイオン注入等により不純物拡散層2を形成した後、層間絶縁膜3をCVD法等によって形成する。その後、不純物拡散層2の上部領域に位置する層間絶縁膜3に、当該拡散層2の上面が露出するようにコンタクトホール21を形成する(ステップ#1)。
次に、図4(b)に示すように、Ti層4をスパッタ法等で全面に堆積する(ステップ#2)。このとき、Ti層4は、層関絶縁膜3の膜厚よりも十分薄く、堆積後もコンタクトホール21が形成されている状態であるとする。
次に、図4(c)に示すように、Ti層4の上部に、ポジティブ型のフォトレジスト膜7を形成し、当該レジスト膜7によって完全にコンタクトホール21内を充填する(ステップ#3)。
次に、図4(d)に示すように、露光量を少なめに調整した状態で、フォトレジスト膜7を露光する(ステップ#4)。具体的には、図4(d)のように、形成されているフォトレジスト膜7のうち、上部領域に形成されているフォトレジスト膜7のみを感光させ(7a)、コンタクトホール21の下部領域から底部にかけて形成されているフォトレジスト膜7については感光させない(7b)ような露光量で露光処理を行う。当該露光処理の実行後、コンタクトホール内は、感光したフォトレジスト膜7aと、感光していないフォトレジスト膜7bの2層構造を有する。
一例として、コンタクトホール21の孔径(直径)が0.2μm、コンタクトホールの深さが1.0μmである場合に、例えばレジスト(住友化学株式会社製PFI−41C9)を厚さ3.0μmで埋めた場合、i線で露光時間を0.5秒で露光処理を実行することで、コンタクトホール内のフォトレジスト膜のうち、ホール底面から800nmにかけてのレジストが感光せず、それより上方に存在するレジストは感光する。これにより、後の現像処理を経て、ホール底面から800nmにかけてのレジストのみが残存することとなる。
次に、図4(e)に示すように、現像処理を施して感光したレジスト膜7aのみを除去する(ステップ#5)。これによって、コンタクトホール内には、下部領域にのみ感光処理が施されていないフォトレジスト膜7bのみが残存する。このフォトレジスト膜は、次のステップ#6においてTi層4の保護層を形成する。
次に、図5(a)に示すように、Ti層4に対してドライエッチング処理を施す(ステップ#6)。ここで、コンタクトホール内側壁に形成されているTi層4のうち、上部領域に形成されているTi層4においては、ホール内に送出されるエッチングガスと接触することでエッチング処理が行われる。これに対し、コンタクトホール下部領域に形成されているTi層4においては、ホール内部にフォトレジスト膜7bが形成されているため、エッチングガスと接触する領域が存在せず、当該領域においてはエッチングがほとんど進行しない。このため、かかるエッチング処理を行うことで、図5(a)に示すように、フォトレジスト膜7bが形成されている下部領域におけるコンタクトホール内側壁、並びにホール底面に形成されているTi層4が残存し、上部領域のコンタクトホール内側壁、及び層間絶縁膜3の上面に形成されていたTi層4のみが除去される。
なお、このとき、エッチング後のTi層4の上端面が、図2のTi層4aのように、コンタクトプラグの内側に向けて下り勾配の斜面を構成する形状とするのが好ましい。ステップ#6において、前記のようにドライエッチング処理を行うことで、このような下り勾配の斜面が形成される。ホール内では、下部領域よりも上部領域に行くほどエッチングガスが多く滞留しており、また、ホール内の中央部から側壁に向かってエッチングガスの回り込みが生じる。このため、特に上端部においては、中央部からのエッチングガスの回り込みによって側壁部よりも側壁とは反対側の面の方がより多くエッチングされる結果、側壁側から内側に向けての下り勾配の斜面が形成されるものと考えられる(図7参照)。なお、このような下り勾配の斜面を形成することによる効果については別途後述する。
次に、図5(b)に示すように、コンタクトホール内に残存していたフォトレジスト膜7bを除去する(ステップ#7)。
次に、図5(c)に示すように、高温下(600〜900℃程度)でTi層4と半導体基板1とを反応させ、TiSi2等で構成されるシリサイド層9を形成する(ステップ#8)。このとき、ホール底面に存在するTi層4のすべてを完全にシリサイド化するのではなく、一部Tiを残存させることが好ましい。Ti化合物の組成を連続にすると密着性が良くなるため、一部のTiを残存させておくことにより、後の工程で堆積されるTiN層との密着性を高めることができる。これにより、さらにその後の工程で堆積されるコンタクトプラグ材料であるWが半導体基板1内に拡散するのを確実に防止することができる。
次に、図5(d)に示すように、TiN層5をスパッタ法またはCVD法等で全面に堆積する(ステップ#9)。通常Ti層4やTiN層5を堆積させる装置は枚葉式であり、スパッタチャンバーやCVDチャンバー以外にも前処理として酸化膜等を除去するためのエッチングを行うチャンバーが備わっている場合が多い。このような場合、エッチングによる表面処理後に高真空のままスパッタチャンバーやCVDチャンバーに送ることで、Ti層4上の自然酸化膜(TiOX等)が除去され、これによってコンタクト抵抗の上昇を抑制することができる。このとき、TiOXの除去工程を行った後に、Ti層4の成膜表面の形状を図2のTi層4aのようにしても良い。
なお、本ステップ#9において堆積するTiN層5の膜厚は、ステップ#2に係るTi層4の堆積工程と同様、層関絶縁膜3の膜厚よりも十分薄く、堆積後もコンタクトホールが形成されている状態であるとする。
次に、図5(e)に示すように、WCVD法によってW層6を全面に堆積し、開口されていたコンタクトホール内を完全に埋め込む(ステップ#10)。
次に、図5(f)に示すように、層間絶縁膜3上に堆積しているW層6及びTiN層5をCMPまたはエッチバックによって除去する(ステップ#11)。この後は配線層を形成する金属膜(Ti、W、アルミニウム(Al)、銅(Cu)等)を堆積し、フォト工程、エッチング工程を通じて配線を形成する。なお、ステップ#11では、層間絶縁膜3上に堆積しているW層6のみを除去し、TiN層5を残存させるものとしても良い。
上述した本発明方法によれば、TiN層5の剥がれやW層6の盛り上がりが起こりやすいコンタクトホール内の上部領域においてTi層4が除去されるため、ステップ#10のWCVD工程実行中に、TiN層5の剥がれを引き起こす原因となるTiFXが生成されにくい。
一方で、コンタクトホール底部並びに下部領域の内側壁にはTi層4が残存されているため、バリアメタル層としてのTiN層5が、層間絶縁膜3並びに半導体基板1(拡散層2)と、Ti層4を介して密着形成される。これにより、TiN層5の内側に形成されるプラグ材料Wが層間絶縁膜3あるいは半導体基板1内に拡散するのを防止することができる。また、ステップ#11に係る不要なW層6、TiN層5の除去工程をCMP法を用いて行う場合であっても、このようにTiN層5が層間絶縁膜3並びに基板1と十分な密着性を有していることにより、上方から加えられる衝撃によってTiN層5の形成面に隙間が発生するということがない。
さらに、本実施形態の場合、ステップ#6に係るドライエッチング処理によって層間絶縁膜3上に堆積されていたTi層4の除去が行われる。このため、従来のように、層間絶縁膜3上に堆積されていたTi層4をCMP法やエッチバックを行って除去する工程を行う必要がない(図11(e)参照)。これにより、研磨時間やエッチング時間の低減が図られる。特に、CMP法によってTi層4の除去を行う必要がないため、層間絶縁膜3の一部が削られてしまうディッシングやエロージョンの発生を抑制できる効果もある。
そして、このドライエッチング処理により、Ti層4の上端部にはコンタクトプラグの内側に向けての下り勾配の斜面が形成される。これにより、Ti層4において鋭角の形状を持つ部分が無くなり、Ti層4の上層に形成されるTiN層5のカバレージの悪化が抑えられる。これにより、ステップ#10の工程に利用されるWF6が、Ti層4並びに半導体基板1と反応するのを防止することができる。
以下、Ti層4の上端部に内側に向けての下り勾配の斜面を形成することで、TiN層5のカバレージの悪化が抑えられる理由につき、図面を参照して説明する。
図8は、ステップ#9(TiN層5堆積工程)終了後の一部拡大図を示している。図8(a)は、ステップ#6(Ti層4エッチング工程)において、下り勾配の斜面を有してTi層4を形成した場合を、図8(b)は、当該勾配を有さずにTi層4を形成した場合をそれぞれ示している。
図8(b)のように、Ti層4に下り勾配が形成されていない場合、上端部の側壁3とのコーナ付近B1(以下、「領域B1」と記載)、及びホール内側との境界付近B2(以下、「領域B2」と記載)にTiNが堆積しにくいという問題がある。すなわち、領域B1においては、図8(a)の場合と比較してTiNの埋め込みが難しく、隙間が発生する可能性がある。また、領域B2においても、一定程度堆積した後にホール底面に向けて落下してしまい、TiNを十分に堆積することが難しい。このため、領域B2においても、TiN層5の膜厚が薄膜化したり、あるいは図8(b)のように欠陥が生じたりする可能性がある。このような現象が生じた場合、後のステップ#10に係るW層堆積工程で用いられるWF6が、TiN層5内の隙間や欠陥を介してTi層4と接触し、両者が反応するおそれがある。
このため、図8(a)のように、Ti層4に内側に向けての下り勾配を設け、特に上端部とホール内側の境界において鋭角で構成されるコーナを有しない構成とすることで、Ti層4の外周部にTiNを十分な膜厚を有して堆積させることができる。すなわち、TiN層5のカバレージの悪化が抑制される。
さらに、ステップ#10に係るW層6の形成工程において、コンタクトホール内の上部領域にはTiN層5のみが内側壁に形成されており、ホール内の下部領域にはTiN層5とTi層4が内側壁に形成されている。すなわち、コンタクトホールは、上部領域の開口面積が下部領域の開口面積よりも広いテーパ形状を示しているため(図5(d)参照)、W層6のホール内への埋め込みが容易化される。これにより、バリアメタル形成後のコンタクトホール内に低抵抗材料であるWを隙間なく充填することができ、コンタクト抵抗の上昇を抑制することができる。
また、上述したようにステップ#8においてシリサイド層9を形成する工程を行うことにより、TiN層5と、基板1並びに層間絶縁膜3との密着性が高められる上、さらにW層6と半導体基板1(拡散層2)との間の接触抵抗の低減化が図られる。特に、拡散層2がP+拡散層である場合、このP+拡散層2とTiN層5との間に生じているショットキ障壁を低下させることができる。
[第2実施形態]
本発明方法の第2実施形態(以下、適宜「本実施形態」と称する)につき、図9及び図10の各図を参照して説明する。図9は、本実施形態に係る本発明方法を用いて半導体装置10を製造する際の各工程における概略断面構造図を模式的に示したものであり、工程毎に図9(a)〜(f)に分けて図示している。また、図10は本発明方法の製造工程をフローチャートにしたものであり、以下の文中の各ステップ(#21〜#30)は図10に示されるフローチャートの各ステップを表すものとする。
本発明方法の第2実施形態(以下、適宜「本実施形態」と称する)につき、図9及び図10の各図を参照して説明する。図9は、本実施形態に係る本発明方法を用いて半導体装置10を製造する際の各工程における概略断面構造図を模式的に示したものであり、工程毎に図9(a)〜(f)に分けて図示している。また、図10は本発明方法の製造工程をフローチャートにしたものであり、以下の文中の各ステップ(#21〜#30)は図10に示されるフローチャートの各ステップを表すものとする。
なお、以下では、上述した第1実施形態と異なる工程を行うステップについてのみ、図面を参照して説明を行うものとし、第1実施形態と同一の工程を行うステップについては、その旨を記載して詳細な説明を省略する。
まず、図9(a)に示すように、第1実施形態のステップ#1と同様、コンタクトホール21を形成する(ステップ#21)。その後、図9(b)に示すように、第1実施形態のステップ#2と同様、Ti層4を全面に堆積する(ステップ#22)。
次に、図9(c)に示すように、SiN膜11を全面に堆積し、コンタクトホール21内を完全に埋め込む(ステップ#23)。なお、本ステップ#23を実行するに際しては、高温下でTi層4が変形するのを防止すべく、プラズマCVD法等を用いて400℃程度の低温プロセスでSiN膜11を堆積するのが好ましい。
次に、図9(d)に示すように、ウェットエッチングまたはドライエッチングによってSiN膜11を一部除去する(ステップ#24)。具体的には、層間絶縁膜3の上面、及びコンタクトホール内の上部領域に形成されているSiN膜11を除去し、コンタクトホール内の下部領域に形成されているSiN膜11は残存させる。残存させる膜厚の制御は、エッチング処理時間、並びに、エッチング薬液またはエッチングガスの濃度によって調整可能である。
次に、図9(e)に示すように、第1実施形態のステップ#6と同様、Ti層4に対してドライエッチング処理を施す(ステップ#25)。コンタクトホール内の下部領域にはSiN膜11が形成されているため、下部領域に形成されているTi層4はエッチングされずに残存し、層間絶縁膜3の上面並びにコンタクトホール内の上部領域の内側壁に形成されていたTi層4のみが除去される。
次に、図9(f)に示すように、ウェットエッチング法により、コンタクトホール内に残存していたSiN膜11を除去する(ステップ#26)。このとき、第1実施形態における図5(b)と同様の断面構造図を示す。
その後は、第1実施形態のステップ#8〜#11と同様、シリサイド層9の形成(ステップ#27)、TiN層5の堆積(ステップ#28)、W層6の堆積(ステップ#29)、不要なW層6及びTiN層5の除去(ステップ#30)の各工程を実行する。そして、配線層を形成する金属膜(Ti、W、アルミニウム(Al)、銅(Cu)等)を堆積し、フォト工程、エッチング工程を通じて配線を形成する。
本実施形態においても、第1実施形態と同様、TiN層5の剥がれを引き起こす原因となるTiFXの生成の抑制と、コンタクト抵抗の低減化が図られる。
なお、本実施形態において、ステップ#23でコンタクトホール21内をSiN膜11で充填するものとしたが、SiN膜11の代わりにフォトレジスト膜で充填するものとしても良い。この場合、ステップ#24において、層間絶縁膜3の上部、並びにコンタクトホール内の上部領域に形成されているフォトレジスト膜のみをドライエッチングにより除去し、コンタクトホール内の下部領域にはフォトレジスト膜を残存させる。その後、ステップ#24と同様に、Ti層4をエッチングしてコンタクトホール内の下部領域および底面にのみTi層4を残存させた後、コンタクトホール内の下部領域に残存していたフォトレジスト膜を除去する。以後は、ステップ#26〜#30と同様の工程を実行することで、本発明装置を製造することができる。
なお、上述した本発明装置並びに本発明方法の説明に際し、コンタクトプラグの電極材料としてはW(タングステン)を用いるものとして説明を行ったが、Ti並びにTiNよりも抵抗率の低い金属材料であれば、どのような材料を用いても構わない。
また、上述の実施形態では、半導体基板面に形成された不純物拡散層と、その上部領域に形成される配線層との間の電気的接続を形成するためのコンタクトプラグを形成する方法につき説明を行ったが、本発明はかかる態様に限定されるものではない。すなわち、下層に形成される導電領域が半導体基板面に形成された不純物拡散層に限られず、一般に層間絶縁膜を挟んで上下方向に離隔形成された二の導電領域間の電気的接続を形成するためのコンタクトプラグを形成する場合において利用可能である。なお、下層の導電領域が半導体基板面に形成された不純物拡散層である場合には、上述したように、さらにシリサイド層を形成することで低抵抗化を図ることができる。
1: 半導体基板
2: 不純物拡散層
3: 層間絶縁膜
4: Ti層
4a: Ti層傾斜部分
5: TiN層
5x: TiN層剥がれ部分
6: W層
6x: W層盛り上がり部分
7: フォトレジスト膜
7a: 感光処理されたフォトレジスト膜
7b: 感光処理されていないフォトレジスト膜
9: シリサイド層
10: 本発明に係る半導体装置
11: SiN膜
21: コンタクトホール
A1: TiN層湾曲部分
2: 不純物拡散層
3: 層間絶縁膜
4: Ti層
4a: Ti層傾斜部分
5: TiN層
5x: TiN層剥がれ部分
6: W層
6x: W層盛り上がり部分
7: フォトレジスト膜
7a: 感光処理されたフォトレジスト膜
7b: 感光処理されていないフォトレジスト膜
9: シリサイド層
10: 本発明に係る半導体装置
11: SiN膜
21: コンタクトホール
A1: TiN層湾曲部分
Claims (8)
- 半導体基板面または基板上方に形成された第1導電領域と、前記第1導電領域の上層に形成された層間絶縁膜と、前記層間絶縁膜の上層に形成された第2導電領域と、前記層間絶縁膜を貫通するコンタクトホール内に所定の材料が充填されて前記第1導電領域と前記第2導電領域とを電気的に接続するコンタクトプラグと、を有する半導体装置であって、
前記コンタクトプラグが、
前記コンタクトホールの内側壁に沿ってTiN層が形成されるとともに、前記TiN層の内側にW層が形成されている上部領域と、
前記コンタクトホールの内側壁に沿って、並びに底面上に、Ti層を外側とし、TiN層を内側とする二層構造が形成されるとともに、前記TiN層の内側にW層が形成されている下部領域と、で構成されることを特徴とする半導体装置。 - 前記第1導電領域が、半導体基板面に形成された不純物拡散層であり、
前記コンタクトプラグの底面に形成されているTi層と前記半導体基板の接触界面において、Tiシリサイド層が形成されていることを特徴とする請求項1に記載の半導体装置。 - 前記Ti層の上端面が、前記コンタクトプラグの内側に向けて下り勾配の斜面を構成することを特徴とする請求項1または請求項2に記載の半導体装置。
- 請求項1〜請求項3のいずれか1項に記載の半導体装置の製造方法であって、
前記第1導電領域の上面が露出するように前記層間絶縁膜に前記コンタクトホールを形成する第1工程と、
前記第1工程終了後、前記コンタクトホールを完全に充填しない範囲内の膜厚でTi層を全面に堆積する第2工程と、
前記第2工程終了後、前記層間絶縁膜の上面、及び前記コンタクトホール上面から所定の深さ位置にわたって前記コンタクトホールの内側壁に形成されている前記Ti層を除去する第3工程と、
前記第3工程終了後、前記コンタクトホールを完全に充填しない範囲内の膜厚でTiN層を全面に堆積する第4工程と、
前記第4工程終了後、前記コンタクトホール内を完全に充填するように、ブランケットCVD法によってW層を全面に堆積する第5工程と、
前記第5工程終了後、前記層間絶縁膜上に形成されている前記W層及び前記TiN層、または前記W層を除去する第6工程と、
前記第6工程終了後、配線用材料膜を全面に堆積して前記コンタクトホール内に充填された前記W層と接触させて前記第2導電領域を形成する第7工程と、を有することを特徴とする半導体装置の製造方法。 - 前記第3工程が、
前記コンタクトホール内を完全に充填するように、全面にフォトレジスト膜を堆積する工程と、
その後に、前記深さ位置より深い位置に形成されている前記フォトレジスト膜が感光せず、前記深さ位置よりも上方に形成されている前記フォトレジスト膜が感光するような露光量で露光処理を行う工程と、
その後に、感光した前記フォトレジスト膜のみを除去する工程と、
その後に、前記Ti層に対してドライエッチング処理を施す工程と、
その後に、残存していた感光していない前記フォトレジスト膜を除去する工程と、を有することを特徴とする請求項4に記載の半導体装置の製造方法。 - 前記第3工程が、
前記コンタクトホール内を完全に充填するように、全面にSiN膜を堆積する工程と、
その後に、前記深さ位置より深い位置に形成されている前記SiN膜のみが残存するように、前記SiN膜に対してウェットエッチング処理またはドライエッチング処理を施す工程と、
その後に、前記Ti層に対してドライエッチング処理を施す工程と、
その後に、残存していた前記SiN膜を除去する工程と、を有することを特徴とする請求項4に記載の半導体装置の製造方法。 - 前記第3工程が、
前記コンタクトホール内を完全に充填するように、全面にフォトレジスト膜を堆積する工程と、
その後に、前記深さ位置より深い位置に形成されている前記フォトレジスト膜のみが残存するように、前記フォトレジスト膜に対してドライエッチング処理を施す工程と、
その後に、前記Ti層に対してドライエッチング処理を施す工程と、
その後に、残存していた前記フォトレジスト膜を除去する工程と、を有することを特徴とする請求項4に記載の半導体装置の製造方法。 - 前記第1導電領域が、半導体基板面に形成された不純物拡散層であり、
前記第3工程終了後、前記第4工程開始前に、
600〜900℃の温度条件下で前記Ti層と前記半導体基板とを反応させてTiシリサイド層を形成する工程を有することを特徴とする請求項4〜請求項7のいずれか1項に記載の半導体装置の製造方法。
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2007
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