TW202013780A - 製造記憶體元件的方法以及積體電路 - Google Patents

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Abstract

一些實施例是關於一種製造記憶體元件的方法。方法包含形成設置於介電層之上的第一罩幕層，第一罩幕層呈現定義設置於磁阻式隨機存取記憶（MRAM）胞上方的開口的側壁，磁阻式隨機存取記憶胞位於嵌入式記憶體區中。執行第一蝕刻以形成第一通孔開口在MRAM胞上方於介電層內。頂部電極通孔層形成於MRAM胞及介電層之上。在頂部電極通孔層上執行第一平坦化製程，以移除頂部電極通孔層的部分且定義具有實質上平坦頂部表面的頂部電極通孔。

Description

製造記憶體元件的方法以及積體電路
諸多現代電子元件含有電子記憶體。電子記憶體可為揮發性記憶體或非揮發性記憶體。非揮發性記憶體能夠在沒有電力的情況下保留其經儲存資料，而揮發性記憶體在失去電力時丟失其經儲存資料。磁阻式隨機存取記憶體（magnetoresistive random-access memory；MRAM）由於超越當前電子記憶體的優勢而為下一代非揮發性電子記憶體的一個有前景的候選項。與諸如快閃隨機存取記憶體的當前非揮發性記憶體相比，MRAM典型地更快且具有更佳的持久性。與諸如動態隨機存取記憶體（dynamic random-access memory；DRAM）及靜態隨機存取記憶體（static random-access memory；SRAM）的當前揮發性記憶體相比，MRAM典型地具有類似的性能及密度，但功率消耗較低。
本揭露內容提供用於實施本揭露之不同特徵的多個不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露內容。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上之形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露內容可在各種實例中重複附圖標號及/或字母。此重複是出於簡化及清楚的目的，且自身並不指示所論述之各種實施例及/或組態之間的關係。
此外，本文中為易於描述，可使用諸如「下方」、「在...下方」、「下部」、「在...上方」、「上部」以及類似術語的空間相對術語來描述一個元件或特徵與如圖式中所說明的另一元件或特徵的關係。除圖式中所描繪的定向以外，空間相對術語意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向（旋轉90度或處於其他定向）且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
MRAM胞通常位於ILD結構內以包圍在基底之上堆疊的內連線層。磁阻式隨機存取記憶（MRAM）胞通常包含配置於頂部電極與底部電極之間的磁性穿隧接面（MTJ）。底部電極藉由底部電極通孔耦接至堆疊的內連線層，同時頂部電極藉由頂部電極通孔耦接至堆疊的內連線層。在習知的MRAM胞製造中，頂部電極通孔藉由以下來形成：蝕刻配置在頂部電極之上的層間介電質（inter-level dielectric；ILD）以在頂部電極之上形成開口。隨後用一或多種導電材料填充開口。光阻罩幕隨後形成於導電材料之上且用於使處於頂部電極上的頂部電極通孔圖案化。頂部電極通孔隨後耦接至上覆金屬層。
已瞭解，在圖案化之後，頂部電極通孔的頂部表面呈現定義凹口的V形，所述凹口將引起缺陷問題。舉例而言，頂部電極通孔的V形可導致因在由V形定義的凹口內形成的非導電材料所致的電阻增大。電阻增大可歸因於在頂部電極通孔與上覆金屬層之間發生的氧化，歸因於在頂部電極通孔與上覆金屬層之間形成的介電質，及/或歸因於在頂部電極通孔與上覆金屬層之間保留的空隙。
在一些實施例中，本揭露內容是關於一種形成MRAM胞的方法，其執行化學機械平坦化製程以定義具有平坦頂部表面的頂部電極通孔。新製程涉及在頂部電極之上形成開口且用導電材料層填充開口。替代使導電材料層圖案化，執行化學機械平坦化製程以移除開口之外的導電材料且定義具有平坦上部表面的頂部電極通孔。此移除與頂部電極通孔的V形凹口有關的缺陷且藉此防止電阻增大。
參看圖1，提供根據一些實施例的記憶體元件100的截面圖。記憶體元件100包含基底101，所述基底101具有設置於基底101之上的第一層間介電（ILD）層105。電晶體102位於基底101內。磁阻式隨機存取記憶（MRAM）胞111經由導電觸點104連接至電晶體102。導電觸點104設置於內連線導線106之下。
MRAM胞111包括配置在底部電極通孔之上的底部電極114，所述底部電極通孔包括由下部介電層108包圍的下部金屬層112。下部金屬層112藉由擴散障壁110與下部介電層108分隔開。底部電極114的一部分設置於下部介電層108內。MRAM胞111更包含頂部電極120，其藉由磁性穿隧接面（MTJ）116與底部電極114分隔開。頂部電極通孔122設置於頂部電極120之上。頂部電極通孔122具有實質上平坦上部表面（例如在化學機械平坦化（chemical mechanical planarization；CMP）製程的容差內的平坦上部表面）。舉例而言，在一些實施例中，在任何點處，頂部電極通孔122的上部表面的高度在距位準水平線123的-25埃（Angstrom）及+25埃範圍內變化，所述位準水平線123位於頂部電極通孔122的實質上平坦上部表面與第二導通孔134的底部表面之間。在其他實施例中，在任何點處，頂部電極通孔122的上部表面的高度根據位準水平線123而在-5埃及+5埃範圍內變化。在又其他實施例中，在任何點處，頂部電極通孔122的上部表面的高度根據位準水平線123而在約頂部電極通孔122的厚度的+10%及-10%範圍內變化。在一些實施例中，頂部電極通孔122的頂部表面及第二ILD層128的頂部表面為共面的。舉例而言，位準水平線123沿頂部電極通孔122的頂部表面及第二ILD層128的頂部表面延伸。在一些實施例中，頂部電極通孔122的最大寬度小於MTJ 116的最大寬度。
頂部電極120及MTJ 116由側壁間隔件124包圍。在一些實施例中，側壁間隔件124可包括氮化矽、氧化矽、碳化矽或類似物。頂部電極通孔122及側壁間隔件124部分地由蝕刻停止層126包圍。在一些實施例中，蝕刻終止層126可包括富碳的碳氧化矽、氮化矽、碳化矽或類似物。第二ILD層128包圍側壁間隔件124、蝕刻終止層126以及頂部電極通孔122。
MTJ 116包含下部鐵磁性電極117及上部鐵磁性電極119，其藉由穿隧障壁層118彼此分隔開。在一些實施例中，下部鐵磁性電極117可具有不變的或「固定的」磁性定向，而上部鐵磁性電極119具有可變的或「自由的」磁性定向，其可在各自表示不同資料狀態（諸如不同二元狀態）的兩個或大於兩個不同磁性極性之間切換。然而，在其他實施方案中，MTJ 116可豎直地「翻轉」，使得下部鐵磁性電極具有「自由」磁性定向，而上部鐵磁性電極119具有「固定的」磁性定向。
在一些實施例中，上部鐵磁性電極119包括鐵、鈷、鎳、鐵鈷、鎳鈷、硼化鈷鐵、硼化鐵、鐵鉑、鐵鈀或類似物。在一些實施例中，上部鐵磁性電極119的厚度在約50埃與約200埃之間的範圍內。在一些實施例中，穿隧障壁層118提供上部鐵磁性電極119與下部鐵磁性電極117之間的電隔離，同時仍允許電子在適當條件下穿過穿隧障壁層118。穿隧障壁層118可包括例如氧化鎂（MgO）、氧化鋁（例如Al2O3）、氧化鎳、氧化釓、氧化鉭、氧化鉬、氧化鈦、氧化鎢或類似物。在一些實施例中，穿隧障壁層118的厚度在約5埃與約50埃之間的範圍內。在一些實施例中，下部鐵磁性電極117的厚度在約50埃與約200埃之間的範圍內。
第三ILD層136設置於第二ILD層128之上。第二導通孔134設置於頂部電極通孔122之上。在一些實施例中，第二導通孔134可包括銅、鋁或類似物。第二導通孔134接觸頂部電極通孔122的實質上平坦上部表面（例如在化學機械平面化（CMP）製程的容差內的平坦上部表面）。在一些實施例中，第二導通孔134可在頂部電極通孔122的最外側壁和頂部電極通孔122的最外側壁（未展示）之間連續地接觸頂部電極通孔122的實質上平坦上部表面。
由於頂部電極通孔122的上部表面實質上為平坦的，因此頂部電極通孔122沿兩種導電材料之間的界面緊靠第二導通孔134，藉此提供頂部電極通孔122與上覆第二導通孔134之間的低電阻。第一導電線138設置於第二導通孔134之上。在一些實施例中，第一導電線138可包括例如銅。第一導電線138由第三ILD層136包圍且延伸超出第二導通孔134的側壁。
圖2A說明具有嵌入式記憶體區201a及邏輯區201b的積體晶片200a的一些其他實施例的截面圖。積體晶片200a包含基底101。基底101可為例如塊狀基底（例如塊狀矽基底）或絕緣層上矽（silicon-on-insulator；SOI）基底。
電晶體102位於基底101及第一ILD層105內。電晶體102包括閘極電極206、電晶體側壁間隔件208、閘極介電204以及源極/汲極區202。內連線導線106經由導電觸點104連接至電晶體102。在一些實施例中，導電觸點104可包括鎢、銅、鋁或類似物。在一些實施例中，內連線導線106可包括銅、鋁或類似物。在一些實施例中，本文所描述的觸點、通孔以及內連線導線可更包括障壁層（例如擴散障壁層）。
介電層210設置於內連線導線106及第一ILD層105之上。在一些實施例中，介電層210可包括碳化矽、氧化矽、碳氧化矽或類似物。在一些實施例中，介電層210的厚度在約50埃及500埃範圍內。第二蝕刻終止層212設置於介電層210之上。第二蝕刻終止層212可包括與介電層210不同的材料。在一些實施例中，第二蝕刻終止層212可包括富矽氧化物、氮化矽、碳化矽、富矽氮化物或類似物。在一些實施例中，第二蝕刻終止層212的厚度在約50埃及約500埃範圍內。
在嵌入式記憶體區201a中，上部介電層214設置於第二蝕刻終止層212之上。在一些實施例中，上部介電層214可包括與介電層210相同的材料。舉例而言，上部介電層214可包括碳氧化矽、富碳的碳氧化矽、氮化矽或類似物。第二ILD層128配置在上部介電層214之上且包圍底部電極114、磁性穿隧接面（MTJ）116以及上覆頂部電極通孔122的一部分。在一些實施例中，第二ILD層128的厚度在約750埃與約2000埃之間的範圍內。在一些實施例中，底部電極114及頂部電極120可包括導電材料，諸如氮化鈦、氮化鉭、鈦、鉭或類似物。蝕刻終止層126可部分地包圍頂部電極通孔122的側壁。在一些實施例中，蝕刻終止層126的頂部表面可在頂部電極通孔122的頂部表面下方。在其他實施例中，蝕刻終止層126的頂部表面可與頂部電極通孔122的頂部表面對準。底部電極114設置於頂部電極通孔122下方。在一些實施例中，頂部電極通孔122的最外側壁在底部電極114的最外側壁內。在一些實施例中，底部電極114的厚度在約50埃與約500埃之間的範圍內且寬度在約200埃與約1500埃之間的範圍內。
在邏輯區201b中，第二介電層213設置於第二蝕刻終止層212之上。在一些實施例中，第二介電層213可包括四乙基鄰矽酸酯（tetra-ethyl-ortho-silicate；TEOS）（例如電漿增強TEOS、低粒子TEOS等）、氧化物（例如氧化矽、二氧化矽等）、氮化物或類似物。第四ILD層215設置於第二介電層213之上。在一些實施例中，第四ILD層215可包括與第二ILD層128不同的材料。舉例而言，在一些實施例中，第四ILD層215可包括具有第一介電常數的介電材料（例如低k介電層），且第二ILD層128可包括具有低於第一介電常數的第二介電常數的介電材料（例如低k介電層）。第三導通孔216設置於內連線導線106之上。在一些實施例中，第三導通孔216可包括銅、鋁或類似物。第二導電線217設置於第三導通孔216之上。在一些實施例中，第二導電線217可包括銅、鋁或類似物。第二導電線217由第四ILD層215包圍且延伸超出第三導通孔216的側壁。位準水平線沿頂部電極通孔122的頂部表面及第二導電線217的頂部表面延伸。
第三蝕刻終止層218設置於第二ILD層128及第四ILD層215之上。在一些實施例中，第三蝕刻終止層218可包括碳化矽、碳氧化矽、氮化矽、氮氧化矽或類似物。在一些實施例中，第三蝕刻終止層218具有在頂部電極通孔122之上延伸的實質上平坦底部表面。在一些實施例中，整個第三蝕刻終止層218配置在頂部電極通孔122之上。第三介電層220設置於第三蝕刻終止層218之上。在一些實施例中，第三介電層220可包括TEOS（例如電漿增強TEOS、低粒子TEOS等）、氧化物（例如氧化矽、二氧化矽等）、氮化物或類似物。在一些實施例中，第三介電層220的厚度在約50埃與約500埃之間的範圍內。第五ILD層222設置於第三介電層220之上。在一些實施例中，第五ILD層222可包括與包圍MRAM胞111的第二ILD層128不同的材料。舉例而言，在一些實施例中，第五ILD層222可包括具有第三介電常數的介電材料（例如低k介電層），且第二ILD層128可包括具有低於第三介電常數的第四介電常數的介電材料（例如超低k介電層）。
位準水平線沿頂部電極通孔122的頂部表面、第二ILD層128的頂部表面、第四ILD層215的頂部表面以及第二導電線217的頂部表面延伸。第二導通孔134設置於頂部電極通孔122之上。在一些實施例中，第二導通孔134可包括銅、鋁或類似物。第二導通孔134接觸頂部電極通孔122的實質上平坦上部表面。第二導通孔134可自頂部電極通孔122的一或多個最外側壁向後設置一非零距離。在一些實施例中，第二導通孔134的最底部表面可配置在頂部電極通孔122的最頂部表面之上。第一導電線138設置於第二導通孔134之上。在一些實施例中，第一導電線138可包括銅、鋁或類似物。第一導電線138自第二導通孔134之上延伸超出第二導通孔134的一或多個最外側壁。
在一些實施例中，第二導通孔134的最底部表面接觸頂部電極通孔122的最頂部表面。在一些實施例中，第二導通孔134的最底部表面的寬度小於頂部電極通孔122的最頂部表面的寬度。在此等實施例中，第三蝕刻終止層218的底部表面亦接觸頂部電極通孔122的最頂部表面的一部分。在一些實施例中，第三蝕刻終止層218的厚度在約50埃與約500埃之間的範圍內。第二ILD層128的頂部表面沿水平面與頂部電極通孔122的頂部表面對準。
在邏輯區201b中，第二導通孔134設置於第二導電線217之上。第一導電線138設置於第二導通孔134之上。第一導電線138由第五ILD層222包圍且延伸超出第二導通孔134的側壁。在一些實施例中，第一ILD層105、第二ILD層128、第三ILD層136及/或第五ILD層222可包括氧化物（例如氧化矽）、硼矽酸玻璃（borosilicate glass；BSG）、磷矽酸玻璃（phosphosilicate glass；PSG）或類似物。
在一些實施例中，嵌入式記憶體區201a內的MRAM胞111可包括於具有配置成列及行的多個MRAM胞的陣列內。多個MRAM胞中的第一者的頂部電極通孔122可具有定義配置在MTJ 116正上方的凹口的頂部表面，而多個MRAM胞中的第二者的頂部電極通孔122可具有平坦頂部表面（亦即，在CMP製程的容差內為平坦的表面）。多個MRAM胞中的第一者內的凹口由於CMP製程內的不規則性而用於形成MRAM胞。
圖2B說明具有嵌入式記憶體區201a及邏輯區201b的積體晶片200b的一些替代性實施例的截面圖。
積體晶片200b包含配置於嵌入式記憶體區201a內的MRAM胞111。MRAM胞111包括配置在下部金屬層112及擴散障壁層112之上的底部電極114。在一些實施例中，擴散障壁層110完全地包圍下部金屬層112。在一些實施例中，下部金屬層112自底部電極114的中心橫向偏移。
MRAM胞111更包括MTJ 116及上覆頂部電極120。頂部電極通孔122配置於頂部電極120上。在一些實施例中，頂部電極通孔122具有實質上平坦上部表面（例如在頂部電極通孔122距位準水平線的厚度的約+10%與約-10%之間的範圍內的上部表面，所述位準水平線位於頂部電極通孔122的實質上平坦上部表面與第二導通孔134的底部表面之間）。在一些實施例中，第二導通孔134可自頂部電極通孔122正上方延伸以橫向地穿過頂部電極通孔122的一或多個側邊。在一些實施例中，第二導通孔134可在頂部電極通孔122的頂部下方延伸。
圖3至圖14說明根據本揭露內容的形成包含嵌入式記憶體區及邏輯區的記憶體元件的方法的一些實施例的截面圖300至截面圖1400，所述嵌入式記憶體區包括MRAM胞及MTJ。儘管圖3至圖14中所展示的截面圖300至截面圖1400參考方法而描述，但應瞭解，展示於圖3至圖14中的結構不限於所述方法，而是可以獨立於所述方法。儘管圖3至圖14描述為一連串動作，但應瞭解，此等動作並非限制性的，而在其他實施例中，可改變動作之次序，且所揭露的方法亦適用於其他結構。在其他實施例中，可全部或部分地省略所說明及/或描述的一些動作。
如圖3的截面圖300中所展示，在嵌入式記憶體區201a中以及在邏輯區201b中，第一ILD層105形成於基底101之上且內連線導線106形成於第一ILD層105內。介電層210形成於內連線導線106及第一ILD層105之上。在一些實施例中，介電層210包括碳化矽（SiC），形成為厚度在約200埃與約300埃之間的範圍內。第二蝕刻終止層212形成於介電層210之上。在一些實施例中，第二蝕刻終止層212包括富矽氧化物，形成為厚度在約150埃與約250埃之間的範圍內。上部介電層214形成於第二蝕刻終止層212之上。在一些實施例中，上部介電層214包括碳氧化矽或富碳的碳氧化矽，形成為厚度在約50埃與約500埃之間的範圍內。
在嵌入式記憶體區201a內，MRAM胞111形成於內連線導線106之上。MRAM胞111包含頂部電極120，其藉由MTJ 116與底部電極114分隔開，所述MTJ 116包含藉由穿隧障壁層118與上部鐵磁性電極119分隔開的下部鐵磁性電極117。在一些實施例中，底部電極114及頂部電極120可包括導電材料，諸如氮化鈦、氮化鉭、鈦、鉭或前述內容中的一或多者的組合。在一些實施例中，頂部電極120的厚度在約300埃與約800埃之間的範圍內。MTJ 116及/或頂部電極120的側壁可以除90度以外的角度傾斜，如相對於穿過底部電極114的上部表面的法線所量測。MTJ 116及頂部電極120由側壁間隔件124包圍。在一些實施例中，側壁間隔件124部分地由蝕刻終止層126包圍。儘管MRAM胞111在圖3中說明為在第一內連線導線之上，但應瞭解，在其他實施例中，MRAM胞111可位於後段製程（back-end-of-the-line；BEOL）金屬化堆疊內的其他位置處（例如MRAM胞111可位於第二內連線導線與第三內連線導線之間、位於第三內連線導線與第四內連線導線之間等）。第二ILD層128形成於嵌入式記憶體及邏輯區之上。
在一些實施例中，可藉由以下來形成MRAM胞111：選擇性地蝕刻上部介電層214以形成開口，且隨後將導電材料（例如金屬）沈積於開口內。隨後圖案化導電材料以定義底部電極114。下部鐵磁性電極膜、穿隧障壁膜、鐵磁性電極膜以及頂部電極膜依序沈積於底部電極114之上。下部鐵磁性電極膜、穿隧障壁膜、鐵磁性電極膜以及頂部電極膜隨後根據罩幕層（例如硬質罩幕層）而經圖案化，以形成頂部電極120以及經圖案化MRAM堆疊，所述經圖案化MRAM堆疊包括下部鐵磁性電極117、穿隧障壁層118以及上部鐵磁性電極119。移除罩幕層，且側壁間隔件材料形成於經圖案化MRAM堆疊及頂部電極120之上。隨後蝕刻側壁間隔件材料以使得側壁間隔件124沿MTJ 116的側壁。蝕刻終止層126形成於側壁間隔件124之上，且第二ILD層128沈積於側壁間隔件124及蝕刻終止層126之上且圍繞所述側壁間隔件124及所述蝕刻終止層126。
在一些實施例中，在邏輯區201b內，介電保護層301形成於第二ILD層128之上。在一些實施例中，介電保護層301包括氮氧化矽，其厚度在約150埃與約250埃之間的範圍內。罩幕層302形成於第二ILD層128之上。罩幕層302呈現定義設置於MRAM胞111的頂部電極120上方的開口304的側壁。罩幕層302的上部表面處的開口304具有第一寬度，罩幕層302中的開口304的最底點處的表面具有第二寬度，且第一寬度大於第二寬度。
在一些實施例中，罩幕層302包含光阻罩幕。在其他實施例中，罩幕層302可包括硬質罩幕層（例如包括氮化物層）。在一些實施例中，罩幕層302可包括多層硬質罩幕。舉例而言，在一些實施例中，罩幕層可包括具有上部層及下部層的雙層硬質罩幕。在一些實施例中，下部層包括氮化鈦（TiN）層，且上部層包括TEOS。
如圖4的截面圖400中所展示，執行蝕刻製程以蝕刻罩幕層302、第二ILD層128、蝕刻終止層126、側壁間隔件124以及介電保護層301。由於開口304凹陷在罩幕層302的頂部下方，蝕刻製程將蝕刻第二ILD層208、蝕刻終止層126以及側壁間隔件124，以形成延伸至第二ILD層128的頂部下方的開口402。開口402暴露頂部電極120的頂部表面。可藉由使罩幕層（圖3的302）、第二ILD層128、蝕刻終止層126、側壁間隔件124以及介電保護層301暴露於蝕刻劑401來執行蝕刻製程。
如圖5的截面圖500中所展示，頂部電極通孔層502在頂部電極120上方且在第二ILD層128之上形成於開口402內。在一些實施例中，頂部電極通孔層502可藉由以下來形成：諸如MOCVD的化學氣相沈積（chemical vapor deposition；CVD）、物理氣相沈積（physical vapor deposition；PVD）、原子層沈積（atomic layer deposition；ALD）、電鍍製程（例如電鍍敷製程）或類似者。在一些實施例中，頂部電極通孔層502可包括鈦、鉭、氮化鈦、氮化鉭或類似物。頂部電極通孔層502的厚度在約50埃與約2000埃之間的範圍內。V形凹口在頂部電極120的正上方形成於頂部電極通孔層502的頂部表面中。在一些實施例中，頂部電極120的頂部表面與第二ILD層128的頂部表面之間的高度h1小於頂部電極120的頂部表面與V形凹口的最底點之間的高度h2。舉例而言，高度h1處於約50埃及1000埃的範圍內。高度h2處於約50埃及2000埃的範圍內。高度△h（△h =|h2 - h1|）中的差處於約0埃及1000埃的範圍內。在此等實施例中，頂部電極通孔層502的V形凹口的最底點在第二ILD層128的頂部表面上方。高度h3定義於頂部電極通孔層502的頂部表面與V形凹口的最底點之間。高度h3處於約0埃及200埃的範圍內。在其他實施例中，高度h1大於高度h2（未展示）。在一些實施例中，MRAM陣列可包括具有具備平坦上部表面的頂部電極的多個MRAM胞111（由具有高度h1＜h2的頂部電極形成）以及具有具備包括凹口的上部表面的頂部電極的一或多個MRAM胞111（由具有高度h1＞h2的頂部電極）形成。
如圖6的截面圖600中所展示，沿線602執行化學機械平面化（CMP）製程以移除頂部電極通孔層（例如圖5的502）的一部分且定義頂部電極通孔122。線602定義於頂部電極通孔層（圖5的502）的底部表面與邏輯區201b中的第二ILD層128的頂部表面之間。線602為平坦水平線，其自邏輯區201b延伸至嵌入式記憶體區201a。在平坦化製程完成之後，頂部電極通孔122的厚度在約50埃及1000埃範圍內。CMP製程使頂部電極通孔122及第二ILD層128的上部表面平面化，使得頂部電極通孔122具有實質上平坦上部表面（例如在CMP製程的容差內的上部表面）。位準水平線沿頂部電極通孔122的頂部表面及第二ILD層128的頂部表面延伸。在一些實施例中，頂部電極通孔122的頂部表面定義MRAM胞111之上的凹口。在一些實施例中，頂部電極通孔122的最大寬度小於MTJ 116的最大寬度。
在一些實施例中，線602定義於第二ILD層128的頂部表面與蝕刻終止層126的頂部表面（未展示）之間。在此等實施例中，CMP使頂部電極通孔122及第二ILD層128的上部表面平面化，移除第二ILD層128的一部分。頂部電極通孔122具有實質上平坦上部表面（例如在CMP製程的容差內的平坦上部表面）。
如圖7的截面圖700中所展示，第四蝕刻終止層702例如藉由以下來形成於第二ILD層128之上：化學氣相沈積（CVD）、物理氣相沈積（PVD）、原子層沈積（ALD）或類似者。在一些實施例中，第四蝕刻終止層702可包括碳化矽層，其厚度在約150埃與約250埃之間的範圍內。第二罩幕層704形成於嵌入式記憶體區201a內的第四蝕刻終止層702之上。在一些實施例中，第二罩幕層704包含光阻罩幕，但亦可為諸如氮化物罩幕的硬質罩幕。在一些實施例中，第二罩幕層704藉由化學氣相沈積（CVD）、物理氣相沈積（PVD）或類似者而形成。
如圖8的截面圖800中所展示，在邏輯區201b內移除第四蝕刻終止層702、第二ILD層128以及上部介電層214。在一些實施例中，可藉由以下來移除第四蝕刻終止層702、第二ILD層128以及上部介電層214：在未被第二罩幕層704覆蓋的邏輯區201b內，使第四蝕刻終止層702的未遮蔽部分、第二ILD層128以及上部介電層214選擇性地暴露於蝕刻劑802。在一些實施例中，可在藉由灰化製程或藉由濕蝕刻劑（例如丙酮）完成蝕刻製程之後移除嵌入式記憶體區201a內的第二罩幕層704。
如圖9的截面圖900中所展示，第二介電層213形成於第二蝕刻終止層212及第四蝕刻終止層702之上。在一些實施例中，第二介電層213可包括TEOS層，其厚度在約100埃與約200埃之間的範圍內。第四ILD層215形成於第二介電層213之上。在一些實施例中，第四ILD層215可包括與包圍MRAM胞111的第二ILD層128不同的材料。舉例而言，在一些實施例中，第四ILD層215可包括具有第一介電常數的介電材料（例如低k介電層），且第二ILD層128可包括具有低於第一介電常數的第二介電常數的介電材料（例如超低k介電層）。第四ILD層215的厚度在約1200埃及約2300埃範圍內。頂部介電層902形成於第四ILD層215之上。在一些實施例中，頂部介電層902可包括TEOS層，其厚度在約50埃及約500埃範圍內。在邏輯區201b內，第三罩幕層904形成於頂部介電層902之上。在一些實施例中，第三罩幕層904包含正型光阻罩幕，其厚度為約2000埃。相比於負型光阻，正型光阻罩幕對於邏輯區201b與嵌入式記憶體區201a之間的重疊提供更佳控制。舉例而言，正型光阻罩幕可提供在-30奈米與+30奈米之間的範圍內的重疊。使用正型光阻罩幕防止邏輯區201b中的第四ILD層215受損。
如圖10的截面圖1000中所展示，在嵌入式記憶體區201a內移除頂部介電層902、第四ILD層215以及第二介電層213。在一些實施例中，可藉由以下來移除頂部介電層902、第四ILD層215以及第二介電層213：根據邏輯區201b內的第三罩幕層904使頂部介電層902、第四ILD層215以及第二介電層213選擇性地暴露於蝕刻劑1002。在一些實施例中，第三罩幕層904可沿邏輯區201b及/或嵌入式記憶體區201a的邊緣重疊頂部介電層902、第四ILD層215以及第二介電層213中的一或多者。在此等實施例中，蝕刻劑1002可產生突起部1004，所述突起部1004包括殘留於邏輯區201b與嵌入式記憶體區201a之間的第四ILD層215的殘餘物。在一些實施例中，突起部1004亦可包括第二介電層213的殘餘物。在一些實施例中，突起部1004包括三角形形狀。在一些替代性實施例（未展示）中，突起部1004可位於邏輯區201b中或於邏輯區201b與嵌入式記憶體區201a之間。
如圖11的截面圖1100中所展示，沿線1102執行CMP製程以移除突起部1004。線1102為與頂部介電層902的頂部表面及第四蝕刻終止層702的頂部表面對準的位準水平線。在一些實施例中，CMP製程可進行在5秒與30秒之間的一段時間。舉例而言，在一個實施例中，CMP製程進行約10秒。在一些實施例中，亦在CMP製程期間移除第四蝕刻終止層702的一部分及頂部介電層902的一部分。
如圖12的截面圖1200中所展示，第四罩幕層1202形成於嵌入式記憶體區201a及邏輯區201b之上。在一些實施例中，第四罩幕層1202包含光阻罩幕，但亦可為諸如氮化物罩幕（例如TiN）的硬質罩幕。第四罩幕層1202呈現定義設置於邏輯區201b內的內連線導線106上方的開口的側壁。進行蝕刻製程1204以形成延伸穿過第四ILD層215的開口1206，以暴露邏輯區201b內的內連線導線106的上部表面。
如圖13的截面圖1300中所展示，用導電材料填充開口1206。用導電材料填充開口1206形成第三導通孔216在邏輯區201b內的內連線導線106之上。在一些實施例中，第三導通孔216可包括例如銅。用導電材料填充開口1206亦形成第二導電線217在第三導通孔216之上。在一些實施例中，第二導電線217可包括例如銅。第二導電線217由第四ILD層215包圍且延伸超出第三導通孔216的側壁。沿線1302執行CMP製程以自開口1206之外移除導電材料且定義第二導電線217。線1302位於嵌入式記憶體區201a中的第二ILD層128與第四蝕刻終止層702之間且於邏輯區201b中的第四ILD層215與頂部介電層902之間。線1302為位準水平線。CMP製程亦可移除第四蝕刻終止層702、頂部介電層902以及第四罩幕層1202。CMP製程暴露頂部電極通孔122、第二ILD層128、第二導電線217以及第四ILD層215的頂部表面。位準水平線沿頂部電極通孔122的頂部表面及第二導電線217的頂部表面延伸。第二導電線217由第四ILD層215包圍且延伸超出第三導通孔216的側壁。
如圖14的截面圖1400中所展示，第三蝕刻終止層218形成於嵌入式記憶體區201a及邏輯區201b之上。在一些實施例中，第三蝕刻終止層218可包括碳化矽層，其厚度在約50埃及約500埃範圍內。第三介電層220形成於第三蝕刻終止層218之上。在一些實施例中，第三介電層220可包括TEOS層，其厚度在約50埃及約500埃範圍內。第五ILD層222形成於第三介電層220之上。在一些實施例中，第五ILD層222可包括與包圍MRAM胞111的第二ILD層128不同的材料。舉例而言，在一些實施例中，第五ILD層222可包括具有第三介電常數的介電材料（例如低k介電層）且第二ILD層128可包括具有低於第三介電常數的第四介電常數的介電材料（例如低k介電層）。第五罩幕層（未展示）形成於第五ILD層222之上。第五罩幕層呈現定義設置於邏輯區201b內的第二導電線217上方的開口以及設置於嵌入式記憶體區201a內的頂部電極通孔122上方的開口的側壁。進行蝕刻製程以暴露邏輯區201b內的第二導電線217的上部表面以及嵌入式記憶體區201a內的頂部電極通孔122的頂部表面。
第二導通孔134形成於邏輯區201b內的第二導電線217之上，且形成於嵌入式記憶體區201a內的頂部電極通孔122之上。在一些實施例中，第二導通孔134可包括例如銅。第二導通孔134直接接觸頂部電極通孔122的實質上平坦頂部表面。第二導通孔134的底部表面的寬度在約30奈米至約90奈米範圍內。由於頂部電極通孔122的上部表面實質上為平坦的，因此頂部電極通孔122沿兩種導電材料之間的界面緊靠第二導通孔134，藉此提供頂部電極通孔122與上覆第二導通孔134之間的低電阻。第一導電線138形成於第二導通孔134之上。在一些實施例中，第一導電線138可包括例如銅。第一導電線138由第五ILD層222包圍且延伸超出第二導通孔134的側壁。在一些實施例中，隨後對第二導通孔134及第五ILD層222執行CMP製程以使第二導通孔134及第五ILD層222的上部表面平面化。
圖15示出說明根據一些實施例的形成記憶體元件的方法1500。儘管方法1500經說明及/或描述為一連串動作或事件，但應瞭解，方法不限於所說明的次序或動作。因此，在一些實施例中，所述動作可以與所說明的不同的次序進行及/或可同時進行。此外，在一些實施例中，所說明動作或事件可細分為多個動作或事件，其可在不同時間進行或與其他動作或子動作同時進行。在一些實施例中，可省略一些所說明的動作或事件，且可包含其他未說明的動作或事件。
在動作1502處，介電層形成於記憶體區內的MRAM元件之上以及於邏輯區內的電極之上。圖3說明與動作1502的一些實施例相對應的截面圖300。
在動作1504處，通孔開口形成於在MRAM元件之上的介電層內。圖4說明與動作1504的一些實施例相對應的截面圖400。
在動作1506處，頂部電極層形成於MRAM元件的暴露表面及介電層的上部表面之上。圖5說明與動作1506的一些實施例相對應的截面圖500。
在動作1508處，在頂部電極層上執行平坦化製程以形成頂部電極通孔（top electrode via；TEVA），暴露介電質且留下平坦表面。圖6說明與動作1508的一些實施例相對應的截面圖600。
在動作1510處，蝕刻終止層形成於TEVA及介電層表面之上。圖7說明與動作1510的一些實施例相對應的截面圖600。
在動作1512處，罩幕層形成於記憶體區中的蝕刻終止層之上。圖7說明與動作1512的一些實施例相對應的截面圖700。
在動作1514處，移除在邏輯區中的蝕刻終止層及介電層。在一些實施例中，圖8說明與動作1514相對應的截面圖800。
在動作1516處，層間介電層形成於邏輯區及記憶體區之上。圖9說明與動作1516的一些實施例相對應的截面圖900。
在動作1518處，正型光阻形成於邏輯區之上。圖9說明與動作1518的一些實施例相對應的截面圖900。
在動作1520處，移除記憶體區之上的層間介電層，保留邏輯區與記憶體區之間的突起部。圖10說明與動作1520的一些實施例相對應的截面圖1000。
在動作1522處，移除邏輯區與記憶體區之間的突起部。圖11說明與動作1522的一些實施例相對應的截面圖1100。
在動作1524處，通孔開口形成在邏輯區之上的層間介電質內，且金屬形成於開口中以與邏輯區中的電極直接接觸。圖12至圖13說明與動作1524的一些實施例相對應的截面圖1200至截面圖1300。
在動作1526處，執行平坦化製程以在TEVA及金屬的頂部表面上產生平坦表面。圖13說明與動作1526的一些實施例相對應的截面圖1300。
在動作1528處，第二層間介電層形成於邏輯區及記憶體區之上。圖14說明與動作1528的一些實施例相對應的截面圖1400。
在動作1530處，通孔開口形成在邏輯區及記憶體區之上的第二層間介電質內。圖14說明與動作1530的一些實施例相對應的截面圖1400。
在動作1532處，第二金屬形成於通孔開口中以與記憶體區中的TEVA以及邏輯區中的金屬直接接觸。圖14說明與動作1532的一些實施例相對應的截面圖1400。
因此，在一些實施例中，本揭露內容是關於一種形成MRAM胞的方法，其執行化學機械平坦化製程以定義具有平坦頂部表面的頂部電極通孔。
在一些實施例中，本揭露內容是關於一種製造記憶體元件的方法。方法包含：形成設置於介電層之上的第一罩幕層，其中第一罩幕層呈現定義設置於磁阻式隨機存取記憶（MRAM）胞上方的開口的側壁，所述磁阻式隨機存取記憶胞位於嵌入式記憶體區中；形成第一通孔開口在MRAM胞上方的介電層內；形成頂部電極通孔層在MRAM胞及介電層之上；以及在頂部電極通孔層上執行第一平坦化製程，以移除頂部電極通孔層的部分且定義具有實質上平坦頂部表面的頂部電極通孔。在另一實施例中，在執行第一平坦化製程之前，頂部電極通孔層的頂部表面定義V形在MRAM胞上方。在另一實施例中，頂部電極通孔層的V形的最底點在介電層的頂部表面上方。在另一實施例中，執行第一平坦化製程使得頂部電極通孔的實質上平坦頂部表面及介電層的頂部表面沿水平面延伸。在另一實施例中，MRAM胞包含：底部電極、磁性穿隧接面（MTJ）以及頂部電極，其中MTJ的底部表面與底部電極的頂部表面直接接觸，其中頂部電極的底部表面與MTJ的頂部表面直接接觸，其中頂部電極的頂部表面與頂部電極通孔的底部表面直接接觸。在另一實施例中，MTJ的底部表面寬於頂部電極通孔的頂部表面。在一實施例中，方法更包含：形成層間介電質在頂部電極通孔及介電層之上；形成導通孔在層間介電質內的頂部電極通孔之上；以及形成導電線在層間介電質內的導通孔上方，其中導電線延伸超出導通孔的側壁。在一實施例中，方法更包含：形成介電層在邏輯區內的內連線導線之上；移除邏輯區中的介電層；形成層間介電質在邏輯區及記憶體陣列區之上；移除記憶體陣列區之上的層間介電質，其中包括層間介電質的殘餘物的突起部保留於邏輯區與記憶體陣列區之間；以及執行第二平坦化製程以移除突起部。在一實施例中，方法更包括：形成第一導通孔在邏輯區中的層間介電質內的內連線導線之上；形成第一導電線在第一導通孔上方的層間介電質內，其中第一導電線延伸超出第一導通孔的側壁；在層間介電質及第一導電線上執行第三平坦化製程；形成第二層間介電質在邏輯區及記憶體陣列區之上；形成第二導通孔在第一導電線之上的第二層間介電質內，同時形成第三導通孔在頂部電極通孔之上的第二層間介電質內；形成第二導電線在第二導通孔之上的第二層間介電質內，同時形成第三導電線在第三導通孔之上的第二層間介電質內；且其中第二導電線延伸超出第二導通孔的側壁，其中第三導電線延伸超出第三導通孔的側壁。在另一實施例中，在執行第三平坦化製程之後，層間介電質的頂部表面、第一導電線的頂部表面、頂部電極通孔的頂部表面以及介電層的頂部表面對準且在實質上齊平的水平線上會合。
在其他實施例中，本揭露內容是關於一種製造記憶體元件的方法。方法包含：形成第一層間介電（ILD）層在位於嵌入式記憶體區中的磁阻式隨機存取記憶（MRAM）胞上方及在位於邏輯區中的上部介電層上方，其中嵌入式記憶體區與邏輯區相鄰；選擇性地蝕刻第一ILD層形成側壁以定義第一ILD層中的孔口在MRAM胞之上，孔口暴露MRAM胞的上部表面；形成頂部電極通孔層在孔口內及在第一ILD層之上，其中頂部電極通孔層的頂部表面定義MRAM胞上方的凹口；在頂部電極通孔層上執行第一平坦化製程以移除頂部電極通孔層的部分，以定義凹口；用第二ILD層取代邏輯區內的第一ILD層，所述第二ILD層不同於所述第一ILD層；以及形成內連線導線及通孔在第二ILD層內於從MRAM胞橫向偏移的位置。在一實施例中，凹口的最底點在第一ILD層的頂部表面上方。在一實施例中，頂部電極通孔的頂部表面與第一ILD層的頂部表面齊平。在一實施例中，方法更包含：形成硬質罩幕層在邏輯區及嵌入式記憶體區內的第一ILD層之上；以及根據硬質罩幕層選擇性地蝕刻第一ILD層，其中硬質罩幕層包括正型光阻。在一實施例中，方法更包含：形成第三ILD層在頂部電極通孔及第一ILD層之上；形成導通孔在第三ILD層內的頂部電極通孔之上；以及形成導電線在第三ILD層內的導通孔上方，其中導電線延伸超出導通孔的側壁。在一實施例中，形成內連線導線及通孔在第二ILD層內包含：形成第一ILD層在邏輯區內於第一導電線之上；形成第二ILD層在邏輯區及嵌入式記憶體區之上；形成第二罩幕層在邏輯區內於第二ILD層之上；移除嵌入式記憶體區之上的第二ILD層，其中包括層間介電質的殘餘物的突起部保留於邏輯區與嵌入式記憶體區之間；以及執行第二平坦化製程以移除突起部。在一實施例中，方法更包含：形成第二導通孔在第一導電線之上，同時形成第三導通孔在頂部電極通孔層之上，其中第三導通孔的底部表面的寬度小於頂部電極通孔層的頂部表面的寬度；以及形成第二導電線在第二導通孔之上，同時形成第三導電線在第三導通孔之上。
在又其他實施例中，本揭露內容是關於一種積體電路。積體電路包含：磁阻式隨機存取記憶（MRAM）胞，設置於半導體基底上；介電層，設置於MRAM胞之上；介電層內的頂部電極通孔，設置於MRAM胞之上，其中頂部電極通孔的頂部表面為平坦的；層間介電層，設置於MRAM胞及介電層之上；層間介電層內的導通孔，設置於頂部電極通孔之上；以及導電線，設置於導通孔之上，其中導電線延伸超出導通孔的側壁。在一實施例中，頂部電極通孔的頂部表面與介電層的頂部表面齊平。在一實施例中，頂部電極通孔的頂部表面的寬度大於導通孔的底部表面的寬度。
前文概述若干實施例之特徵以使得本領域的技術人員可更佳地理解本揭露內容之態樣。本領域的技術人員應理解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入之實施例的相同目的及/或達成相同優點的其他方法及結構之基礎。本領域的技術人員亦應認識到，此類等效構造並不脫離本揭露內容的精神及範疇，且本領域的技術人員可在不脫離本揭露內容的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
100:記憶體元件 101:基底 102:電晶體 104:導電觸點 105、128、136、215、222:層間介電層 106:內連線導線 108:下部介電層 110:擴散障壁層 111:磁阻式隨機存取記憶胞 112:下部金屬層 114:底部電極 116:磁性穿隧接面 117:下部鐵磁性電極 118:穿隧障壁層 119:上部鐵磁性電極 120:頂部電極 122:頂部電極通孔 123:位準水平線 124:側壁間隔件 126、212、218、702:蝕刻終止層 134、216:導通孔 138、217:導電線 200a、200b:積體晶片 201a:嵌入式記憶體區 201b:邏輯區 202:源極/汲極區 204:閘極介電 206:閘極電極 208:電晶體側壁間隔件 210、213、220:介電層 214:上部介電層 300、400、500、600、700、800、900、1000、1100、1200、1300、1400:截面圖 301:介電保護層 302、704、904、1202:罩幕層 304、402、1206:開口 401、802、1002:蝕刻劑 502:頂部電極通孔層 602、1102、1302:線 902:頂部介電層 1004:突起部 1204:蝕刻製程 1500:方法 1502、1504、1506、1508、1510、1512、1514、1516、1518、1520、1522、1524、1526、1528、1530、1532:動作 h1、h2、h3:高度
當結合附圖閱讀時，自以下詳細描述最佳地理解本揭露內容之態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，可出於論述清楚起見而任意地增加或減小各種特徵之尺寸。 圖1說明根據本揭露內容的包含具有磁性穿隧接面（magnetic tunneling junction；MTJ）的MRAM胞的記憶體元件的一些實施例的截面圖。 圖2A至圖2B說明根據本揭露內容的包含嵌入式記憶體區及邏輯區的積體晶片的一些實施例的截面圖，所述嵌入式記憶體區包括具有磁性穿隧接面（MTJ）的MRAM胞。 圖3至圖14說明根據本揭露內容的形成包含嵌入式記憶體區及邏輯區的記憶體元件的方法的一些實施例的截面圖，所述嵌入式記憶體區包括具有MTJ的MRAM胞。 圖15說明呈流程圖格式的說明根據本揭露內容的形成包含嵌入式記憶體區及邏輯區的記憶體元件的方法的一些實施例的方法論，所述嵌入式記憶體區包括具有MTJ的MRAM胞。
1500:方法
1502、1504、1506、1508、1510、1512、1514、1516、1518、1520、1522、1524、1526、1528、1530、1532:動作

Claims (20)

  1. 一種製造記憶體元件的方法，包括： 形成設置於介電層之上的第一罩幕層，其中所述第一罩幕層呈現定義設置於磁阻式隨機存取記憶（MRAM）胞上方的開口的側壁，所述磁阻式隨機存取記憶胞位於嵌入式記憶體區中； 形成第一通孔開口在所述MRAM胞上方的所述介電層內； 形成頂部電極通孔層在所述MRAM胞及所述介電層之上；以及 在所述頂部電極通孔層上執行第一平坦化製程，以移除所述頂部電極通孔層的部分且定義具有實質上平坦頂部表面的頂部電極通孔。
  2. 如申請專利範圍第1項所述的製造記憶體元件的方法，其中在執行所述第一平坦化製程之前，所述頂部電極通孔層的頂部表面定義V形在所述MRAM胞上方。
  3. 如申請專利範圍第2項所述的製造記憶體元件的方法，其中所述頂部電極通孔層的所述V形的最底點在所述介電層的頂部表面上方。
  4. 如申請專利範圍第1項所述的製造記憶體元件的方法，其中執行所述第一平坦化製程使得所述頂部電極通孔的所述實質上平坦頂部表面及所述介電層的頂部表面沿水平面延伸。
  5. 如申請專利範圍第1項所述的製造記憶體元件的方法，其中所述MRAM胞包括： 底部電極； 磁性穿隧接面（MTJ），其中所述MTJ的底部表面與所述底部電極的頂部表面直接接觸；以及 頂部電極，其中所述頂部電極的底部表面與所述MTJ的頂部表面直接接觸，其中所述頂部電極的頂部表面與所述頂部電極通孔的底部表面直接接觸。
  6. 如申請專利範圍第5項所述的製造記憶體元件的方法，其中所述MTJ的所述底部表面寬於所述頂部電極通孔的所述頂部表面。
  7. 如申請專利範圍第1項所述的製造記憶體元件的方法，更包括： 形成層間介電質在所述頂部電極通孔及所述介電層之上； 形成導通孔在所述層間介電質內的所述頂部電極通孔之上；以及 形成導電線在所述層間介電質內的所述導通孔上方，其中所述導電線延伸超出所述導通孔的側壁。
  8. 如申請專利範圍第1項所述的製造記憶體元件的方法，更包括： 形成所述介電層在邏輯區內的內連線導線之上； 移除所述邏輯區中的所述介電層； 形成層間介電質在所述邏輯區及記憶體陣列區之上； 移除所述記憶體陣列區之上的所述層間介電質，其中包括所述層間介電質的殘餘物的突起部保留於所述邏輯區與所述記憶體陣列區之間；以及 執行第二平坦化製程以移除所述突起部。
  9. 如申請專利範圍第8項所述的製造記憶體元件的方法，更包括： 形成第一導通孔在所述邏輯區中的所述層間介電質內的所述內連線導線之上； 形成第一導電線在所述第一導通孔上方的所述層間介電質內，其中所述第一導電線延伸超出所述第一導通孔的側壁； 在所述層間介電質及所述第一導電線上執行第三平坦化製程； 形成第二層間介電質在所述邏輯區及所述記憶體陣列區之上； 形成第二導通孔在所述第一導電線之上的所述第二層間介電質內，同時形成第三導通孔在所述頂部電極通孔之上的所述第二層間介電質內； 形成第二導電線在所述第二導通孔之上的所述第二層間介電質內，同時形成第三導電線在所述第三導通孔之上的所述第二層間介電質內；以及 其中所述第二導電線延伸超出所述第二導通孔的側壁，其中所述第三導電線延伸超出所述第三導通孔的側壁。
  10. 如申請專利範圍第9項所述的製造記憶體元件的方法，其中在執行所述第三平坦化製程之後，所述層間介電質的頂部表面、所述第一導電線的頂部表面、所述頂部電極通孔的所述頂部表面以及所述介電層的頂部表面對準且在實質上齊平的水平線上會合。
  11. 一種製造記憶體元件的方法，包括： 形成第一層間介電（ILD）層在位於嵌入式記憶體區中的磁阻式隨機存取記憶（MRAM）胞上方及在位於邏輯區中的上部介電層上方，其中所述嵌入式記憶體區與所述邏輯區相鄰； 選擇性地蝕刻所述第一ILD層形成側壁以定義所述第一ILD層中的孔口在所述MRAM胞之上，所述孔口暴露所述MRAM胞的上部表面； 形成頂部電極通孔層在所述孔口內及在所述第一ILD層之上，其中所述頂部電極通孔層的頂部表面定義所述MRAM胞上方的凹口； 在所述頂部電極通孔層上執行第一平坦化製程以移除所述頂部電極通孔層的部分，以定義所述凹口； 用第二ILD層取代所述邏輯區內的所述第一ILD層，所述第二ILD層不同於所述第一ILD層；以及 形成內連線導線及通孔在所述第二ILD層內於從所述MRAM胞橫向偏移的位置。
  12. 如申請專利範圍第11項所述的製造記憶體元件的方法，其中所述凹口的最底點在所述第一ILD層的頂部表面上方。
  13. 如申請專利範圍第11項所述的製造記憶體元件的方法，其中所述頂部電極通孔的所述頂部表面與所述第一ILD層的頂部表面齊平。
  14. 如申請專利範圍第11項所述的製造記憶體元件的方法，更包括： 形成硬質罩幕層在所述邏輯區及所述嵌入式記憶體區內的所述第一ILD層之上；以及 根據所述硬質罩幕層選擇性地蝕刻所述第一ILD層，其中所述硬質罩幕層包括正型光阻。
  15. 如申請專利範圍第11項所述的製造記憶體元件的方法，更包括： 形成第三ILD層在所述頂部電極通孔及所述第一ILD層之上； 形成導通孔在所述第三ILD層內的所述頂部電極通孔之上；以及 形成導電線在所述第三ILD層內的所述導通孔上方，其中所述導電線延伸超出所述導通孔的側壁。
  16. 如申請專利範圍第11項所述的製造記憶體元件的方法，其中形成所述內連線導線及所述通孔在所述第二ILD層內包括： 形成所述第一ILD層在邏輯區內於第一導電線之上； 形成所述第二ILD層在所述邏輯區及所述嵌入式記憶體區之上； 形成第二罩幕層在所述邏輯區內於所述第二ILD層之上； 移除所述嵌入式記憶體區之上的所述第二ILD層，其中包括所述層間介電質的殘餘物的突起部保留於所述邏輯區與所述嵌入式記憶體區之間；以及 執行第二平坦化製程以移除所述突起部。
  17. 如申請專利範圍第16項所述的製造記憶體元件的方法，更包括 形成第二導通孔在所述第一導電線之上，同時形成第三導通孔在所述頂部電極通孔層之上，其中所述第三導通孔的底部表面的寬度小於所述頂部電極通孔層的所述頂部表面的寬度；以及 形成第二導電線在所述第二導通孔之上，同時形成第三導電線在所述第三導通孔之上。
  18. 一種積體電路，包括： 磁阻式隨機存取記憶（MRAM）胞，設置於半導體基底上； 介電層，設置於所述MRAM胞之上； 所述介電層內的頂部電極通孔，設置於所述MRAM胞之上，其中所述頂部電極通孔的頂部表面為平坦的； 層間介電層，設置於所述MRAM胞及所述介電層之上； 所述層間介電層內的導通孔，設置於所述頂部電極通孔之上；以及 導電線，設置於所述導通孔之上，其中所述導電線延伸超出所述導通孔的側壁。
  19. 如申請專利範圍第18項所述的積體電路，其中所述頂部電極通孔的所述頂部表面與所述介電層的頂部表面齊平。
  20. 如申請專利範圍第18項所述的積體電路，其中所述頂部電極通孔的所述頂部表面的寬度大於所述導通孔的底部表面的寬度。
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