TWI715196B - 記憶體元件及其製造方法 - Google Patents

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TWI715196B
TWI715196B TW108133204A TW108133204A TWI715196B TW I715196 B TWI715196 B TW I715196B TW 108133204 A TW108133204 A TW 108133204A TW 108133204 A TW108133204 A TW 108133204A TW I715196 B TWI715196 B TW I715196B
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Abstract

一些實施例是關於一種記憶體元件。記憶體元件包含安 置於基底上的第一磁阻式隨機存取記憶體(MRAM)胞以及安置於基底上的第二MRAM胞。層間介電(ILD)層安置於基底上方。ILD層包括在第一MRAM胞與第二MRAM胞之間界定凹槽的側壁。介電層安置於ILD層上方。介電層完全填充凹槽。

Description

記憶體元件及其製造方法
本發明實施例是關於記憶體元件及其製造方法。
諸多現代電子元件含有電子記憶體。電子記憶體可為揮發性記憶體或非揮發性記憶體。非揮發性記憶體能夠在沒有電力的情況下保留其經儲存資料，而揮發性記憶體在失去電力時丟失其經儲存資料。磁阻式隨機存取記憶體(magnetoresistive random-access memory；MRAM)由於優於當前電子記憶體的優勢而為下一代非揮發性電子記憶體的一個有前景的候選。與諸如快閃記憶體的當前非揮發性記憶體相比，MRAM典型地更快且具有更佳的持久性。與諸如動態隨機存取記憶體(dynamic random-access memory；DRAM)及靜態隨機存取記憶體(static random-access memory；SRAM)的當前揮發性記憶體相比，MRAM典型地具有類似效能及密度，但功率消耗更低。
在一些實施例中，本揭露是關於一種記憶體元件，其包括：第一磁阻式隨機存取記憶體胞，安置於基底上方；第二磁阻 式隨機存取記憶體胞，安置於所述基底上方；層間介電層，安置於所述基底上方，其中所述層間介電層包括在所述第一磁阻式隨機存取記憶體胞與所述第二磁阻式隨機存取記憶體胞之間界定凹槽的側壁；以及介電層，安置於所述層間介電層上方，其中所述介電層完全填充所述凹槽。
在其他實施例中，本揭露是關於一種記憶體元件，其包括：第一磁阻式隨機存取記憶體胞，安置於基底上；第二磁阻式隨機存取記憶體胞，安置於所述基底上方；層間介電層，安置於所述第一磁阻式隨機存取記憶體胞及所述第二磁阻式隨機存取記憶體胞上方，其中所述層間介電層包括在所述第一磁阻式隨機存取記憶體胞與所述第二磁阻式隨機存取記憶體胞之間界定凹口的側壁，其中所述層間介電層包括第一材料；介電層，安置於所述層間介電層上方，其中所述介電層的底部表面直接接觸界定所述凹口的所述層間介電層的上表面，其中所述介電層包括第二材料；以及第二層間介電層，安置於所述介電層上方，其中所述第二材料配置於所述層間介電層的所述上表面與所述第二層間介電層的下表面之間。
在又其他實施例中，本揭露是關於一種記憶體元件的製造方法，其包括：在基底上方形成第一磁阻式隨機存取記憶體胞；在所述基底上方形成第二磁阻式隨機存取記憶體胞；在所述基底上方形成層間介電層，其中所述層間介電層包括在所述第一磁阻式隨機存取記憶體胞與所述第二磁阻式隨機存取記憶體胞之間界定第一凹槽的側壁；在所述層間介電層上方形成介電層，其中所述介電層包括界定位於所述第一凹槽正上方的第二凹槽的側壁； 以及移除所述第二凹槽、部分所述層間介電層以及部分所述介電層，其中所述層間介電層的上表面及所述介電層的上表面在水平線處相接，其中所述水平線為實質上水平的。
100、200、300a、300b:記憶體元件
101:基底
102:電晶體
104:導電接點
106:第一層間介電層
108:內連線
110:第一下部介電層
112:第二下部介電層
114:第三下部介電層
116:下部金屬層
118:擴散障壁
119:底部電極通孔
120:下部電極
122:磁性穿隧接面
124:下部鐵磁性電極
125:穿隧障壁層
126:上部鐵磁性電極
128:第一側壁間隔件
130:上部電極
132:第二側壁間隔件
134:第一磁阻式隨機存取記憶體胞
136:第二磁阻式隨機存取記憶體胞
138:頂部電極通孔
140、502:第二層間介電層
141:凹槽
142:第一上部介電層
144:第二上部介電層
146:第三層間介電層
148:第二導通孔
150:第二導電線
201a:嵌入式記憶體區
201b:邏輯區
202:源極/汲極區
204:閘極介電質
205:電晶體側壁間隔件
206:閘極電極
207:導電構件
208:第一導通孔
212:虛線
214:第四下部介電層
400、500、600a、600b、600c、700a、700b、800、900、1000、1200、1300、1400:剖面圖
504:第一介電質
602:第二介電質
604:平坦化層
606、702、904、1202:蝕刻劑
610:第二凹槽
802、1102:線
902:孔洞
1002:頂部電極通孔層
1500:方法
1502、1504、1506、1508a、1508b、1508c、1510a、1510b、1512、1514:動作
h 1 、h 2 、h 3 :高度
w 1 :寬度
根據結合附圖閱讀的以下詳細描述最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，可出於論述清楚起見而任意地增大或減小各種特徵的尺寸。
圖1示出根據本揭露的包含分別具有磁性穿隧接面(magnetic tunneling junction；MTJ)的兩個MRAM胞的記憶體元件的一些實施例的剖面圖。
圖2示出根據本揭露的包含嵌入式記憶體區及邏輯區的記憶體元件的一些實施例的剖面圖，所述嵌入式記憶體區包括分別具有磁性穿隧接面(MTJ)的兩個MRAM胞。
圖3A至圖3B示出根據本揭露的包含嵌入式記憶體區及邏輯區的記憶體元件的一些實施例的俯視圖，所述嵌入式記憶體區包括兩個MRAM胞。
圖4至圖14示出根據本揭露的形成包含嵌入式記憶體區及邏輯區的記憶體元件的方法的一些實施例的剖面圖及/或俯視圖，所述嵌入式記憶體區包括分別具有MTJ的兩個MRAM胞。
圖15示出根據本揭露的呈流程圖格式的方法，其示出形成包含兩個MRAM胞的記憶體元件的方法的一些實施例。
本揭露提供用於實施本揭露的不同特徵的多個不同實施例或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包括第一特徵及第二特徵直接接觸地形成或安置的實施例，且亦可包括額外特徵可在第一特徵與第二特徵之間形成或安置，使得第一特徵及第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡化及清楚的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
此外，為易於描述，諸如「在...下面、「在...下方」、「下部」、「在...上方」、「上部」以及其類似者的空間相對術語在本文中可用於描述如圖所式一個構件或特徵與另外一或多個構件或特徵的關係。除圖式中所描繪的定向以外，空間相對術語意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
磁阻式隨機存取記憶體(MRAM)胞通常位於ILD結構內，所述ILD結構包圍嵌入式記憶體區中的基底上方的堆疊內連線層。MRAM胞通常包括於具有以列及行配置的多個MRAM胞的陣列內。多個MRAM胞以類似距離彼此分離。MRAM胞通常包含配置於頂部電極與底部電極之間的磁性穿隧接面(MTJ)。底部電極藉由底部電極通孔耦接至堆疊內連線層，而頂部電極藉由頂部電極通孔耦接至堆疊內連線層。
MRAM胞可藉由在磁性穿隧接面(MTJ)上方形成層間介電(inter-level dielectric；ILD)，繼之以用以提供平坦表面的CMP製程而製造。頂部電極通孔隨後藉由蝕刻ILD以在每一MRAM胞的頂部電極上方形成開口而形成。開口隨後用一種或多種導電材料填充。執行CMP製程以移除形成頂部電極通孔的任何多餘導電材料。位元線安置於頂部電極通孔上方。位元線將安置於MRAM胞的陣列的每一列上方。
已瞭解，MTJ的形貌可使ILD在任一對MRAM胞之間具有界定凹口(recess)的側壁以及上表面。用於形成頂部電極通孔的導電材料亦可填充ILD層內的凹口，使得在執行用以形成頂部電極通孔的CMP製程之後，在由ILD界定的凹口中存在導電材料。使相同層級(level)處的導電材料作為嵌入式記憶體區中的MRAM胞之間的頂部電極通孔可能會導致效能故障。舉例而言，凹口內的導電材料可縮短相鄰頂部電極通孔之間的距離，導致時間依賴性介電擊穿(time dependent dielectric breakdown；TDDB)，且/或凹口內的導電材料可在MRAM胞的陣列的連續列之間導致位元線至位元線短路問題，引發良率損失及效能故障。
在一些實施例中，本揭露是關於一種形成具有兩個或大於兩個MRAM胞的記憶體元件的方法，所述MRAM胞在各別MRAM胞頂部電極通孔之間的頂部電極通孔的上層(upper level)處不具有任何導電材料。舉例而言，導電材料的缺乏可防止由連續位元線之間的短路導致的記憶體元件中的效能故障。
參看圖1，提供根據一些實施例的記憶體元件100的剖面圖。
記憶體元件100包含安置於基底101上方的第一層間介電(ILD)層106。多個電晶體102位於基底101及第一ILD層106內。第一磁阻式隨機存取記憶體(MRAM)胞134經由導電接點104及內連線108連接至多個電晶體102中的第一者。第二MRAM胞136經由導電接點104及內連線108連接至多個電晶體102中的第二者。
第一MRAM胞134及第二MRAM胞136分別包括安置於底部電極通孔119上方的下部電極120，所述底部電極通孔119包括下部金屬層116及擴散障壁118。擴散障壁118覆蓋下部金屬層116。第一MRAM胞134及第二MRAM胞136更分別包括上部電極130，其藉由磁性穿隧接面(MTJ)122與下部電極120分離。擴散障壁118及下部金屬層116安置於第一下部介電層110及第二下部介電層112內。在一些實施例中，擴散障壁118的中心及下部金屬層116的中心與MTJ 122的中心對準。下部電極120安置於第三下部介電層114內。頂部電極通孔138安置於上部電極130上方。第一側壁間隔件128包圍第一MRAM胞134及第二MRAM胞136。第二側壁間隔件132包圍上部電極130及部分頂部電極通孔138。在一些實施例中，下部電極120及上部電極130可包括銅、鋁、鈦、鉭或其類似者。在一些實施例中，頂部電極120的厚度可在大致50埃與大致500埃之間的範圍內。在一些實施例中，上部電極130的厚度可在大致100埃與大致600埃之間的範圍內且寬度可在大致300埃與大致1000埃之間的範圍內。
第二ILD層140包圍第一MRAM胞134、第二MRAM胞136以及頂部電極通孔138。第二ILD層140包括在第一MRAM 胞134與第二MRAM胞136之間界定凹槽(trough)141(例如菱形凹槽)的側壁。在一些實施例中，凹槽141含有一種或多種介電材料。舉例而言，凹槽141可含有安置於部分第二ILD層140上方的第一上部介電層142及/或安置於第一上部介電層142上方的第二上部介電層144。界定凹槽141的第二ILD層140的上表面與第一上部介電層142的部分的下表面接觸。在一些實施例中，一種或多種介電材料完全填充凹槽141。在一些實施例中，一種或多種介電材料具有與第二ILD層140的上表面對準且在第二ILD層140的側壁之間連續延伸的平面上表面。在一些實施例中，凹槽141不含有導電(例如金屬)材料。一種或多種介電材料的上表面及頂部電極通孔138的頂部表面藉由水平線界定。在一些實施例中，水平線為實質上水平的。界定凹槽141的第二ILD層140的上表面高於第一MRAM胞134的最頂表面及第二MRAM胞136的最頂表面。在一些實施例中，第二ILD層140的最上表面低於第二上部介電層144的最上表面。
MTJ 122包含下部鐵磁性電極124及上部鐵磁性電極126，其藉由穿隧障壁層125彼此分離。在一些實施例中，下部鐵磁性電極124可具有固定的或「釘住(pinned)」磁性定向，而上部鐵磁性電極126具有可變的或「自由的(free)」磁性定向，其可在各自表示不同資料狀態(諸如不同二元狀態)的兩個或大於兩個不同磁性極性之間切換。然而，在其他實施方案中，MTJ 122可豎直地「翻轉(flipped)」，使得下部鐵磁性電極124具有「自由的」磁性定向，而上部鐵磁性電極126具有「釘住」磁性定向。
在一些實施例中，上部鐵磁性電極126包括鐵、鈷、鎳、 鐵鈷、鎳鈷、鈷鐵硼化物、硼化鐵、鐵鉑、鐵鈀或其類似者。在一些實施例中，上部鐵磁性電極126的厚度在大致50埃與大致200埃之間的範圍內且寬度在大致500埃與大致1300埃之間的範圍內。在一些實施例中，穿隧障壁層125提供上部鐵磁性電極126與下部鐵磁性電極124之間的電隔離，同時仍允許電子在適當條件下隧穿過穿隧障壁層125。舉例而言，穿隧障壁層125可包括氧化鎂(MgO)、氧化鋁(例如Al2O3)、氧化鎳、氧化釓、氧化鉭、氧化鉬、氧化鈦、氧化鎢或其類似者。在一些實施例中，穿隧障壁層125的厚度在大致5埃與大致50埃之間的範圍內且寬度在大致500埃與大致1300埃之間的範圍內。在一些實施例中，下部鐵磁性電極124的厚度在大致50埃與大致200埃之間的範圍內且寬度在大致500埃與大致1300埃之間的範圍內。
第三ILD層146安置於第二ILD層140、第一上部介電層142、第二上部介電層144以及頂部電極通孔138上方。凹槽141內的一種或多種介電材料的頂部表面與第三ILD層146的底部表面接觸。在一些實施例中，自界定凹槽141的第二ILD層140的上表面至第三ILD層146的底部表面存在一種或多種介電材料且不存在金屬材料。第二導通孔148安置於頂部電極通孔138上方。在一些實施例中，第二導通孔148可包括(例如)銅或鋁。第二導電線150安置於第二導通孔148上方。在一些實施例中，第二導電線150可包括(例如)銅或鋁。第三ILD層146包圍第二導通孔148及第二導電線150。第二導電線150延伸超過第二導通孔148的側壁。
由於凹槽141含有一種或多種介電材料，因此來自頂部 電極通孔138的形成物的金屬殘餘物無法填充凹槽141。在第一MRAM胞134的頂部電極通孔138與第二MRAM胞136的頂部電極通孔138之間缺乏金屬材料能防止安置於第一MRAM胞134及第二MRAM胞136上方的位元線之間的短路。此將增加多個MRAM胞的陣列的良率，其中MRAM胞以列及行配置且其中位元線安置於陣列的每一列上方。
圖2示出記憶體元件200的一些其他實施例的剖面圖。
記憶體元件200包括嵌入式記憶體區201a及邏輯區201b。多個電晶體102位於基底101及第一ILD層106內。基底101可為例如塊狀基底(例如塊狀矽基底)或絕緣層上矽(silicon-on-insulator；SOI)基底。多個電晶體102分別包括閘極電極206、電晶體側壁間隔件205、閘極介電質204以及源極/汲極區202。內連線108經由導電接點104連接至多個電晶體102中的一者。在一些實施例中，內連線108可包括(例如)銅或鋁。
第一下部介電層110安置於內連線108及第一ILD層106上方。在一些實施例中，第一下部介電層110可包括碳化矽(SiC)、碳氧化矽、氮化矽、氧化矽或其類似者，其厚度在大致150埃與大致350埃之間的範圍內。第二下部介電層112安置於第一下部介電層110上方。在一些實施例中，第二下部介電層112可包括富矽氧化物、氧化矽或其類似者，其厚度在大致100埃與大致300埃之間的範圍內。
在邏輯區201b中，第四下部介電層214安置於第二下部介電層112上方。在一些實施例中，第四下部介電層214可包括四乙基矽酸鹽(tetra-ethyl-ortho-silicate；TEOS)(例如電漿增強 TEOS、低顆粒TEOS等)、氧化物(例如氧化矽、二氧化矽等)、氮化物或其類似者。在一些實施例中，第四下部介電層214的厚度可在大致50埃與大致250埃之間的範圍內。第一導通孔208安置於邏輯區201b內的內連線108上方。在一些實施例中，第一導通孔208可包括(例如)銅或鋁。第二導電線150安置於第一導通孔208上方。在一些實施例中，第二導電線150可包括(例如)銅或鋁。第三ILD層146包圍第一導通孔208及第二導電線150。在一些實施例中，第三ILD層146可包括低k介電質、二氧化矽、經碳摻雜的二氧化矽、氮氧化矽、硼矽玻璃(borosilicate glass；BSG)、磷矽玻璃(phosphoric silicate glass；PSG)、硼磷矽玻璃(borophosphosilicate glass；BPSG)、氟化矽玻璃(fluorinated silicate glass；FSG)、多孔介電材料或其類似者。第二導電線150延伸超過第一導通孔208的側壁。
在嵌入式記憶體區201a中，第三下部介電層114安置於第二下部介電層112上方。在一些實施例中，第三下部介電層114具有比第四下部介電層214更大的厚度。在一些實施例中，第三下部介電層114可包括碳氧化矽(SiOC)、碳化矽、氮化矽、氧化矽或其類似者。在一些實施例中，第三下部介電層114的厚度可在大致200埃與大致400埃之間的範圍內。
底部電極通孔119配置於內連線108上方。底部電極通孔119包括擴散障壁118及下部金屬層116。在一些實施例中，底部電極通孔119的厚度在大致300埃與大致1100埃之間的範圍內且寬度在大致200埃與大致1900埃之間的範圍內。擴散障壁118接觸下部金屬層116的側壁、下部金屬層116的下表面以及下部 金屬層116的頂部表面。擴散障壁118的頂部表面高於第二下部介電層112的頂部表面。擴散障壁118的頂部表面與下部電極120的底部表面直接接觸。在一些實施例中，擴散障壁118的中心及下部金屬層116的中心向MTJ 122的中心的左側或右側偏移。在一些實施例中，導電構件207(例如次解析度輔助特徵(sub-resolution assist feature；SRAF))安置於第一MRAM胞134下方的內連線108與安置於第二MRAM胞136下方的內連線108之間。在一些實施例中，凹槽141位於導電構件207正上方且導電構件207的外部側壁延伸超過凹槽141的側壁。
第二ILD層140安置於第三下部介電層114、第一MRAM胞134以及第二MRAM胞136上方。在一些實施例中，第二ILD層140可包括低k介電質、二氧化矽、經碳摻雜的二氧化矽、氮氧化矽、硼矽玻璃(BSG)、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、氟化矽玻璃(FSG)、多孔介電材料或其類似者。在一些實施例中，第二ILD層140的厚度可在大致700埃與大致1300埃之間的範圍內。第一上部介電層142安置於第二ILD層140上方。在一些實施例中，第一上部介電層142可包括氮氧化矽(SiON)、碳化矽、氮化矽、氧化矽或其類似者。在一些實施例中，第一上部介電層142的厚度可在大致100埃與大致300埃之間的範圍內。第二上部介電層144安置於第一上部介電層142及第二ILD層140上方。在一些實施例中，第二上部介電層144可包括四乙基矽酸鹽(TEOS)(例如電漿增強TEOS、低顆粒TEOS等)、氧化物(例如氧化矽、二氧化矽等)、氮化物或其類似者。在一些實施例中，第二上部介電層144的厚度可在大致100埃與大致500埃之間的範 圍內。在一些實施例中，第二上部介電層144包括延伸至第二ILD層140內的凹槽141中的突部(protrusion)。
第三ILD層146安置於第二上部介電層144上方。第二導電線150安置於頂部電極通孔138上方。在一些實施例中，第二導電線150可包括(例如)銅或鋁。第三ILD層146包圍第二導電線150。第二導電線150延伸超過頂部電極通孔138的側壁。在一些實施例中，頂部電極通孔138可包括銅、鋁、鈦、鉭或其類似者。在一些實施例中，頂部電極通孔138的厚度可在大致300埃與大致950埃之間的範圍內且寬度可在大致250埃與大致1300埃之間的範圍內。
虛線212與嵌入式記憶體區201a內的第二ILD層140的上表面對準。在邏輯區201b內，虛線212越過(cross through)第一導通孔208及第三ILD層146。
高度h 1 界定於凹槽141內的第一上部介電層142的底部表面與第二ILD層140的頂部表面之間。高度h 1 在大致5埃及75埃的範圍內。凹槽141內的第一上部介電層142的寬度在大致50埃及大致250埃的範圍內。高度h 2 界定於凹槽141內的第二上部介電層144的底部表面與第二ILD層140的頂部表面之間。高度h 2 在大致1埃及40埃的範圍內。凹槽141內的第二上部介電層144的寬度在大致20埃及大致150埃的範圍內。高度h 3 界定於第三下部介電層114的底部表面與第二ILD層140的頂部表面之間。高度h 3 在大致800埃及1800埃的範圍內。寬度w 1 界定於MRAM胞134的上部電極130的中心與MRAM胞136的上部電極130的中心之間。寬度w 1 在大致2500埃及6000埃的範圍內。
圖3A示出記憶體元件300a的一些其他實施例的俯視圖。
記憶體元件300a包括嵌入式記憶體區201a及邏輯區201b。圖2的虛線212繪示俯視圖切割的位置。嵌入式記憶體區201a包括以列及行配置的MRAM胞陣列。應瞭解，記憶體陣列可包含任何數目的MRAM胞對(cell pairs)且因此圖3A僅為實例。頂部電極通孔138在四個凹槽141之間定中心。凹槽141用第一上部介電層142及第二上部介電層144填充。第二上部介電層144藉由第一上部介電層142與第二ILD層140分離。第一上部介電層142在陣列的各別行與列之間連續延伸。第二上部介電層144亦在陣列的各別行與列之間的虛線212的頂部表面上連續延伸。第二上部介電層144的底部表面包括突部，突部的底部表面直接接觸界定凹槽141的第一上部介電層142的上表面。
圖3B示出記憶體元件300b的一些其他實施例的俯視圖。
記憶體元件300b包括嵌入式記憶體區201a及邏輯區201b。圖2的虛線212繪示俯視圖切割的位置。嵌入式記憶體區201a包括以列及行配置的MRAM胞陣列。應瞭解，記憶體陣列可包含任何數目的MRAM胞對且因此圖3B僅為實例。第一上部介電層142在陣列的各別行與列之間的虛線212的頂部表面上連續延伸。第二上部介電層144包括在第一方向上及垂直於第一方向的第二方向上彼此分離的離散片段。
圖4至圖14示出根據本揭露的形成記憶體元件的方法的一些實施例的剖面圖400至剖面圖1400，所述記憶體元件包含包括一對MRAM胞的嵌入式記憶體區以及邏輯區。儘管圖4至圖14中示出的剖面圖400至剖面圖1400參考方法而描述，但應瞭解， 圖4至圖14中示出的結構不限於所述方法，而是可以獨立於所述方法。儘管圖4至圖14描述為一系列動作，但應瞭解，此等動作並非限制性的，而在其他實施例中，可改變動作的順序，且所揭示的方法亦適用於其他結構。在其他實施例中，可全部或部分地省略所說明及/或描述的一些動作。
如圖4的剖面圖400中所示，第一下部介電層110形成於內連線108上方且第一ILD層106形成於基底(未示出)上方。在一些實施例中，第一下部介電層110可包括碳化矽(SiC)層。第二下部介電層112形成於第一下部介電層110上方。在一些實施例中，第二下部介電層112可包括富矽氧化物層。包括擴散障壁118及下部金屬層116的底部電極通孔119形成於第一下部介電層110及第二下部介電層112內。第三下部介電層114形成於第二下部介電層112上方。在一些實施例中，第三下部介電層114可包括碳氧化矽(SiOC)層。
在嵌入式記憶體區201a內，第一MRAM胞134及第二MRAM胞136分別形成於內連線108上方。第一MRAM胞134及第二MRAM胞136分別包括形成於擴散障壁118及下部金屬層116上方的下部電極120。第一MRAM胞134及第二MRAM胞136更分別包含上部電極130，其藉由磁性穿隧接面(MTJ)122與下部電極120分離。第一側壁間隔件128沿第一MRAM胞134及第二MRAM胞136的側壁形成。第二側壁間隔件132形成為包圍上部電極130的頂部表面。
如圖5的剖面圖500中所示，第二ILD層502形成於嵌入式記憶體區201a及邏輯區201b上方。在一些實施例中，第二 ILD層502可包括二氧化矽、經碳摻雜的二氧化矽、氮氧化矽、硼矽玻璃(BSG)、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、氟化矽玻璃(FSG)、多孔介電材料或其類似者。由於第一MRAM胞134及第二MRAM胞136的形貌，第二ILD層502包括在第一MRAM胞134與第二MRAM胞136之間界定凹槽141的側壁及底部表面。在一些實施例中，界定凹槽141的第二ILD層502的上表面高於第一MRAM胞134及第二MRAM胞136的最上表面。第一介電質504形成於第二ILD層502上方。在一些實施例中，第一介電質504可包括(例如)氮氧化矽(SiON)層。第一介電質504填充部分凹槽141。第一介電質504的底部表面直接接觸界定凹槽141的第二ILD層502的上表面。在一些實施例中，第二ILD層502形成為800埃或在大致650埃及950埃的範圍內的厚度。在一些實施例中，第一介電質504形成為200埃或在大致150埃及250埃的範圍內的厚度。
圖6A至圖6C示出繪示方法的第一實施例的剖面圖600a至剖面圖600c。圖7A至圖7B示出對應於方法的替代性第二實施例的剖面圖700a至剖面圖700b。
如剖面圖600a中所示，第二介電質602形成於第一介電質504上方。在一些實施例中，第二介電質602可包括四乙基矽酸鹽(TEOS)層，其形成為150埃、200埃或在大致150埃與大致250埃之間的範圍內的厚度。第二介電質602填充部分凹槽141。平坦化層604形成於第二介電質602上方。平坦化層604填充凹槽141中的剩餘開放空間(remaining open space)。在一些實施例中，平坦化層604可包括抗反射塗層(anti-reflective coating； ARC)。在一些實施例中，平坦化層604形成為880埃或在大致700埃及1100埃的範圍內的厚度。
如圖6B的剖面圖600b中所示，執行蝕刻製程以蝕刻第二ILD層502、第一介電質504、第二介電質602以及平坦化層604。在一些實施例中，平坦化層604可具有與第一介電質504及/或第二介電質602不同的蝕刻選擇性，使得蝕刻製程將平坦化層604凹陷成低於第一介電質504及/或第二介電質602的頂部。在一些實施例中，蝕刻製程可自嵌入式記憶體區201a及邏輯區201b完全移除平坦化層604。在其他實施例中，可執行單獨的蝕刻製程以自嵌入式記憶體區201a及邏輯區201b移除平坦化層604。在一些實施例中，蝕刻製程減小第二介電質602的厚度，使得第二介電質602的厚度為50埃或在大致20埃與大致80埃之間的範圍內。在一些實施例中，可藉由在平坦化層604上方形成罩幕層(未示出)且隨後將平坦化層604的未遮罩區域暴露於蝕刻劑606來執行蝕刻製程。在一些實施例中，蝕刻製程涉及執行回蝕製程以移除平坦化層604。
如圖6C的剖面圖600c中所示，第二介電質602的厚度增加。第二介電層的厚度藉由於第二介電質602上形成額外材料而增加。額外材料與用於形成第二介電質602的材料相同。在一些實施例中，額外材料可包括四乙基矽酸鹽(TEOS)。在一些實施例中，額外材料使得第二介電質602的厚度為350埃或在大致300埃與大致400埃之間的範圍內。額外材料填充凹槽141中的開放空間。第二介電質602的最下表面高於第二ILD層502及第一介電質504的最上表面。第二介電質602包括界定第二凹槽610 的側壁及底部表面。界定第二凹槽610的第二介電質602的上表面高於第二ILD層502及第一介電質504的最上表面。
或者，如圖7A的剖面圖700a中所示，第二介電質602形成於第一介電質504上方。在一些實施例中，第二介電質602可包括四乙基矽酸鹽(TEOS)層，其形成為450埃或在大致400埃與大致500埃之間的範圍內的厚度。第二介電質602填充凹槽141的剩餘開口部分。平坦化層604形成於第二介電質602上方。在一些實施例中，平坦化層604可包括抗反射塗層(ARC)。第二介電質602包括界定第二凹槽610的側壁及底部表面。在一些實施例中，平坦化層604形成為880埃或在大致700埃及1100埃的範圍內的厚度。
如圖7B的剖面圖700b中所示，執行蝕刻製程以蝕刻第二ILD層502、第一介電質504、第二介電質602以及平坦化層604。自嵌入式記憶體區201a及邏輯區201b移除平坦化層604。蝕刻製程移除第二凹槽610。在一些實施例中，蝕刻製程減小第二介電質602的厚度，使得第二介電質602的厚度為50埃或在大致20埃與大致400埃之間的範圍內。在一些實施例中，可藉由在平坦化層604上方形成罩幕層(未示出)且隨後將平坦化層604的未遮罩區域暴露於蝕刻劑702來執行蝕刻製程。在一些實施例中，蝕刻製程涉及執行回蝕製程以移除平坦化層604。
如圖8的剖面圖800中所示，沿線802執行化學機械平坦化(chemical mechanical planarization；CMP)製程。在圖6A至圖6C中示出的方法的第一實施例中，CMP製程移除第二凹槽610、部分第二ILD層502、第一介電質504以及第二介電質602 (例如圖6C的第二凹槽610、第二ILD層502、第一介電質504以及第二介電質602)且界定第一上部介電層142及第二上部介電層144。在圖7A至圖7B中示出的方法的第二實施例中，CMP製程移除部分第二ILD層502、第一介電質504以及第二介電質602(例如圖7B的第二ILD層502、第一介電質504以及第二介電質602)且界定第一上部介電層142及第二上部介電層144。在邏輯區201b內，移除第二介電質602且暴露第一上部介電層142的頂部表面。在一些實施例中，第二上部介電層144的厚度為35埃或在大致10埃及70埃的範圍內。在一些實施例中，CMP製程可減小第一上部介電層142的厚度。舉例而言，CMP製程可將第一上部介電層142的厚度減小大致25%或更多(例如自200埃的厚度減小至150埃的厚度)。在CMP製程之後，第一上部介電層142的厚度可在大致75埃及225埃的範圍內。
如圖9的剖面圖900中所示，執行蝕刻製程以蝕刻第二ILD層(圖8的第二ILD層502)，從而界定第二ILD層140。蝕刻製程界定孔洞(hole)902，其藉由上部電極130正上方的第二ILD層140內的頂部電極通孔側壁界定。在一些實施例中，可藉由在第二ILD層140上方形成罩幕層(未示出)且隨後將第二ILD層140的未遮罩區域暴露於蝕刻劑904來執行蝕刻製程。在一些實施例中，蝕刻製程可減小第一上部介電層142的厚度。舉例而言，蝕刻製程可將第一上部介電層142的厚度減小大致33%或更多(例如自大致150埃減小至小於100埃)。
在一些實施例中，罩幕層(未示出)包含光阻罩幕。在其他實施例中，罩幕層可包括硬質罩幕層(例如包括氮化物層)。 在一些實施例中，罩幕層可包括多層硬質罩幕。舉例而言，在一些實施例中，罩幕層可包括三層光阻技術，其具有光阻在含矽硬質罩幕上方、含矽硬質罩幕在旋塗碳上方。
如圖10的剖面圖1000中所示，頂部電極通孔層1002形成於嵌入式記憶體區201a及邏輯區201b上方。頂部電極通孔層1002填充孔洞(圖9的孔洞902)。在一些實施例中，頂部電極通孔層1002可包括導電材料，諸如氮化鈦、氮化鉭、鈦、鉭或前述各者中的一或多者的組合。
如圖11的剖面圖1100中所示，沿線1102執行CMP製程。CMP製程移除界定頂部電極通孔138的部分頂部電極通孔層(圖10的頂部電極通孔層1002)。沿水平線界定了頂部電極通孔138的頂部表面、第二ILD層140、第一上部介電層142以及第二上部介電層144。在一些實施例中，水平線為實質上水平的。在一些實施例中，嵌入式記憶體區201a內的第一上部介電層142的頂部表面由第二高度界定，且邏輯區201b內的第一上部介電層142的頂部表面由第一高度界定。在一些實施例中，第二高度大於第一高度。在一些實施例中，第二高度比第一高度大在大致900埃與大致1100埃之間的範圍。在一些實施例中，CMP製程可減小第二上部介電層144的厚度。舉例而言，在CMP製程之後，第二上部介電層144的厚度可為20埃或在大致5埃及70埃的範圍內。
如圖12的剖面圖1200中所示，執行蝕刻製程以移除邏輯區201b內的第一上部介電層142、第二ILD層140以及第三下部介電層114。蝕刻製程涉及將邏輯區201b內的第一上部介電層142、第二ILD層140以及第三下部介電層114暴露於蝕刻劑 1202。在一些實施例中，在執行蝕刻製程之後，罩幕層(未示出)形成於嵌入式記憶體區201a上方。
如圖13的剖面圖1300中所示，第四下部介電層214形成於第二下部介電層112上方。額外介電材料形成於第二上部介電層144上方，以便增加第二上部介電層144的厚度。在一些實施例中，額外介電材料包括與第二上部介電層144相同的材料且將第二上部介電層144的厚度增加50埃及250埃的範圍。第三ILD層146形成於第四下部介電層214及第二上部介電層144上方。
如圖14的剖面圖1400中所示，第一導通孔208形成於邏輯區201b內的內連線108上方，且延伸穿過第一下部介電層110、第二下部介電層112、第四下部介電層214以及部分第三ILD層146。第二導電線150形成於邏輯區201b內的第一導通孔208上方及頂部電極通孔138上方。第二導電線150由第三ILD層146包圍。在嵌入式記憶體區201a內，第二導電線150延伸穿過第二上部介電層144。
圖15示出根據一些實施例的形成記憶體元件的方法1500。儘管方法1500經說明及/或描述為一系列動作或事件，但應瞭解，方法不限於所說明的次序或動作。因此，在一些實施例中，所述動作可以與所說明的不同的順序進行及/或可同時進行。此外，在一些實施例中，所說明動作或事件可細分為多個動作或事件，其可在不同時間進行或與其他動作或子動作同時進行。在一些實施例中，可省略一些所說明的動作或事件，且可包含其他未說明的動作或事件。
在動作1502處，於基底上方的第一ILD層上方形成第一 MRAM胞及第二MRAM胞。圖4示出對應於動作1502的一些實施例的剖面圖400。
在動作1504處，在第一ILD層上方形成第二ILD層，第二ILD層包括在第一MRAM胞與第二MRAM胞之間界定第一凹槽的側壁。圖5示出對應於動作1504的一些實施例的剖面圖500。
在動作1506處，在第二ILD層上方形成第一介電質。圖5示出對應於動作1506的一些實施例的剖面圖500。
在動作1508a處，在第一介電質上方形成第二介電質，第二介電質填充第一凹槽的開口部分的一部分。圖6A示出對應於動作1508a的一些實施例的剖面圖600a。
在動作1508b處，移除部分第二ILD層、部分第一介電質以及部分第二介電質。圖6B示出對應於動作1508b的一些實施例的剖面圖600b。
在動作1508c處，增加第二介電質的厚度。增加第二介電質的厚度使得第二介電質具有界定在第一凹槽上方的第二凹槽的側壁。圖6C示出對應於動作1508c的一些實施例的剖面圖600c。
在動作1510a處，在第一介電質上方形成第二介電質，第二介電質完全填充第一凹槽的開口部分且包括界定在第一凹槽上方的第二凹槽的側壁。圖7A示出對應於動作1510a的一些實施例的剖面圖700a。
在動作1510b處，移除第二凹槽及部分第二ILD層、部分第一介電質以及部分第二介電質。圖7B示出對應於動作1510b的一些實施例的剖面圖700b。
在動作1512處，執行平坦化製程以移除部分第二ILD 層、部分第一介電質以及部分第二介電質，在一些實施例中，平坦化製程移除第二凹槽。圖8示出對應於動作1512的一些實施例的剖面圖800。
在動作1514處，在第一MRAM胞及第二MRAM胞上方的第二ILD層內形成通孔開口，且在通孔開口內形成頂部電極通孔。圖9及圖11繪示對應於動作1514的一些實施例的剖面圖900及剖面圖1100。
因此，在一些實施例中，本揭露是關於一種形成一對MRAM胞的方法，所述方法包括在所述胞之間形成ILD，ILD包括界定凹槽的側壁，其中凹槽含有一種或多種介電材料且不含金屬材料。
在一些實施例中，本揭露是關於一種記憶體元件。記憶體元件包含：安置於基底上方的第一磁阻式隨機存取記憶體(MRAM)胞；安置於基底上方的第二MRAM胞；安置於基底上方的層間介電(ILD)層，所述ILD層包括在第一MRAM胞與第二MRAM胞之間界定凹槽的側壁；安置於ILD層上方的介電層，所述介電層填充凹槽。
在一些實施例中，本揭露是關於一種記憶體元件，其包括：第一磁阻式隨機存取記憶體胞，安置於基底上方；第二磁阻式隨機存取記憶體胞，安置於所述基底上方；層間介電層，安置於所述基底上方，其中所述層間介電層包括在所述第一磁阻式隨機存取記憶體胞與所述第二磁阻式隨機存取記憶體胞之間界定凹槽的側壁；以及介電層，安置於所述層間介電層上方，其中所述介電層完全填充所述凹槽。
在一些實施例中，界定所述凹槽的所述層間介電層的上表面高於所述第一磁阻式隨機存取記憶體胞及所述第二磁阻式隨機存取記憶體胞的最上表面。在一些實施例中，所述介電層含有一種或多種介電材料。在一些實施例中，所述層間介電層包括第一介電材料，其中所述介電層包括第二介電材料，以及其中所述第一介電材料為與所述第二介電材料不同的材料。在一些實施例中，所層間介電層的最上表面低於所述介電層的最上表面。在一些實施例中，所述第一磁阻式隨機存取記憶體胞包括第一組外部側壁且所述第二磁阻式隨機存取記憶體胞包括第二組外部側壁，其中所述介電層在所述第一組外部側壁與所述第二組外部側壁之間橫向間隔開。在一些實施例中，所述介電層包括四乙基矽酸鹽及氮氧化矽。在一些實施例中，所述第一磁阻式隨機存取記憶體胞及所述第二磁阻式隨機存取記憶體胞分別包括安置於下部電極與上部電極之間的磁性穿隧接面；以及頂部電極通孔安置於所述上部電極上方以及所述層間介電層內。在一些實施例中，所述記憶體元件更包括：第二層間介電層，安置於所述基底上方；以及第一導電線，安置於所述頂部電極通孔上方，其中所述第一導電線由所述第二層間介電層包圍，其中所述第一導電線延伸超過所述頂部電極通孔的側壁。在一些實施例中，一種或多種介電材料安置於界定所述凹槽的所述層間介電層的上表面與所述第二層間介電層的下表面之間。在一些實施例中，所述一種或多種介電材料包括氮氧化矽。
在其他實施例中，本揭露是關於一種記憶體元件。所述記憶體元件包含：安置於基底上方的第一磁阻式隨機存取記憶體 (MRAM)胞；安置於基底上方的第二MRAM胞；安置於第一MRAM胞及第二MRAM胞上方的層間介電(ILD)層，所述ILD層在第一MRAM胞與第二MRAM胞之間界定凹口，所述ILD層包括第一材料；安置於ILD層上方的介電層，所述介電層的底部表面直接接觸界定凹口的ILD層的上表面，所述介電層包括第二材料；安置於介電層上方的第二ILD層，所述凹口包括在凹口的下表面與第二ILD層的下表面之間的第一材料及第二材料。
在其他實施例中，本揭露是關於一種記憶體元件，其包括：第一磁阻式隨機存取記憶體胞，安置於基底上；第二磁阻式隨機存取記憶體胞，安置於所述基底上方；層間介電層，安置於所述第一磁阻式隨機存取記憶體胞及所述第二磁阻式隨機存取記憶體胞上方，其中所述層間介電層包括在所述第一磁阻式隨機存取記憶體胞與所述第二磁阻式隨機存取記憶體胞之間界定凹口的側壁，其中所述層間介電層包括第一材料；介電層，安置於所述層間介電層上方，其中所述介電層的底部表面直接接觸界定所述凹口的所述層間介電層的上表面，其中所述介電層包括第二材料；以及第二層間介電層，安置於所述介電層上方，其中所述第二材料配置於所述層間介電層的所述上表面與所述第二層間介電層的下表面之間。
在其他實施例中，所述凹口的外部側壁位於所述第一磁阻式隨機存取記憶體胞的外部側壁與所述第二磁阻式隨機存取記憶體胞的外部側壁之間。在其他實施例中，所述介電層包括第一介電材料及第二介電材料，其中所述第一介電材料位於所述第二介電材料下方。在其他實施例中，所述介電層的底部表面包括突 部，其中所述突部的底部表面直接接觸界定所述凹口的所述層間介電層的所述上表面。
在又其他實施例中，本揭露是關於一種記憶體元件的製造方法。所述方法包含：在基底上方形成第一磁阻式隨機存取記憶體(MRAM)胞；在基底上方形成第二MRAM胞；在基底上方形成層間介電(ILD)層，所述ILD層包括在第一MRAM胞與第二MRAM胞之間界定第一凹槽的側壁；在ILD層上方形成介電層，所述介電層包括界定在第一凹槽正上方的第二凹槽的側壁；移除第二凹槽、部分ILD層以及部分介電層，ILD層的上表面及介電層的上表面在水平線處相接，其中水平線為實質上水平的。
在又其他實施例中，在移除所述第二凹槽之後，更包括：執行第一蝕刻製程以移除部分所述層間介電層及部分所述介電層，其中所述第一蝕刻製程界定所述層間介電層的第二上表面及所述介電層的第二上表面；以及用第一材料填充所述第二凹槽，其中所述第一材料與包括於所述介電層中的材料為相同的材料，其中所述第一材料的上表面高於所述層間介電層的所述第二上表面以及所述介電層的所述第二上表面。在又其他實施例中，所述層間介電層包括第一介電材料，其中所述介電層包括第二介電材料，以及其中所述第一介電材料為與所述第二介電材料不同的材料。在又其他實施例中，所述記憶體元件的製造方法更包括：執行第一蝕刻製程以界定位於所述第一磁阻式隨機存取記憶體胞正上方的第一通孔開口及在所述第二磁阻式隨機存取記憶體胞正上方的第二通孔開口；在所述第一磁阻式隨機存取記憶體胞及所述第二磁阻式隨機存取記憶體胞上方形成頂部電極通孔層；以及執 行第二平坦化製程，移除部分所述頂部電極通孔層，界定位於所述第一磁阻式隨機存取記憶體胞上方的第一頂部電極通孔及位於所述第二磁阻式隨機存取記憶體胞上方的第二頂部電極通孔，其中在所述第一凹槽的頂部表面上方沒有存在所述頂部電極通孔層的任何部分。在又其他實施例中，所述第一頂部電極通孔的外部側壁位於所述第一磁阻式隨機存取記憶體胞的外部側壁內，其中所述第二頂部電極通孔的外部側壁位於所述第二磁阻式隨機存取記憶體胞的外部側壁內。
前文概述若干實施例的特徵以使得所屬領域中具通常知識者可更佳地理解本揭露的態樣。所屬領域中具通常知識者應理解，其可易於使用本揭露作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他方法及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出改變、替代以及更改。
100:記憶體元件
101:基底
102:電晶體
104:導電接點
106:第一層間介電層
108:內連線
110:第一下部介電層
112:第二下部介電層
114:第三下部介電層
116:下部金屬層
118:擴散障壁
119:底部電極通孔
120:下部電極
122:磁性穿隧接面
124:下部鐵磁性電極
125:穿隧障壁層
126:上部鐵磁性電極
128:第一側壁間隔件
130:上部電極
132:第二側壁間隔件
134:第一磁阻式隨機存取記憶體胞
136:第二磁阻式隨機存取記憶體胞
138:頂部電極通孔
140、502:第二層間介電層
141:凹槽
142:第一上部介電層
144:第二上部介電層
146:第三層間介電層
148:第二導通孔
150:第二導電線

Claims (10)

  1. 一種記憶體元件，包括：第一磁阻式隨機存取記憶體胞，安置於基底上方；第二磁阻式隨機存取記憶體胞，安置於所述基底上方；層間介電層，安置於所述基底上方，其中所述層間介電層包括在所述第一磁阻式隨機存取記憶體胞與所述第二磁阻式隨機存取記憶體胞之間界定凹槽的側壁；以及介電層，安置於所述層間介電層上方，其中所述介電層完全填充所述凹槽，其中所述介電層包括：第一上部介電層，僅位在所述凹槽內且安置於所述凹槽的側壁和底部；以及第二上部介電層，位在所述第一上部介電層上且延伸到所述層間介電層上方。
  2. 如申請專利範圍第1項所述的記憶體元件，其中界定所述凹槽的所述層間介電層的上表面高於所述第一磁阻式隨機存取記憶體胞及所述第二磁阻式隨機存取記憶體胞的最上表面。
  3. 如申請專利範圍第1項所述的記憶體元件，其中所述層間介電層包括第一介電材料，其中所述介電層包括第二介電材料，以及其中所述第一介電材料為與所述第二介電材料不同的材料。
  4. 如申請專利範圍第1項所述的記憶體元件，其中所層間介電層的最上表面低於所述介電層的最上表面。
  5. 如申請專利範圍第1項所述的記憶體元件，其中所述第 一磁阻式隨機存取記憶體胞包括第一組外部側壁且所述第二磁阻式隨機存取記憶體胞包括第二組外部側壁，其中所述介電層在所述第一組外部側壁與所述第二組外部側壁之間橫向間隔開。
  6. 一種記憶體元件，包括：第一磁阻式隨機存取記憶體胞，安置於基底上；第二磁阻式隨機存取記憶體胞，安置於所述基底上方；層間介電層，安置於所述第一磁阻式隨機存取記憶體胞及所述第二磁阻式隨機存取記憶體胞上方，其中所述層間介電層包括在所述第一磁阻式隨機存取記憶體胞與所述第二磁阻式隨機存取記憶體胞之間界定凹口的側壁，其中所述層間介電層包括第一材料；介電層，安置於所述層間介電層上方，其中所述介電層的底部表面直接接觸界定所述凹口的所述層間介電層的上表面，其中所述介電層包括第二材料；以及第二層間介電層，安置於所述介電層上方，其中所述第二材料配置於所述層間介電層的所述上表面與所述第二層間介電層的下表面之間，其中所述記憶體元件更包括：頂部電極通孔，安置於所述第一磁阻式隨機存取記憶體胞上方；第一側壁間隔件，位在所述第一磁阻式隨機存取記憶體的側壁上；以及第二側壁間隔件，位在所述第一磁阻式隨機存取記憶體的頂面上以及包圍部分所述頂部電極通孔。
  7. 如申請專利範圍第6項所述的記憶體元件，其中所述凹口的外部側壁位於所述第一磁阻式隨機存取記憶體胞的外部側壁與所述第二磁阻式隨機存取記憶體胞的外部側壁之間。
  8. 如申請專利範圍第6項所述的記憶體元件，其中所述介電層的底部表面包括突部，其中所述突部的底部表面直接接觸界定所述凹口的所述層間介電層的所述上表面。
  9. 一種記憶體元件的製造方法，包括：在基底上方形成第一磁阻式隨機存取記憶體胞；在所述基底上方形成第二磁阻式隨機存取記憶體胞；在所述基底上方形成層間介電層，其中所述層間介電層包括在所述第一磁阻式隨機存取記憶體胞與所述第二磁阻式隨機存取記憶體胞之間界定第一凹槽的側壁；在所述層間介電層上方形成介電層，其中所述介電層包括界定位於所述第一凹槽正上方的第二凹槽的側壁；移除所述第二凹槽、部分所述層間介電層以及部分所述介電層，其中所述層間介電層的上表面及所述介電層的上表面在水平線處相接，其中所述水平線為實質上水平的；以及在移除所述第二凹槽、部分所述層間介電層以及部分所述介電層之後，在所述第一磁阻式隨機存取記憶體胞上方的所述層間介電層中形成第一頂部電極通孔以及第二頂部電極通孔。
  10. 如申請專利範圍第9項所述的記憶體元件的製造方法，其中形成所述第一頂部電極通孔以及所述第二頂部電極通孔的方法包括：執行第一蝕刻製程以界定位於所述第一磁阻式隨機存取記憶 體胞正上方的第一通孔開口及在所述第二磁阻式隨機存取記憶體胞正上方的第二通孔開口；在所述第一磁阻式隨機存取記憶體胞及所述第二磁阻式隨機存取記憶體胞上方形成頂部電極通孔層；以及執行第二平坦化製程，移除部分所述頂部電極通孔層，界定位於所述第一磁阻式隨機存取記憶體胞上方的所述第一頂部電極通孔及位於所述第二磁阻式隨機存取記憶體胞上方的所述第二頂部電極通孔，其中在所述第一凹槽的頂部表面上方沒有存在所述頂部電極通孔層的任何部分。
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