TW202021052A - 電阻式隨機存取記憶體及其形成方法 - Google Patents

Abstract

一種電阻式隨機存取記憶體的形成方法，包括形成一膜層堆疊；圖案化上述膜層堆疊，以形成複數個堆疊結構；沿著上述堆疊結構的側壁形成保護層；在上述堆疊結構之間形成第一隔離結構；在至少一堆疊結構中形成至少一凹槽，以在上述至少一堆疊結構中定義出複數個物理性分開的電絲(filament)單元；以及在上述至少一凹槽中形成第二隔離結構。上述膜層堆疊包括底電極層、以及位於該底電極層上的電阻轉換層。

Description

電阻式隨機存取記憶體及其形成方法

本發明是關於半導體製造技術，特別是有關於電阻式隨機存取記憶體及其形成方法。

電阻式隨機存取記憶體具有低功率消耗、低操作電壓、寫入及擦除時間短、持久性長、數據保留時間長、非破壞性讀取操作、多重狀態(multi-state)、製造簡單、及可擴充性質的優點，因而成為非揮發性記憶體的新興主流。電阻式隨機存取記憶體的基本結構包括一底電極、一電阻轉換層、及一頂電極的一金屬-絕緣體-金屬(MIM)堆疊。當對電阻式隨機存取記憶體施以一正向的設置電壓，電阻轉換層中可形成導電路徑以從高電阻狀態轉變為低電阻狀態，此過程稱為設置(SET)操作。當對電阻式隨機存取記憶體施以一反向的重置電壓，電阻轉換層中的導電路徑則會斷開以從低電阻狀態轉變為高電阻狀態，此過程稱為重置(RESET)操作。如此由外加電壓極性的不同來控制電阻的高低，藉此達到資訊儲存的目的。

由於現代記憶體晶片的高度整合，單個記憶體單元的結構已足夠小到易於受到宇宙射線及/或α粒子的影響，其可能導致位元翻轉，造成資料錯誤。由這些現象引發的錯誤被稱為軟性錯誤(soft error)，故急需對電阻式隨機存取記憶體 的軟性錯誤提供進一步的改善。

本發明實施例提供一種電阻式隨機存取記憶體的形成方法。此方法包括形成一膜層堆疊、圖案化上述膜層堆疊，以形成複數個堆疊結構、沿著上述堆疊結構的側壁形成保護層、在上述堆疊結構之間形成第一隔離結構、在至少一堆疊結構中形成至少一凹槽，以在上述至少一堆疊結構中定義出複數個物理性分開的電絲單元、以及在上述至少一凹槽中形成第二隔離結構。上述膜層堆疊包括底電極層、以及位於該底電極層上的電阻轉換層。

本發明實施例提供一種電阻式隨機存取記憶體，包括複數個堆疊結構，其中上述這些堆疊結構分別藉由第一隔離結構彼此隔開。上述每一堆疊結構包括底電極以及複數個電絲單元、以及保護層。上述多個電絲單元設置於上述底電極上，且藉由至少一第二隔離結構彼此物理性分開，且其中每一電絲單元包括一電阻轉換結構，位於上述底電極上。上述保護層沿著上述堆疊結構的側壁。

本發明實施例的電阻式隨機存取記憶體可應用於多種類型的半導體裝置中，為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉數個實施例，並配合所附圖式，作詳細說明如下。

10、20‧‧‧電阻式隨機存取記憶體

100‧‧‧基板

101‧‧‧金屬間介電層

102、108‧‧‧導電結構

104‧‧‧介電層

106、304‧‧‧導電層

200‧‧‧底電極層

200'‧‧‧底電極

202、202'‧‧‧電阻轉換層

202"‧‧‧電阻轉換結構

204、204'‧‧‧第一阻障層

204"‧‧‧第一阻障結構

206、206'‧‧‧氧氣交換層

206"‧‧‧氧氣交換結構

208、208'‧‧‧第二阻障層

208"‧‧‧第二阻障結構

210、210'‧‧‧頂電極層

210A、210B‧‧‧頂電極

211、215‧‧‧光阻層

212‧‧‧保護層

214‧‧‧第一隔離結構

216‧‧‧凹槽

217‧‧‧絕緣層

217A‧‧‧凹口

218‧‧‧電絲單元

220、220’‧‧‧第二隔離結 構

222‧‧‧第三隔離結構

300‧‧‧金屬間介電層

302‧‧‧導電接觸件

400‧‧‧電晶體

406‧‧‧源極/汲極區

W1、W2‧‧‧寬度

以下將配合所附圖式詳述本揭露之實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製 且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的特徵。

第1A-1I圖係根據一些實施例，繪示出電阻式隨機存取記憶體之生產的不同中間階段下的剖面示意圖。

第2A-2G圖係根據另一些實施例，繪示出電阻式隨機存取記憶體之生產裝置的不同中間階段下的剖面示意圖。

以下的揭示內容提供許多不同的實施例或範例，以展示本揭露的不同特徵。以下將揭示本說明書各部件及其排列方式之特定範例，用以簡化本揭露敘述。當然，這些特定範例並非用於限定本揭露。例如，若是本說明書以下的發明內容敘述了將形成第一部件於第二部件之上或上方，即表示其包括了所形成之第一及第二部件是直接接觸的實施例，亦包括了尚可將附加的部件形成於上述第一及第二部件之間，則第一及第二部件為未直接接觸的實施例。此外，本揭露說明中的各式範例可能使用重複的元件符號。這些元件符號的目的在於簡化與清晰，並非用以限定各式實施例及/或所述配置之間的關係。

雖然所述的一些實施例中的步驟以特定順序進行，這些步驟亦可以其他合邏輯的順序進行。在不同實施例中，可替換或省略一些所述的步驟，亦可於本發明實施例所述的步驟之前、之中、及/或之後進行一些其他操作。本發明實施例中的電阻式隨機存取記憶體可加入其他的特徵。在不同實施例中，可替換或省略一些特徵。

一電晶體-一電阻(1 transistor-1 resistor,1T1R)結 構的電阻式隨機存取記憶體(resistive random access memory,RRAM)裝置於單一記憶體單元(cell)中僅具有一個電絲單元(filament unit)(即，電絲傳輸通道)。1T1R結構在電絲形成後，於設置/重置過程中容易產生軟性錯誤位元，由於軟性錯誤位元為隨機產生且將不可預期發生機率，因此現行方式多採用兩電晶體-兩電阻(2T2R)結構，使2T2R結構的電阻式隨機存取記憶體在單一記憶體單元中具有兩個電絲單元，並在電路設計上以感測法(sensing method)搭配組合模式(combination mode)或差動模式(differential mode)，來解決此問題。然而，記憶體單元尺寸也隨之增加，且仍然存在軟性錯誤問題。

本發明提供一種電阻式隨機存取記憶體及其形成方法，特別是一種在1T1R結構之單一記憶體單元中具有多個電絲單元的電阻式隨機存取記憶體。由於在單一記憶體單元中具有多個電絲單元，可在不增加記憶體單元尺寸的情況下提高單一記憶體單元產生的位元數，進而改善軟性錯誤位元發生的機率。舉例來說，使用感測法操作於組合模式時，即使軟性錯誤位元發生，仍然保留其他傳輸通道以降低軟性錯誤位元產生的機率。

第1A-1I圖係根據一些實施例，繪示出電阻式隨機存取記憶體之生產的不同中間階段下的剖面示意圖。請參考第1A圖，首先提供一基板100。基板100可以為半導體基板、絕緣體上覆矽基板。舉例而言，半導體基板的材料可包括經摻雜或未經摻雜的半導體材料，例如是矽、鍺、砷化鎵、碳化矽、砷化銦或磷化銦等等。此外，基板100中可經形成以具有主動元 件及/或被動元件。主動元件可包括電晶體、二極體等，而被動元件可包括電阻、電容、電感等。在一些實施例中，基板100可以包括記憶體控制元件(將稍後於關於第1I圖中詳述)，記憶體控制元件包括主動控制元件(例如，電晶體)以及內連線結構(例如，導電層、接觸件等等)。

如第1A圖所示，在基板100上形成金屬間介電層101。金屬間介電層101可以包括或為氧化物(例如氧化矽、二氧化矽)、氮化物、低介電常數(low-K)介電材料(例如，介電常數低於二氧化矽的材料)、氮氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、摻雜氟的矽酸鹽玻璃、有機矽酸鹽玻璃、SiOxCy、碳矽材料或上述之組合。在一實施例中，金屬間介電層101厚度可在約300nm至約400nm。此外，金屬間介電層101形成有導電結構102，用於將電阻式隨機存取記憶體連接至基板100中之主動控制元件及/或內連線結構。在一實施例中，導電結構102可以包括鋁、銅、鎢、或其他合適的導電材料。

繼續參考第1A圖，接下來，在金屬間介電層101上形成膜層堆疊。具體而言，形成的膜層堆疊可以包括依序形成的底電極層200、電阻轉換層(resistive switching layer)202、第一阻障層204、氧氣交換層(oxygen exchange layer)206、第二阻障層208、以及頂電極層210。

在一實施例中，底電極層200可包括鎢、鉑、鋁、鈦、氮化鈦、或前述之組合，且厚度可為約25nm至約35nm。在一實施例中，電阻轉換層202可以包括過渡金屬氧化物，例 如氧化鉿、氧化鈦、氧化鎢、氧化鉭、氧化鋯、或前述之組合，且厚度可約為3nm至10nm。在一實施例中，第一阻障層204及第二阻障層208可包括氧化鋁(Al₂O₃)或氮化矽(SiN₄)，且厚度可約為0.4nm至1nm。在一實施例中，第一阻障層204厚於上述第二阻障層208。在一實施例中，導電氧氣儲存層206可包括鋁、鈦、或前述之組合，且厚度可約為20nm至40nm。在一實施例中，可藉由電子束蒸發、濺鍍、或物理氣相沉積依序形成上述用於膜層堆疊的底電極層200、電阻轉換層202、第一阻障層204、氧氣交換層206、以及第二阻障層208。

請參照第1B圖，對膜層堆疊進行圖案化製程以形成分別對應於導電結構102的堆疊結構。詳細而言，可在膜層堆疊上形成暴露出膜層堆疊的部分頂表面的圖案化光阻層211。接著，藉由圖案化光阻層211對膜層堆疊進行一圖案化製程，以依序圖案化底電極層200、電阻轉換層202、第一阻障層204、氧氣交換層206、第二阻障層208、以及頂電極層210，以於金屬間介電層101上形成複數個堆疊結構。每一個堆疊結構即為一個記憶體單元。每一個堆疊結構包括依序堆疊於金屬間介電層101上的底電極200’、電阻轉換層202’、第一阻障層204’、氧氣交換層206’、第二阻障層208’、以及頂電極層210’。然後，可通過例如灰化或濕式剝除等製程移除圖案化光阻層211。

在一實施例中，可以藉由例如旋轉塗佈製程，在上述膜層堆疊上形成光阻層，且藉由使用適當光罩將光阻曝光來圖案化光阻。可接著去除光阻的曝光或未曝光部分，其取決於使用的是正光阻或是負光阻，以形成上述圖案化光阻層 211。

接下來，請參考第1C圖，沿著上述堆疊結構的側壁及在堆疊結構的頂表面上順應性地形成保護層212，並在各個堆疊結構之間形成第一隔離結構214。在一些實施例中，形成第一隔離結構214的方法例如是先在基底100上毯覆性的形成上述絕緣材料，接著對上述絕緣材料使用平坦化製程直到露出位於堆疊結構上的保護層212，以在堆疊結構之間形成上述第一隔離結構214(如第1C圖)。在另一些實施例中，可以實施上述平坦化製程直到露出堆疊結構之頂表面(即，圖案化頂電極層210’)，使堆疊結構之頂表面與絕緣材料齊平(未繪示)。在一些實施例中，上述平坦化製程可以包括化學機械研磨製程或回蝕刻(etch back)製程。保護層212與第一隔離結構214包括不同的材料，兩者之間的能帶差異可防止電子遷移，進而避免相鄰的記憶體單元干擾彼此，以確保電阻式隨機存取記憶體的功能性。保護層212可以包括金屬氧化物，例如氧化鋁(Al₂O₃)或氮化矽(SiN₄)，且厚度可約為0.4nm至1nm。並可藉由原子層沉積製程、化學氣相沉積製程、或上述之組合，來形成保護層212。第一隔離結構214可包括或為絕緣材料，例如氧化物(例如氧化矽)、氮化物、或上述之組合。並可藉由例如高密度電漿化學氣相沉積(high density plasma CVD,HDP-CVD)、流動式化學氣相沉積(flowable CVD,FCVD)、或任何合適的沉積技術將上述絕緣材料填充在堆疊結構之間。

如第1D圖所示，在上述堆疊結構上形成圖案化光阻層215。在一些實施例中，形成圖案化光阻層215所使用之光 罩可以相同於用以形成第1B圖中的圖案化光阻層211所使用的光罩，而無需使用額外的光罩。舉例來說，使用不同型態的光阻，以形成具有與第1B圖中的圖案化光阻層211反相的互補圖案的圖案化光阻層215。在一些實施例中，圖案化光阻層211為正光阻，而此圖案化光阻215層為負光阻。在另一些實施例中，也可以使用額外的光罩來形成圖案化光阻層215。

請繼續參照第1D圖，接著藉由合適的沉積製程在圖案化光阻層215上形成絕緣層217，例如化學氣相沉積或原子層沉積。在一些實施例中，絕緣層217可以包括或為氧化物(例如氧化矽)、氮化物(nitride)、或上述之組合。如第1D圖所示，絕緣層217具有多個凹口217A，凹口217A的底部具有一寬度W1，寬度W1範圍約為堆疊結構頂表面寬度W2的1/20~3/20。

請參照第1E圖，藉由圖案化光阻層215及絕緣層217之組合為蝕刻遮罩，對上述堆疊結構進行蝕刻，以形成凹槽216。凹槽216穿過堆疊結構至底電極200’，並露出一部分的底電極200’。凹槽216在上述堆疊結構中定義出兩個物理性分開的電絲單元218以及分別位於各電絲單元218上的頂電極210A。如第1E圖所示，電絲單元218包括電阻轉換結構202”、第一阻障結構204”、氧氣交換結構206”、第二阻障結構208”。電絲單元218即為電絲傳輸通道。氧氣交換結構206”可以輔助電阻轉換結構202”形成電絲。具體而言，在電阻轉換結構202”中形成電絲之後，游離的氧離子可儲存在氧氣交換結構206”中。此外，第一及第二阻障結構204”及208”可幫助將游離的氧離子限制在氧氣交換結構206”中，以允許更多穩定的電絲形 成在電絲單元218中並使電阻式隨機存取記憶體具有更好的電絲再現率。在一些實施例中，上述蝕刻堆疊結構的步驟可以包括任何合適的非等向性乾蝕刻製程，例如反應離子蝕刻、中性束蝕刻(neutral beam etch,NBE)或上述之組合。接著，去除圖案化光阻層215及絕緣層217。舉例來說，可使用例如灰化或濕式剝除製程來去除圖案化光阻層215。舉例來說，可使用例如濕式剝除製程或合適的蝕刻製程來上述絕緣層217。在一些實施例中，凹槽216的寬度約為堆疊結構的寬度W2的1/20至3/20。

儘管第1E圖中顯示出每一個堆疊結構中具有一個凹槽216，但在其他實施例中，也可以在每一個堆疊結構中形成兩個以上的凹槽216。換句話說，可以在每一個堆疊結構中定義出三個以上的電絲單元218。舉例來說，可以在每一堆疊結構中形成兩個凹槽216，以形成三個電絲單元218。

如第1F-1及1F-2圖所示，在凹槽216中形成第二隔離結構220且在上述堆疊結構上形成金屬間介電層300。在一些實施例中，第二隔離結構220可以包括或為絕緣材料，例如氧化物(例如氧化矽)、氮化物、或上述之組合。在一些實施例中，金屬間介電層300可以包括為氧化物(例如氧化矽、二氧化矽)、氮化物、低介電常數介電材料(例如，介電常數低於二氧化矽的材料)、氮氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、摻雜氟的矽酸鹽玻璃、有機矽酸鹽玻璃、SiO_xC_y、碳矽材料、上述之化合物、上述之複合物、或上述之組合。在一些實施例中，金屬間介電層300厚度 可在約200nm至約400nm。

在一些實施例中，如第1F-1圖所示，第二隔離結構220及金屬間介電層300可以在不同的步驟中形成。在此實施例中，可以藉由任何合適的沉積製程(例如HDP-CVD或FCVD)將上述絕緣材料填入凹槽216中，並使得上述堆疊結構被過量的絕緣材料覆蓋。接著再對上述絕緣材料進行平坦化製程(例如，化學機械研磨製程或回蝕刻製程)，來去除位於堆疊結構上之過量的絕緣材料，使堆疊結構之頂表面與絕緣材料齊平，以於凹槽216中形成第二隔離結構220。然後，可以使用任何合適的沉積製程在上述堆疊結構及第二隔離結構220之上形成金屬間介電層300。

在另一些實施例中，如第1F-2圖所示，第二隔離結構220’及金屬間介電層300可以在同一沉積製程中形成。在此實施例中，可以藉由任何合適的沉積製程將上述絕緣材料至少沉積在堆疊結構之上，以在堆疊結構上形成金屬間介電層300。相較於關於第1F-1圖所描述的沉積製程，可以不需選用高填溝能力之沉積製程及/或參數，因此上述絕緣材料可能沒有填充在凹槽216中，或可能僅部分填充凹槽216，以形成包括氣隙的第二隔離結構220’，如第1F-2圖所示。應注意的是，雖然在第1F-1圖所示之結構中，第二隔離結構220為完全填充，但在製程中亦可形成包括氣隙的第二隔離結構220。

請參照第1G圖，穿過金屬間介電層300及保護層212形成對應於各頂電極210A的導電接觸件302。具體而言，可先藉由微影及蝕刻製程形成在金屬間介電層300及保護層212 中形成對應並暴露出各頂電極210A的開口。接著，再於上述開口中形成襯層(例如，擴散阻障層、黏著層、或相似膜層)及導電材料。上述襯層可以包括鈦、氮化鈦、鉭、氮化鉭。上述導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳。然後，可以進行例如化學機械研磨的平坦化製程，以移除金屬間介電層300上的襯層及導電材料，並於上述開口中形成導電接觸件302，如第1G圖所示。在另一些實施例中，亦可使用例如鑲嵌製程來形成導電接觸件302。

接著，請參照第1H圖，在金屬間介電層300上形成複數個導電層304。在一些實施例中，可以使用鑲嵌製程或雙鑲嵌製程等方法來形成導電層304。導電層304可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳、或相似材料。

第1I圖為根據本發明一實施例繪示出包含控制元件之電阻式隨機存取記憶體10之一示例。如第1I圖所示，除了第1H所製成的結構外，電阻式隨機存取記憶體10更具有形成於基底100上的電晶體400、位於電晶體400兩側的源極/汲極區406、介於基底100及金屬間介電層101之間的介電層104、形成於介電層104中以將導電結構102電性連接至源極/汲極區406的導電層106及導電結構108。

在第1A-1I圖所示的實施例中，電阻式隨機存取記憶體包括複數個記憶體單元，其中上述記憶體單元分別藉由第一隔離結構214彼此隔開。每一記憶體單元包括底電極200’、設置於底電極200’上的複數個電絲單元218、形成於各電絲單元218上的頂電極210A、第二隔離結構220、以及沿著底電極 200’、電絲單元218及頂電極210A共平面的側壁所形成的保護層212。第一隔離結構214之材料與保護層212之材料為不同的材料，兩者之間的能帶差異可防止電子遷移，進而避免相鄰的記憶體單元干擾彼此，以確保電阻式隨機存取記憶體的功能性。

各電絲單元藉由第二隔離結構220彼此物理性分開。每一個電絲單元包括位於底電極200’上的電阻轉換結構202’、位於電阻轉換結構202’上的第一阻障結構204’、位於第一阻障結構204’上的氧氣交換結構206’、以及位於氧氣交換結構206’上的第二阻障結構208’。由於在各個記憶體單元中具有物理性分開的電絲單元，可在不增加記憶體單元體積的情況下形成多個位元。如此一來，以感測法搭配組合模式/差動模式時，可以降低軟性錯誤位元的發生率。

第2A-2G圖係根據另一些實施例，繪示出電阻式隨機存取記憶體之生產的不同中間階段下的剖面示意圖。除了在此實施例中，在單一記憶體單元中的多個電絲單元共用一個頂電極之外，此實施例相似於先前第1A-1I圖的實施例。在此將不再重複關於此實施例的與先前描述的實施例相似的細節。

請參考第2A圖，首先提供基板100。接著，在基板100上形成金屬間介電層101。金屬間介電層101包括用於將電阻式隨機存取記憶體連接至基板100中之主動控制元件及/或內連線結構的導電結構102。接著，在金屬間介電層101上形成膜層堆疊，上述形成膜層堆疊可以包括依序形成的底電極層200、電阻轉換層202、第一阻障層204、氧氣交換層206、以及 第二阻障層208。第2A圖所示之實施例與前述第1A圖之實施例的差別在於，上述膜層堆疊中並未包括頂電極層210。

接下來，進行相同或相似於前述關於第1B至1E圖所描述的製程，以形成如第2B圖之結構。請參照第2B圖，如先前所提及的，凹槽216在底電極200’上定義出兩個物理性分開的電絲單元218，電絲單元218包括電阻轉換結構202”、第一阻障結構204”、氧氣交換結構206”、第二阻障結構208”。如第2B圖所示，保護層212沿著底電極200’、電阻轉換結構202”、第一阻障結構204”、氧氣交換結構206”、及第二阻障結構208”共平面的側壁，且位於第二阻障結構208”的頂表面上。在另一實施例中，保護層212僅沿著底電極200’、電阻轉換結構202”、第一阻障結構204”、氧氣交換結構206”、及第二阻障結構208”共平面的側壁，但沒有位於第二阻障結構208”的頂表面上(未繪示)。

接著，請參考第2C圖，在凹槽216中形成第二隔離結構220，且在電絲單元218上形成頂電極層210。形成頂電極層210A的製程及材料與第1A圖相似，在此不再贅述。形成第二隔離結構的製程及材料與第1F-1及1F-2圖相似，在此不再贅述。相似於第1F-1及1F-2圖所提及的，第二隔離結構220可以為絕緣材料(第2C圖)、或可以包括氣隙(未繪示)。為求方便，在後續第2D-2G圖中，僅將第二隔離結構220繪示為完全填充。

接下來，請參考第2D圖，利用合適的圖案化光阻(未繪示)對頂電極層210進行一圖案化製程，以形成多個頂電極210B。如第2D圖所示，每一頂電極210B分別對應於一底電極 200’，並同時覆蓋兩個電絲單元218。

值得一提的是，此處所使用之光罩可相同於先前形成複數個堆疊結構的步驟中所使用的光罩，而無需使用額外的遮罩。在其他實施例中，當每一堆疊結構上形成有多個第二隔離結構220及多個電絲單元218時，頂電極210B同時覆蓋該堆疊結構上的多個電絲單元218。

請參考第2E圖，在頂電極210B之間形成第三隔離結構222且在頂電極210B上形成金屬間介電層300。在一些實施例中，第三隔離結構222可以包括絕緣材料，例如氧化物(例如氧化矽)、氮化物、或上述之組合。形成金屬間介電層300的製程及材料與第1F-1及1F-2圖中相似，在此不再贅述。

在一些實施例中，第三隔離結構222及金屬間介電層300可以在不同的步驟中形成。在此實施例中，可藉由合適的沉積製程(例如HDP-CVD或FCVD)將上述絕緣材料填充在頂電極210B之間，並使得頂電極210B被過量的絕緣材料覆蓋。接著進行一平坦化製程(例如化學機械研磨製程或回蝕刻製程)，移除位於頂電極210B上之過量的絕緣材料，使頂電極210B之頂表面與絕緣材料齊平，以在頂電極210B之間形成第三隔離結構222。接著，可以使用任何合適沉積製程在頂電極210B之上形成金屬間介電層300。

在另一些實施例中，第三隔離結構222及金屬間介電層300可以在相同的步驟中形成。在此實施例中，可以在基底100上毯覆性的形成上述絕緣材料以作為第三隔離結構222及金屬間介電層300。

請參照第2F圖，穿過金屬間介電層300形成對應於各頂電極210B的導電接觸件302。接著，在金屬間介電層300上形成複數個導電層304。形成導電接觸件302及導電層304的製程及材料與第1G及1H圖相似，在此不再贅述。

第2G圖為根據本發明另一實施例繪示出包含控制元件之電阻式隨機存取記憶體20之一示例。在此實施例中，除了在單一記憶體單元中的多個電絲單元共用一個頂電極之外，其他部份與第1I圖的實施例相似，在此不再贅述。

在第2A-2G圖所示的實施例中，電阻式隨機存取記憶體包括複數個記憶體單元，其中上述記憶體單元分別藉由第一隔離結構214彼此隔開。每一記憶體單元包括底電極200’、設置於底電極上200’的複數個電絲單元218、覆蓋複數個電絲單元218的頂電極210B、以及沿著底電極200’及電絲單元218共平面的側壁所形成的保護層212。第一隔離結構214之材料與保護層212之材料為不同的材料，兩者之間的能帶差異可防止電子遷移，進而避免相鄰的記憶體單元干擾彼此，以確保電阻式隨機存取記憶體的功能性。

電絲單元218藉由至少一個第二隔離結構220彼此物理性分開。每一個電絲單元包括位於底電極200’上的電阻轉換結構202’、位於電阻轉換結構202’上的第一阻障結構204’、位於第一阻障結構204’上的氧氣交換結構206’、以及位於氧氣交換結構206’上的第二阻障結構208’。在各個記憶體單元中具有物理性分開的電絲單元，可在不增加記憶體單元體積的情況下形成多個位元。如此一來，以感測法搭配組合模式/差動模 式時，可以降低軟性錯誤位元的發生率。

雖然第1A-1I圖及第2A-2G圖所繪示的實施例皆顯示多個電絲單元218共用一個底電極，但各電絲單元218亦可以具有獨立的底電極。換句話說，多個電絲單元218可以具有獨立頂電極/共用底電極(如第1I圖)、共用頂電極/共用底電極(如第2G圖)、共用頂電極/獨立底電極(未繪示)、或獨立頂電極/獨立底電極(未繪示)。

第1I、2G圖所示的電阻式隨機存取記憶體可適用於解決1T1R結構的電阻式隨機存取記憶體的軟性錯誤位元問題。在單一記憶體單元中形成多個電絲單元，可在不增加記憶體單元體積的情況下形成多個位元。如此一來，以感測法搭配組合模式/差動模式時，可以降低軟性錯誤位元的發生率。此外，形成在記憶體單元側壁的保護層，可與記憶體單元之間的隔離結構形成能帶差異，進而避免相鄰的記憶體單元干擾彼此，確保電阻式隨機存取記憶體的功能性。

以上概略說明了本揭露數個實施例的特徵，使所屬技術領域內具有通常知識者對於本揭露可更為容易理解。任何所屬技術領域內具有通常知識者應瞭解到本說明書可輕易作為其他結構或製程的變更或設計基礎，以進行相同於本揭露實施例的目的及/或獲得相同的優點。任何所屬技術領域內具有通常知識者亦可理解與上述等同的結構或製程並未脫離本揭露之精神及保護範圍內，且可在不脫離本揭露之精神及範圍內，當可作更動、替代與潤飾。

10‧‧‧電阻式隨機存取記憶體

100‧‧‧基板

101‧‧‧金屬間介電層

102‧‧‧導電結構

104‧‧‧介電層

106、304‧‧‧導電層

108‧‧‧導電結構

200'‧‧‧底電極

202"‧‧‧電阻轉換結構

204"‧‧‧第一阻障結構

206"‧‧‧氧氣交換結構

208"‧‧‧第二阻障結構

210A‧‧‧頂電極

212‧‧‧保護層

214‧‧‧第一隔離結構

218‧‧‧電絲單元

220‧‧‧第二隔離結構

300‧‧‧金屬間介電層

302‧‧‧導電接觸件

400‧‧‧電晶體

406‧‧‧源極/汲極區

Claims (20)

1. 一種電阻式隨機存取記憶體的形成方法，包括：形成一膜層堆疊，其中該膜層堆疊包括：一底電極層；以及一電阻轉換層，位於該底電極層上；圖案化該膜層堆疊，以形成複數個堆疊結構；沿著該些堆疊結構的側壁形成一保護層；在該些堆疊結構之間形成一第一隔離結構；在至少一堆疊結構中形成至少一凹槽，以在該至少一堆疊結構中定義出複數個物理性分開的電絲(filament)單元；以及在該至少一凹槽中形成一第二隔離結構。
2. 如申請專利範圍第1項所述之電阻式隨機存取記憶體的形成方法，其中該膜層堆疊更包括：一第一阻障層，位於該電阻轉換層上；一氧氣交換層，位於該第一阻障層上；以及一第二阻障層，位於該氧氣交換層上。
3. 如申請專利範圍第1項所述之電阻式隨機存取記憶體的形成方法，在形成該膜層堆疊之前，更包括形成複數個導電層，每一導電層電性連接至該些堆疊結構其中一者。
4. 如申請專利範圍第3項所述之電阻式隨機存取記憶體的形成方法，在形成該些導電層之前，更包括形成複數個電晶體，每一電晶體藉由每一導電層與該些堆疊結構其中一者電性連接。
5. 如申請專利範圍第2項所述之電阻式隨機存取記憶體 的形成方法，其中該膜層堆疊更包括一頂電極層，位於該第二阻障層上，且其中形成該至少一凹槽的步驟中，更包括形成複數個頂電極，分別位於每一電絲單元上。
6. 如申請專利範圍第5項所述之電阻式隨機存取記憶體的形成方法，其中該些頂電極彼此物理性分開。
7. 如申請專利範圍第1項所述之電阻式隨機存取記憶體的形成方法，更包括：在形成該至少一凹槽之後，分別在該些堆疊結構上形成一頂電極結構。
8. 如申請專利範圍第1項所述之電阻式隨機存取記憶體的形成方法，其中該第二隔離結構包括氣隙(air gap)。
9. 如申請專利範圍第1項所述之電阻式隨機存取記憶體的形成方法，其中該第一隔離結構之材料與該保護層之材料為不同的材料。
10. 如申請專利範圍第1項所述之電阻式隨機存取記憶體的形成方法，其中該保護層包括氧化鋁或氮化矽。
11. 如申請專利範圍第1項所述之電阻式隨機存取記憶體的形成方法，其中該電阻轉換層包括氧化鉿、氧化鈦、氧化鎢、氧化鉭、氧化鋯、或前述之組合。
12. 如申請專利範圍第1項所述之電阻式隨機存取記憶體的形成方法，其中該氧氣轉換層包括鋁、鈦或前述之組合。
13. 一種電阻式隨機存取記憶體，包括：複數個堆疊結構，其中該些堆疊結構分別藉由一第一隔離結構彼此隔開，且其中每一堆疊結構包括： 一底電極；以及複數個電絲單元，設置於該底電極上，且藉由至少一第二隔離結構彼此物理性分開，且其中每一電絲單元包括一電阻轉換結構，位於該底電極上；以及一保護層，沿著該些堆疊結構的側壁。
14. 如申請專利範圍第13項所述之電阻式隨機存取記憶體，其中該電絲單元更包括：一第一阻障結構，位於該電阻轉換結構上；一氧氣交換結構，位於該第一阻障結構上；以及一第二阻障結構，位於該氧氣交換結構上。
15. 如申請專利範圍第13項所述之電阻式隨機存取記憶體，更包括複數個導電層，每一導電層電性連接至該些堆疊結構其中一者。
16. 如申請專利範圍第15項所述之電阻式隨機存取記憶體，更包括複數個電晶體，每一電晶體藉由每一導電層與該些堆疊結構其中一者電性連接。
17. 如申請專利範圍第13項所述之電阻式隨機存取記憶體，其中每一堆疊結構更包括複數個頂電極，分別位於該些電絲單元上。
18. 如申請專利範圍第13項所述之電阻式隨機存取記憶體，其中每一堆疊結構更包括一頂電極，位於該些電絲單元上。
19. 如申請專利範圍第13項所述之電阻式隨機存取記憶體，其中該第二隔離結構包括氣隙(air gap)。
20. 如申請專利範圍第13項所述之電阻式隨機存取記憶體，其中該第一隔離結構之材料與該保護層之材料為不同的材料。

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