TWI550778B - 半導體結構 - Google Patents

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Description

半導體結構
本發明係關於半導體結構，且特別是關於一種可變電阻型記憶結構(resistance variable memory structure)以及一種可變電阻型記憶結構之製造方法。
於積體電路裝置中，電阻隨機存取記憶體(resistive random access memory，RRAM)為次世代非揮發性記憶裝置中之一種新興技術。電阻隨機存取記憶體為包括採用電阻方式而非電荷方式以分別儲存單一位元之資料之數個電阻隨機存取記憶胞之一陣列物。特別地，每一電阻隨機存取記憶胞具有一可變電阻層(resistance variable layer)，可經過調整此可變電阻層之電阻值而呈現”0”或”1”之邏輯值(logic)。
從應用觀點觀之，電阻隨機存取記憶體具有許多優點。電阻隨機存取記憶體為單一胞結構且為CMOS邏輯相容製程，因而相較於其他之非揮發性記憶結構可降低其製程複雜性與製造成本。除了前述之優秀特性之外，關於電阻隨機存取記憶體的發展中遭遇了眾多挑戰。關於此些電阻隨機存取記憶體之材料與型態已發展出了多種相關技術。關於電阻隨機存取記憶體之型態與材料之多種不同技術係用於嘗試與改善裝置表現之用。
依據一實施例，本發明提供了一種半導體結構，包括：至少三金屬化層，位於一基板上；一介電層，位於該至少三金屬化層上；以及一可變電阻記憶結構，位於該介電層上。該可變電阻記憶結構包括：一第一電極，設置於該介電層上，該第一電極具有一側壁表面；一可變電阻層，具有設置於該第一電極之該側壁表面上之一第一部以及自該第一部延伸遠離該第一電極之一第二部；以及一第二電極，設置於該可變電阻層上。
依據另一實施例，本發明提供了一種半導體結構，包括：一存取電晶體，包括位於一閘電極之相對側之一源極區與一汲極區；至少三金屬化層，位於該存取電晶體上；以及一可變電阻記憶結構，位於該至少三金屬化層上。該可變電阻記憶結構包括：一第一電極，設置於該至少三金屬化層上，其中該第一電極係電性連結於該存取電晶體之該汲極區且具有一側壁表面；一可變電阻層，具有一垂直部與一水平部，其中該垂直部環繞該第一電極之該側壁表面，而該水平部自該垂直部延伸遠離該第一電極；以及一第二電極，設置於該可變電阻層上並環繞該可變電阻層之該垂直部。
依據又一實施例，本發明提供了一種半導體結構，包括：一基板；一第一可變電阻記憶結構，鄰近設置於該基板上之一第二可變電阻記憶結構，該第一可變電阻記憶結構與該第二可變電阻記憶結構各包括：一第一電極，設置於該基板上並具有一側壁表面；一可變電阻層，具有設置於該第一電極之該側壁表面上之一第一部，以及自該第一部延伸遠離該第 一電極之一第二部；以及一第二電極，設置於該可變電阻層上；以及一導電插栓，接觸該第一可變電阻記憶結構與該第二可變電阻記憶結構之該些第二電極。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。
100‧‧‧製造方法
101、102、103、104、105‧‧‧操作
200‧‧‧半導體結構
201‧‧‧介電層
201A‧‧‧頂面
203‧‧‧導電結構
203A‧‧‧頂面
205‧‧‧第一電極材料
205A‧‧‧頂面
205B‧‧‧側壁表面
205E‧‧‧第一電極
205S‧‧‧第一電極
207‧‧‧罩幕層
209‧‧‧可變電阻層
209B‧‧‧可變電阻層之垂直部
209C‧‧‧可變電阻層之水平部
211‧‧‧第二電極材料
211E‧‧‧第二電極
211S‧‧‧第二電極
213‧‧‧上蓋層
215‧‧‧層間介電層
217‧‧‧接觸插栓
230‧‧‧可變電阻記憶結構
230A、230B‧‧‧可變電阻記憶結構
250‧‧‧導電絲狀物
300、400‧‧‧半導體結構
302‧‧‧基板
304‧‧‧閘電極
304A、304B‧‧‧閘電極
306‧‧‧汲極區
306A、306B‧‧‧汲極區
308‧‧‧源極區
308A、308B‧‧‧源極區
310‧‧‧多重介電層310
SL‧‧‧源極導線
SL1、SL2‧‧‧源極導線
WL‧‧‧字元導線
WL1、WL2‧‧‧字元導線
BL‧‧‧位元導線
M1、M2、M3、M4‧‧‧金屬化層
V1、V2、V3‧‧‧圓柱狀介層物
第1圖為一流程圖，顯示了依據本發明之一實施例之具有可變電阻記憶結構之一種半導體結構之製造方法。
第2A-2F圖為一系列剖面圖，顯示了依據本發明之一或多個實施例之依據第1圖所示方法之具有可變電阻記憶結構之半導體結構於不同製造階段中之情形。
第2G為一上視圖，顯示了如第2F圖所示之具有可變電阻記憶結構之半導體結構。
第2H圖為沿第2G圖內線段A-A’之一剖面圖，顯示了依據本發明一或多個實施例之半導體結構於操作時具有形成於可變電阻層內之導電絲狀物(conductive filaments)。
第3圖為一剖面圖，顯示了依據本發明之至少一實施例之具有如第2D圖(或2E圖)所示可變電阻記憶結構之一種半導體結構。
第4圖為一剖面圖，顯示了依據本發明之至少一實施例之具有如第2D圖(或2E圖)所示可變電阻記憶結構之一種半導體結構。
依據本發明之一或多個實施例，一種半導體結構包括了可變電阻記憶結構。此可變電阻記憶結構，包括了形成於兩個電極之間之一可變電阻層。藉由施加一特定電壓分別至此兩個電極處，可改變可變電阻層之電阻值。低與高的電阻值可顯示出”0”或”1”之數位訊號，進而達成了資料儲存。如此之開關特性不僅與可變電阻層之材料有關，其亦與電極之選擇以及電極之介面特性有關。
依據本發明之一或多個實施例，此具有一可變電阻結構之半導體結構係形成於一基板之一晶片區之內。於此基板上藉由射至於數個晶片區之間之數個切割道(scribe lines)而定義出數個半導體晶片區域。此基板會經過不同之潔淨、層疊、圖案化、蝕刻與摻雜步驟以形成此半導體結構。此處所使用之”基板”描述係通稱其上可形成多個膜層與元件結構之一塊狀基板。於部分實施例中，此塊狀基板可包括矽或化合物半導體，例如為GaAs、InP、Si/Ge或SiC。而形成之膜層包括了介電層、摻雜層、多晶矽層、或導電層。元件結構之範例包括電晶體、電阻、及/或電容，其可透過內連層以內連於其他的積體電路。
第1圖為依據本發明之至少一實施例之具有可變電阻記憶結構之一種半導體結構之製造方法100之一流程圖。第2A-2F圖為一系列剖面圖，顯示了依據第1圖所示方法之多個實施例中之具有一可變電阻記憶結構之一半導體結構200於不同階段中之情形。可於如第1圖內所示方法100之前、之中獲知 後施行額外製程。基於較易了解本發明之概念之目的，此些圖式係經過簡化。
請參照第1圖，製造方法100之流程圖起始於操作101。於至少一實施例中，形成一介電層於一基板上。於基板上形成有至少一導電結構且其係埋設於介電層內。此至少一導電結構具有為介電層之頂面所露出之一部。可沉積一第一電極材料於導電結構與介電層上。
請參照第2A圖，顯示了具有可變電阻記憶結構之一半導體結構200之一部於施行操作101之後的剖面圖。半導體構200包括一基板(未顯示)。於第2A-2F等圖之圖示實施例中，半導體結構200包括形成於基板(未顯示)之頂面上之一介電層201。於至少一實施例中，介電層201包括一或多個介電層。介電層201包括氧化矽、氟化矽玻璃(FSG)、摻雜碳之氧化矽、氮化矽、氮氧化矽、四乙基矽氧烷(TEOS)氧化物、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、黑鑽石®(應用材料產製)、非晶氟化碳、低介電常數介電材料、或其組合。沉積製程可包括化學氣相沉積、原子層沉積、高密度電漿化學氣相沉積、或旋轉塗佈玻璃等製程。
導電結構203係埋設於介電層201內。於特定實施例中，導電結構203可包括導電內連物，摻雜區或矽化物(silicide)區。於部分實施例中，導電結構203包括鋁、鋁合金、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、金屬矽化物、矽或其組合。於如第2A圖所示範例中，半導體結構200可由於介電層201中施行微影方法圖案化與蝕刻所形成。沈積導電結構 203之膜層於圖案化之介電層201上且接著平坦化之以形成導電結構203。導電結構203之頂面203A大體與介電層201之頂面201A共平面。
接著沉積一第一電極材料205於導電結構203與介電層201的頂面(203A與201A)上。第一電極材料205包括具有適當功函數之一導電材料，以於第一電極材料205與後續形成之可變電阻層之間築起一高功函數牆(high work function wall)。第一電極材料205可包括鉑、鋁銅、氮化鈦、金、鈦、鉭、氮化鉭、鎢、氮化鎢、銅或其組合。可能之形成方法則包括了無電電鍍、濺鍍、電鍍、物理氣相沉積、或原子層沉積。於部分實施例中，第一電極材料205係透過導電結構203而電性連結於如電晶體之一下方電子構件。
請參照第1圖，製造方法100繼續操作102。於操作102中，圖案化第一電極材料以形成一第一電極。第一電極具有一頂面與一側壁表面。
請參照第2B圖，顯示了之半導體結構200之一部於施行操作102後之剖面圖。於第一電極材料205及導電結構203上形成具有一元件圖案之罩幕層207。此元件圖案係藉由包括沉積、微影圖案化、及/或蝕刻製程之一適當製程所形成。可施行蝕刻製程以移除未位於此罩幕層207之元件圖案之下之第一電極材料205。接著，形成一第一電極205E且其接觸導電結構203。
於蝕刻製程之後，罩幕層207自半導體結構200處被移除並露出第一電極205E之頂面205A。此外，第一電極205E 具有連結於頂面205A之側壁表面205B。罩幕層207之移除製程可包括一乾蝕刻製程、濕蝕刻製程或其組合。
請繼續參照第1圖，製造方法100接著進行操作103。於操作103中，沉積一可變電阻層與一第二電極材料於第一電極的頂面與側壁表面上。
第2C圖為半導體結構200於施行操作103後之一剖面圖。可變電阻層209係順應地沉積於第一電極205E之頂面205A與側壁表面205B上，以及於介電層201之頂面201A上。可變電阻層209具有藉由施加一電壓而可於一高電阻值態與一低電阻值態之間切換之一電阻率(resistivity)或導電率。於多個實施例中，可變電阻層209包括如高介電常數介電材料之至少一介電材料、二元金屬氧化物(binary metal oxide)或過渡金屬氧化物(transition metal oxide)。於部分實施例中，可變電阻層209包括了氧化鎳、氧化鈦、氧化鉿、氧化鋯、氧化鋅、氧化鎢、氧化鋁、氧化鉭、氧化鉬、或氧化銅。可能之形成方法包括了間歇雷射沉積(pulse laser deposition，PLD)或原子層沉積(ALD)，例如為採用包括鋯與氧之前驅物的原子層沉積。於一範例中，可變電阻層209可具有介於約10-500埃之範圍之一厚度。
第二電極材料211係順應地沉積於可變電阻層209上。第二電極材料211可包括適當導電材料，以電性連結後續形成之一可變電阻記憶結構與用於電性繞線之一內連結構之其他部份。第二電極材料211可包括鉑、鋁銅、氮化鈦、金、鈦、鉭、氮化鉭、鎢、氮化鎢或其組合。於至少一實施例中， 第二電極材料211具有介於約30-3000埃之一厚度。於其他實施例中，第一電極材料205與第二電極材料211具有相同成分。於部分實施例中，第一電極材料205與第二電極材料211具有不同成分。其可能形成方法包括了無電電鍍、濺鍍、電鍍、物理氣相沉積或原子層沉積。
請參照第1圖，製造方法100接著繼續操作104，蝕刻第二導電材料與可變電阻層之一部，以形成位於第一電極之一側壁上一第二電極。
第2D圖顯示了半導體結構200於施行操作104後之剖面圖。於至少一實施例中，第二電極材料211之一部與可變電阻層209係經過非等向性的蝕刻以形成位於第一電極205E之側壁表面205B上之間隔物，因而無需使用微影圖案化製程。此間隔物包括了位於第一電極205E之側壁表面205B上之剩餘的可變電阻層209的垂直部209B以及位於介電層201之頂面201A上之剩餘的可變電阻層209之水平部209C。間隔物更包括形成於剩餘可變電阻層209垂直部209B及水平部209C上之第二電極材料211的一第二電極211E。在此，便形成了包括了第一電極205E、可變電阻層209之垂直部209B與水平部209C，以及第二電極211E之一可變電阻記憶結構230。
於部分範例中，半導體結構200更包括選擇性地形成於剩餘之可變電阻層209與第二電極211E之間之一上蓋層213，如第2E圖所示之位於可變電阻層209之垂直部209B與水平部209C與上方之第二電極211E之間。於部分實施例中，上蓋層213包括一導電材料，其可自可變電阻層209處去除氧氣且因此 於可變電阻層209內形成空隙缺陷(vacancy defects)。於部分實施例中，上蓋層213可包括鈦、鉭、或鉿。
請參照第1圖，製造方法100選擇性地繼續操作105，以形成接觸第二電極之導電插栓。
第2F圖顯示了半導體結構200於施行操作105後之一剖面圖。可坦覆地形成一層間介電層215於可變電阻記憶結構230上。接著更於半導體結構200上施行化學機械研磨製程，以平坦化層間介電層215。層間介電層215可包括多個介電層。層間介電層215可包括氧化矽、氟矽玻璃(FSG)、摻雜碳氧化矽、氮化矽、氮氧化矽、四乙基矽甲烷(TEOS)氧化物、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、非晶氟化玻璃、低介電常數介電材料或其組合。
於層間介電層215內蝕刻形成一開口，以露出第二電極211E之一部。可於層間介電層215內之開口過度填充接觸插栓217之導電材料。此導電材料可包括銅、銅合金、鋁或鎢。其可能之形成方法包括無電電鍍、濺鍍、電鍍或化學氣相沉積。位於開口之外的過量導電材料可藉由如化學機械研磨之一適當製程例以移除之。具有導電材料之接觸插栓217的形成係用於接觸可變電阻記憶結構230之第二電極211E。
第2G圖為半導體結構200之一上視圖。第2F圖為沿第2G圖內線段A-A’所得到之剖面圖。請參照第2G圖，第一電極205E係為可變電阻層209之垂直部209B所環繞。可變電阻層209之垂直部209B則係為第二電極211E所環繞。可變電阻層209之垂直部209B與第二電極211E係為環繞第一電極205E之閉合 環狀物(closed loop)。當半導體結構200係沿著如第2G圖內所示之線段A-A’而切割時，第二電極211E將繪示為位於第2F圖內第一電極205E之相對側之兩個部分。第2F圖內導電結構203與第2F圖內可變電阻層209之水平部係分別位於第一電極205E與第二電極211E之下。因此，導電結構203與第2F圖內之水平部209C並未顯示於第2G圖中。
第2H圖顯示了具有可變電阻記憶結構之半導體結構200於資料儲存時之多個操作中之一剖面圖。
於”生成(forming)”操作中，係施加一”生成”電壓於可變電阻記憶結構230之第一電極205E與第二電極211E等處。此”生成”電壓需夠高，以於可變電阻層209之垂直部209B內產生一導電部。於一範例中，此導電部包括了一或多個導電絲狀物(conductive filaments)250，以形成可使得可變電阻層209之垂直部呈現”開啟(on)”或低電阻值狀態之一導電路徑。此導電路徑係與位於可變電阻層209之垂直部209B內之缺陷(如氧氣)空隙(defect vacancies)之排列情形(lineup)有關。於部分實施例中，可僅施加一次此”生成”電壓。一但導電路徑形成之後，導電路徑可仍保留並呈現於可變電阻層209B之內。可採用較小電壓或不同電壓之其他操作以中斷或重新連結此導電路徑。
於”重置(reset)”操作中，於可變電阻記憶結構230處施加可中斷位於可變電阻層209B內導電路徑之一夠高的”重置”電壓，以使得可變電阻層209B呈現”關”或高電阻值之狀態。
於”設定(set)”操作中，於可變電阻記憶結構230施加可重新連結位於可變電阻層209B內導電路徑之一夠高之一” 設定”電壓，以使得可變電阻層209B呈現為”開”或低電阻值之狀態。此”設定”操作將可變電阻層209B轉變成低電阻值狀態。藉於兩電極205E與211E之間施加一特定電壓，於施加特定電壓之後可改變此可變電阻層209B之一電阻值。此高電阻值與低電阻值便可用於標示一數位訊號”1”或”0”，進而實現了資料的儲存。
第3圖顯示了依據本發明之至少一實施例之具有如第2D圖(或第2E圖)所示之可變電阻記憶結構230之一半導體結構300之一剖面圖。此半導體結構300可形成於如矽、鍺、及或化合物半導體材料之一基板302上。半導體結構300可包括一存取電晶體(access transistor)，其包括一閘電極304、及位於閘電極304之相對側一汲極區306與一源極區308。閘電極304係形成於基板302之頂面上。源極區308與汲極區306係藉由離子佈植基板302之一部所形成。於存取電晶體與基板302上形成有多重介電層310。此多重介電層310之材料與製造方法可參照半導體結構200之介電層201的相關描述，故不在此重複描述。
請參照第3圖，於存取電晶體之上形成數個堆疊之金屬化層(metallization layers)與介層物層(vias layers)且埋設於介電層310內。於至少一實施例中，此些金屬化層包括了四個金屬層M1-M4。垂直型圓柱狀介層物(V1-V3、203與217)內部連結了源極區232與汲極區231與金屬化層M1，並內部連結了不同之金屬化層M1、M2、M3與M4。此些堆疊之金屬構件與介層物提供了元件結構、電路及/或輸出輸入端之間的內部連結情形。此些金屬化層與介層物層可包括鋁、鋁合金、銅、銅 合金、鈦、氮化鈦、鉭、氮化鉭、鎢、金屬矽化物及其組合。
於部分實施例中，至少有三個金屬化層覆蓋存取電晶體並位於可變電阻記憶結構230之下。於圖示之實施例中，可變電阻記憶結構230係形成於金屬化層M3與M4之間。垂直型圓柱狀介層物203與217分別電性連結了可變電阻記憶結構230與金屬化層M3與M4。存取電晶體之源極區308係透過圓柱狀介層物V1、金屬化層M1與圓柱狀介層物V2而耦接位於金屬層M2內之源極導線SL。字元導線WL則電性耦接於閘電極304，以提供開啟存取電晶體之一閘電壓。汲極區306可透過圓柱狀介層物(V1-V3與203)與金屬化層(M1-M3)而耦接於可變電阻記憶結構230之第一電極205E。位於金屬化層M4之位元導線係透過圓柱狀介層物217而電性耦接可變電阻記憶結構230內之第二電極211E。
一般來說，如回火或形成介電材質膜層等形成底部金屬化層(M1-M3)之部分製程可具有高於400℃之一製程溫度。如果可變電阻記憶結構230早於此些高溫製程之前形成，可變電阻記憶結構230之穩定度將受到此些高溫製程的影響。而於此實施例中，可變電阻記憶結構230係形成於底金屬化層(M1-M3)之上。本發明消除了底金屬化層(M1-M3)形成時之高溫效應對於可變電阻記憶結構230所造成的缺點。再者，可採用數條控制導線(例如源極導線、字元導線、位元導線)以控制可變記憶結構230及存取電晶體的操作。於底金屬化層中需要繞線用之許多空間以設置此些控制導線。較佳地，可變電阻記憶結構230係形成於底金屬化層(M1-M3)之上。於圖示之實施例 中，可變電阻記憶結構230係形成於金屬化層M3與M4之間。依據一或多個實施例，藉由將可變電阻記憶結構230形成於上層金屬化層內，便可提供繞線用之眾多空間。
第4圖顯示了大體相似於如第3圖所示半導體結構300之一半導體結構400。在此，不再重複描述相同結構，其亦顯示於下述實施例之中。
半導體結構400具有大體相似如第2D圖所示之可變電阻記憶結構之兩個可變電阻結構230A與230B。此些可變電阻記憶結構230A與230B內之第二電極211E與211S可接觸(或分享)同一圓柱狀介層物217。透過此圓柱狀介層物217，位於金屬化層M4內之位元導線BL可電性耦接於可變電阻記憶結構230A之第二電極211E以及可變電阻記憶結構230B之第二電極211S。較佳地，可變記憶結構230A與230B分享了同一圓柱狀介層物217，以形成可用於功能性積體電路與繞線之額外空間。
半導體結構400包括具有一閘電極304A與位於閘電極304A相對側之源極區306A與汲極區308A之一第一存取電晶體。半導體結構400亦包括具有一閘電極304B與位於閘電極304B相對側之源極區306B與汲極區308B之一第二存取電晶體。第一存取電晶體與第二存取電晶體係為一淺溝槽隔離結構301所分隔。於存取電晶體與基板302上形成有多個介電層310。
請參照第4圖，於此些存取電晶體之上形成有數個金屬化層(M1-M4)與介層物(V1-V3、203與207)，且其埋設於介電層310之內。此些堆疊之金屬元件與介層物膜層形成了物位 於存取電晶體、可變電阻記憶結構(230A與230B)、電路及/或輸入輸出端之間之內連情形。
於可變電阻記憶結構230A之不同操作中，位於金屬化層M2內之源極導線SL1電性耦接於第一存取電晶體之源極區308A以提供一源極電壓。位於金屬化層M4內之位元導線BL電性耦接於第一存取電晶體之汲極區306A以提供一汲極電壓。字元導線WL1則電性耦接於第一存取電晶體之閘電極304A以提供一閘電壓以開啟之。可變電阻記憶結構230A可進行前述之”生成”、”設定”以及”重置”等用於資料儲存之操作。於可變電阻記憶結構230A之不同操作中，第二存取電晶體之閘電極340B為關閉的，且其源極區308B為浮置(floating)的。
相似地，可變電阻記憶結構230B可藉由施加特定電壓至第二存取電晶體之源極區308B(透過於金屬化層M2中之源極導線SL2)、汲極區306B(透過位於金屬化層M4中同一位元導線BL)以及閘電極304B(透過字元導線WL2)以施行前述之用於資料儲存之操作。於可變電阻記憶結構230B不同操作中，第一存取電晶體之閘電極304A為關閉的，且其源極區308A為浮置的。
於部分實施例中，源極導線SL1以及源極導線SL2可為同一源極導線。可變電阻記憶結構230A與230B共享了用於個別存取電晶體之同一源極導線，以提供用於功能性積體電路以及繞線之用之更多空間。於特定之實施例中，基於線路設計之考量，此源極導線SL1與源極導線SL2具有不同之源極導線。
請參照第4圖，此些可變電阻記憶結構(230A與230B)以及所共用之圓柱狀介層物217係形成於三個金屬化層(M1-M3)之上。然而，本發明之上述條件並非限定於用於形成可變電阻記憶結構(230A與230B)以及共用之圓柱狀介層物217僅能位於至少三個金屬化層之上，而形成用於至少兩可變電阻結構之前述圓柱狀介層物之不同條件亦屬於本發明之範疇。
本發明之多個實施例中提供了可改善可變電阻記憶結構之製程。舉例來說，如圖所示之製造方法100操作102中無須使用微影圖案化製程而形成第一電極205E。於操作104中，第二電極211E係藉由一間隔物蝕刻製程所形成而無須微影圖案化製程的施行。前述製造方法100包括了單一步驟之微影圖案化製程(於操作102中)，以形成電極205E與211E。本發明消除了其他方法中採用多重微影製程步驟以圖案化第一電極與第二電極的缺點。於本發明之此些實施例中可降低製程複雜度與製造成本。
本發明之一目的在於揭示了包括可變電阻記憶結構之一種半導體結構。此半導體結構包括：至少三金屬化層，位於一基板上；一介電層，位於該至少三金屬化層上；以及一可變電阻記憶結構，位於該介電層上。該可變電阻記憶結構包括：一第一電極，設置於該介電層上，該第一電極具有一側壁表面；一可變電阻層，具有設置於該第一電極之該側壁表面上之一第一部以及自該第一部延伸遠離該第一電極之一第二部；以及一第二電極，設置於該可變電阻層上。
本發明之另一目的在於揭示了包括可變電阻記憶 結構之一種半導體結構。此半導體結構包括：一存取電晶體，包括位於一閘電極之相對側之一源極區與一汲極區；至少三金屬化層，位於該存取電晶體上；以及一可變電阻記憶結構，位於該至少三金屬化層上。該可變電阻記憶結構包括：一第一電極，設置於該至少三金屬化層上，其中該第一電極係電性連結於該存取電晶體之該汲極區且具有一側壁表面；一可變電阻層，具有一垂直部與一水平部，其中該垂直部環繞該第一電極之該側壁表面，而該水平部自該垂直部延伸遠離該第一電極；以及一第二電極，設置於該可變電阻層上並環繞該可變電阻層之該垂直部。
本發明之另一目的在於揭示了包括可變電阻記憶結構之一種半導體結構。此半導體結構包括：一基板；一第一可變電阻記憶結構，鄰近設置於該基板上之一第二可變電阻記憶結構，該第一可變電阻記憶結構與該第二可變電阻記憶結構各包括：一第一電極，設置於該基板上並具有一側壁表面；一可變電阻層，具有設置於該第一電極之該側壁表面上之一第一部，以及自該第一部延伸遠離該第一電極之一第二部；以及一第二電極，設置於該可變電阻層上；以及一導電插栓，接觸該第一可變電阻記憶結構與該第二可變電阻記憶結構之該些第二電極。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧半導體結構
201‧‧‧介電層
201A‧‧‧頂面
203‧‧‧導電結構
205A‧‧‧頂面
205B‧‧‧側壁表面
205E‧‧‧第一電極
209B‧‧‧可變電阻層之垂直部
209C‧‧‧可變電阻層之水平部
211E‧‧‧第二電極
230‧‧‧可變電阻記憶結構

Claims (10)

  1. 一種半導體結構，包括：至少三金屬化層，位於一基板上；一介電層，位於該至少三金屬化層上；以及一可變電阻記憶結構，位於該介電層上，該可變電阻記憶結構包括：一第一電極，設置於該介電層上，該第一電極具有一側壁表面；一可變電阻層，具有設置於該第一電極之該側壁表面上之一第一部以及自該第一部延伸遠離該第一電極之一第二部；一第二電極，設置於該可變電阻層上；以及一上蓋層，位於該可變電阻層與該第二電極之間，其中該上蓋層係鈦、鉭、或鉿。
  2. 如申請專利範圍第1項所述之半導體結構，其中該可變電阻層之該第二部係設置於該第二電極與該介電層之間。
  3. 如申請專利範圍第2項所述之半導體結構，其中該第一部係選擇性地配置以形成介於該第一電極與該第二電極之間之至少一導電路徑。
  4. 如申請專利範圍第1項所述之半導體結構，更包括一上蓋層，設置於該可變電阻層與該第二電極之間。
  5. 如申請專利範圍第1項所述之半導體結構，更包括具有一源極區與一汲極區之一存取電晶體，位於該至少三金屬化層之下方，其中該第一電極係電性連結於該存取電晶體之該 汲極區。
  6. 一種半導體結構，包括：一存取電晶體，包括位於一閘電極之相對側之一源極區與一汲極區；至少三金屬化層，位於該存取電晶體上；以及一可變電阻記憶結構，位於該至少三金屬化層上，該可變電阻記憶結構包括：一第一電極，設置於該至少三金屬化層上，其中該第一電極係電性連結於該存取電晶體之該汲極區且具有一側壁表面；一可變電阻層，具有一垂直部與一水平部，其中該垂直部環繞該第一電極之該側壁表面，而該水平部自該垂直部延伸遠離該第一電極；一第二電極，設置於該可變電阻層上並環繞該可變電阻層之該垂直部；以及一上蓋層，位於該可變電阻層與該第二電極之間，其中該上蓋層係鈦、鉭、或鉿。
  7. 如申請專利範圍第6項所述之半導體結構，其中該垂直部係選擇性地配置以形成介於該第一電極與該第二電極間之至少一導電路徑。
  8. 一種半導體結構，包括：一基板；一第一可變電阻記憶結構，鄰近設置於該基板上之一第二可變電阻記憶結構，該第一可變電阻記憶結構與該第二可 變電阻記憶結構各包括：一第一電極，設置於該基板上並具有一側壁表面；一可變電阻層，具有設置於該第一電極之該側壁表面上之一第一部，以及自該第一部延伸遠離該第一電極之一第二部；一第二電極，設置於該可變電阻層上；一導電插栓，接觸該第一可變電阻記憶結構與該第二可變電阻記憶結構之該些第二電極；以及一上蓋層，位於該可變電阻層與該第二電極之間，其中該上蓋層係鈦、鉭、或鉿。
  9. 如申請專利範圍第8項所述之半導體結構，更包括一第一存取電晶體與一第二存取電晶體，位於該第一可變電阻記憶結構與該第二可變電阻記結構之下方，其中該第一存取電晶體與該第二存取電晶體各具有一源極區與一汲極區，其中每一存取電晶體之該汲極區係分別電性連結於該第一可變電阻記憶結構與該第二可變電阻記憶結構之該第一電極。
  10. 如申請專利範圍第8項所述之半導體結構，其中該第一部係選擇性地配置以形成介於第一電極與該第二電極間之至少一導電路徑。
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